JP2010182944A - 固体撮像装置及びその製造方法、並びに撮像装置、並びに半導体装置及びその製造方法、並びに半導体基板 - Google Patents

固体撮像装置及びその製造方法、並びに撮像装置、並びに半導体装置及びその製造方法、並びに半導体基板 Download PDF

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Abstract

【課題】ゲッタリング層に起因して発生するノイズを抑制することができる固体撮像装置を提供する。
【解決手段】素子形成層３９と、素子形成層３９の上層に設けられたゲッタリング層３３とを有する半導体基板本体３２と、素子形成層３９に形成されたｎ型の受光部１５と、ゲッタリング層３３の上層に設けられた酸化ハフニウム膜３４とを具備することで、酸化ハフニウム３４が有する負の固定電荷によりゲッタリング層３３の表面近傍を正電荷蓄積状態とする。
【選択図】図３

Description

本発明は固体撮像装置及びその製造方法、並びに撮像装置、並びに半導体装置及びその製造方法、並びに半導体基板に関する。詳しくは、素子形成層の上層にメタル汚染の抑制を図るためのゲッタリング層が設けられた固体撮像装置及びその製造方法、並びに撮像装置、並びに半導体装置及びその製造方法、並びに半導体基板に係るものである。
高強度の薄型半導体装置、例えば、裏面照射型の固体撮像装置は、素子形成層と、この素子形成層の一方の面に設けられた配線層を有する。素子形成層には、光電変換素子及びこの光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子が形成される。また、配線層は素子形成層に形成された能動素子に対して配線を行う。そして、可視光は配線層とは反対側の素子形成層の他方の面から光電変換素子に入射する様に構成されている（例えば、特許文献１参照。）。
なお、可視光を電気信号に変換する時に光電変換素子に対するカラーの分光バランスを最適化すると共に、画素を表面側から裏面側まで所望のデバイス構造に形成するために、素子形成層の厚さは所望の厚さに薄膜化する必要がある。例えば、素子形成層にシリコン基板を用いた固体撮像装置の場合は１０μｍ以下に薄膜化することが好ましい。
ここで、光電変換素子や能動素子等の素子を３次元に形成するための半導体基板には、一般的に支持基板となるシリコン基板上にＳｉＯ２膜（ＢＯＸ層）を介してシリコンの素子形成層（ＳＯＩ層）を形成してなるＳＯＩ構造のシリコン基板が用いられている。
次に、図１５及び図１６によりＳＯＩ構造の半導体基板を利用して裏面照射型の固体撮像装置を構成する場合の従来例について説明を行う。
図１５に示す様に、支持基板となるシリコン基板１０１の表面に、１μｍ程度の厚さのシリコン酸化膜（ＳｉＯ２）１０２が形成され、このシリコン酸化膜１０２上にはＳＯＩ構造の素子形成層１０３が形成されている。また、素子形成層１０３には光電変換素子１０４や光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子（図示せず）が形成されている。更に、素子形成層１０３の表面上には、能動素子に対して配線を行う配線層１０５が形成されている。
こうした固体撮像装置の半導体基板においては、素子形成層１０３にデバイスが形成され、かつ配線層１０５が形成された後は、図１６に示す様に、半導体基板の裏面側（可視光入射側）から薄膜化し、素子形成層１０３のみを残している。
上記したＳＯＩ構造の半導体基板においては、シリコン酸化膜１０２が半導体基板中に形成されている。そのために、ウェットエッチングにより半導体基板を薄膜化する際に、シリコン酸化膜１０２でエッチングをストップさせることができる。そして、その後にシリコン酸化膜１０２を剥離することで素子形成層１０３のみを残すことができる。
しかし、ＳＯＩ構造の半導体基板の様に異種の材料（ＳｉＯ２）を含む半導体基板は製造方法が複雑で高価である。また、素子形成層１０３にはゲッタリング層が形成されていないため、シリコン酸化膜１０２が除去された後に、各種プロセスで重金属によるメタル汚染を防ぐことが困難である。
また、従来においては、半導体基板の裏面側にメタル汚染に対してゲッタリング効果を持たせる構造を作り込む技術が提案されている（例えば、特許文献２参照。）。
しかし、ＳＯＩ構造の半導体基板の様に基板中に絶縁膜が存在する場合には、その絶縁膜がメタルの拡散を遮ってしまうために、ＳＯＩ構造の半導体基板の裏面側にゲッタリング効果を持たせてもその効果は発揮されない。また、半導体基板の裏面側を薄膜化してＳＯＩ層だけ残す構造にする場合には、半導体基板の裏面側に形成したゲッタリング層も除去されることとなり、除去後のプロセスではゲッタリング効果は発揮されないこととなる。
なお、ＳＯＩ層のＢＯＸ層に近い深い領域にゲッタリング層を形成する方法も考えられる。しかし、ＳＯＩ層の深い領域にゲッタリング層を設けると、ＳＯＩ層の表面だけでなく深さ方向にもデバイスを形成する場合に、ゲッタリング層に起因する結晶欠陥によるデバイス特性の劣化が懸念される。
そこで、メタル汚染を防止すると共にデバイス特性の劣化を抑制すべく、デバイスが形成される素子形成層と素子形成層の一方の面に積層された薄膜化用除去層との間にゲッタリング層を設ける技術が提案されている（例えば、特許文献３参照。）。
特開２００３−３１７８５号公報 特開平６−６１２３５号公報 特開２００７−８８４５０号公報
しかしながら、ゲッタリング層に起因して発生する電子等がノイズとなってしまうことが考えられる。即ち、一般にゲッタリング層とはシリコン単結晶に欠陥層を形成することによって構成され、シリコン基板がメタル汚染したとしても欠陥層がウェーハプロセス中の熱を利用してメタルを集めるといったものである。そのため、デバイスが形成されたシリコン基板中において汚染の影響を抑制することができるのである。しかし、ゲッタリング層が欠陥層から構成されているものであるが故に、こうした欠陥層から発生する電子等が却ってノイズとなることがあり、上述の通りゲッタリング層に起因して発生する電子等がノイズとなってしまうことが考えられるのである。
本発明は以上の点に鑑みて創案されたものであって、ゲッタリング層に起因して発生するノイズを抑制することができる固体撮像装置及びその製造方法、並びに撮像装置、並びに半導体装置及びその製造方法、並びに半導体基板を提供することを目的とする。
上記の目的を達成するために、本発明の固体撮像装置は、素子形成層と、該素子形成層の上層に設けられたゲッタリング層とを有する半導体基板本体と、前記素子形成層に形成された第１導電型領域を含む光電変換素子と、前記ゲッタリング層の上層に設けられると共に、同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜とを備える。
また、本発明の撮像装置は、素子形成層と、該素子形成層の上層に設けられたゲッタリング層とを有する半導体基板本体と、前記素子形成層に形成された第１導電型領域を含む光電変換素子と、前記ゲッタリング層の上層に設けられると共に、同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜とを備える固体撮像装置と、該固体撮像装置に被写体からの入射光を導く光学系と、前記固体撮像装置からの出力信号を処理する信号処理回路とを備える。
また、本発明の半導体装置は、素子形成層と、該素子形成層の上層に設けられたゲッタリング層とを有する半導体基板本体と、前記素子形成層に形成された第１導電型領域を含むデバイスと、前記ゲッタリング層の上層に設けられると共に、同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜とを備える。
また、本発明の半導体基板は、第１導電型領域を含むデバイスが形成される素子形成層と、該素子形成層の上層に設けられたゲッタリング層とを有する半導体基板本体と、前記ゲッタリング層の上層に設けられると共に、同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜とを備える。
ここで、誘電膜によりゲッタリング層の表面に第２導電型領域を誘電することによって、ゲッタリング層の結晶欠陥により電子が発生したとしても、ゲッタリング層の表面で電子とホールとが結合することとなり、素子形成層に設けられた光電変換素子等のデバイスに電子が入り込みにくくなる。
また、本発明の固体撮像装置は、第１導電型領域を含む光電変換素子が形成された素子形成層と、該素子形成層の上層に設けられた第２導電型の不純物領域と、該不純物領域の上層に設けられたゲッタリング層とを備える。
また、本発明の撮像装置は、第１導電型領域を含む光電変換素子が形成された素子形成層と、該素子形成層の上層に設けられた第２導電型の不純物領域と、該不純物領域の上層に設けられたゲッタリング層とを有する固体撮像装置と、該固体撮像装置に被写体からの入射光を導く光学系と、前記固体撮像装置からの出力信号を処理する信号処理回路とを備える。
また、本発明の半導体装置は、第１導電型領域を含むデバイスが形成された素子形成層と、該素子形成層の上層に設けられた第２導電型の不純物領域と、該不純物領域の上層に設けられたゲッタリング層とを備える。
また、本発明の半導体基板は、第１導電型領域を含むデバイスが形成される素子形成層と、該素子形成層の上層に設けられた第２導電型の不純物領域と、該不純物領域の上層に設けられたゲッタリング層とを備える。
ここで、素子形成層の上層に設けられた第２導電型の不純物領域によって、ゲッタリング層の結晶欠陥により電子が発生したとしても、不純物領域で電子とホールとが結合することとなり、素子形成層に設けられた光電変換素子等のデバイスに電子が入り込みにくくなる。
また、本発明の固体撮像装置の製造方法は、半導体基板本体が有する素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、半導体基板本体が有する素子形成層の上層にゲッタリング層を形成する工程と、前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える。
また、本発明の固体撮像装置の製造方法は、素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える。
また、本発明の固体撮像装置の製造方法は、半導体基板本体が有する素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、半導体基板本体が有する素子形成層と薄膜化用除去層との間にゲッタリング層を形成する工程と、前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程と、前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える。
また、本発明の固体撮像装置の製造方法は、素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程と、前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える。
また、本発明の半導体装置の製造方法は、半導体基板本体が有する素子形成層に第１導電型領域を含むデバイスを形成する工程と、半導体基板本体が有する素子形成層の上層にゲッタリング層を形成する工程と、前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える。
また、本発明の半導体装置の製造方法は、素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含むデバイスを形成する工程と、前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える。
また、本発明の半導体装置の製造方法は、半導体基板本体が有する素子形成層に第１導電型領域を含むデバイスを形成する工程と、半導体基板本体が有する素子形成層と薄膜化用除去層との間にゲッタリング層を形成する工程と、前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程と、前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える。
また、本発明の半導体装置の製造方法は、素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含むデバイスを形成する工程と、前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程と、前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える。
ここで、ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成することによって、ゲッタリング層の結晶欠陥により電子が発生したとしても、ゲッタリング層の表面で電子とホールとが結合することとなり、素子形成層に設けられた光電変換素子等のデバイスに電子が入り込みにくくなる。
また、本発明の固体撮像装置の製造方法は、半導体基板本体が有する素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、半導体基板本体が有する素子形成層の上層に第２導電型の不純物領域を形成し、該不純物領域の上層にゲッタリング層を形成する工程、若しくは、半導体基板本体が有する素子形成層の上層にゲッタリング層を形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程とを備える。
また、本発明の固体撮像装置の製造方法は、素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含む光電変換素子を形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程、若しくは、素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成し、前記素子形成層に第１導電型領域を含む光電変換素子を形成する工程を備える。
また、本発明の固体撮像装置の製造方法は、半導体基板本体が有する素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、半導体基板本体が有する素子形成層と薄膜化用除去層との間に第２導電型の不純物領域を形成し、該不純物領域と前記薄膜化用除去層との間にゲッタリング層を形成する工程、若しくは、半導体基板本体が有する素子形成層と薄膜化用除去層との間にゲッタリング層を形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程と、前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程とを備える。
また、本発明の固体撮像装置の製造方法は、素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含む光電変換素子を形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程、若しくは、素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成し、前記素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程とを備える。
また、本発明の半導体装置の製造方法は、半導体基板本体が有する素子形成層に第１導電型領域を含むデバイスを形成する工程と、半導体基板本体が有する素子形成層の上層に第２導電型の不純物領域を形成し、該不純物領域の上層にゲッタリング層を形成する工程、若しくは、半導体基板本体が有する素子形成層の上層にゲッタリング層を形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程とを備える。
また、本発明の半導体装置の製造方法は、素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含むデバイスを形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程、若しくは、素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成し、前記素子形成層に第１導電型領域を含むデバイスを形成する工程を備える。
また、本発明の半導体装置の製造方法は、半導体基板本体が有する素子形成層に第１導電型領域を含むデバイスを形成する工程と、半導体基板本体が有する素子形成層と薄膜化用除去層との間に第２導電型の不純物領域を形成し、該不純物領域と前記薄膜化用除去層との間にゲッタリング層を形成する工程、若しくは、半導体基板本体が有する素子形成層と薄膜化用除去層との間にゲッタリング層を形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程と、前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程とを備える。
また、本発明の半導体装置の製造方法は、素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含むデバイスを形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程、若しくは、素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成し、前記素子形成層に第１導電型領域を含むデバイスを形成する工程と、前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程とを備える。
ここで、素子形成層の上層に第２導電型の不純物領域を形成することによって、ゲッタリング層の結晶欠陥により電子が発生したとしても、不純物領域で電子とホールとが結合することとなり、素子形成層に設けられた光電変換素子等のデバイスに電子が入り込みにくくなる。
本発明の固体撮像装置及びその製造方法、並びに撮像装置、並びに半導体装置及びその製造方法、並びに半導体基板では、ゲッタリング層に起因して発生するノイズを抑制することができる。
以下、発明を実施するための最良の形態（以下、「実施の形態」と称する。）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（固体撮像装置の場合（１））
２．第２の実施の形態（半導体装置の場合（１））
３．第３の実施の形態（撮像装置の場合）
４．第４の実施の形態（固体撮像装置の場合（２））
５．第５の実施の形態（半導体装置の場合（２））
＜１．第１の実施の形態＞
［固体撮像装置の構成］
図１は本発明を適用した固体撮像装置の一例である裏面照射型の固体撮像装置を説明するための概略構成図である。ここで示す固体撮像装置１は、画素部２と、周辺回路部とを有しており、これらが同一の半導体基板上に搭載された構成となっている。第１の実施の形態では、周辺回路部として、垂直選択回路３と、サンプルホールド相関二重サンプリング（Ｓ／Ｈ・ＣＤＳ）回路４と、水平選択回路５と、タイミングジェネレータ（ＴＧ）６と、ＡＧＣ回路７と、Ａ／Ｄ変換回路８と、デジタルアンプ９とを有する。
画素部２には、後述する単位画素が行列状に多数配置されており、行単位でアドレス線等が、列単位で信号線等がそれぞれ設けられている。
垂直選択回路３は、画素を行単位で順に選択し、各画素の信号を垂直信号線を通して画素列毎にＳ／Ｈ・ＣＤＳ回路４に読み出す。Ｓ／Ｈ・ＣＤＳ回路４は、各画素列から読み出された画素信号に対し、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）等の信号処理を行う。
水平選択回路５は、Ｓ／Ｈ・ＣＤＳ回路４に保持されている画素信号を順に取り出し、ＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒａｌ）回路７に出力する。ＡＧＣ回路７は、水平選択回路５から入力した信号を適当なゲインで増幅し、Ａ／Ｄ変換回路８に出力する。
Ａ／Ｄ変換回路８は、ＡＧＣ回路７から入力したアナログ信号をデジタル信号に変換し、デジタルアンプ９に出力する。デジタルアンプ９は、Ａ／Ｄ変換回路８から入力したデジタル信号を適当に増幅して、パッド（端子）より出力する。
なお、垂直選択回路３、Ｓ／Ｈ・ＣＤＳ回路４、水平選択回路５、ＡＧＣ回路７、Ａ／Ｄ変換回路８及びデジタルアンプ９の各動作は、タイミングジェネレータ６から出力される各種のタイミング信号に基づいて行われる。
図２は画素部２の単位画素の回路構成の一例を説明するための模式図である。単位画素は、光電変換素子として例えばフォトダイオード２１を有し、この１個のフォトダイオード２１に対して、転送トランジスタ２２、増幅トランジスタ２３、アドレストランジスタ２４、リセットトランジスタ２５の４つのトランジスタを能動素子として有する。
フォトダイオード２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。転送トランジスタ２２は、フォトダイオード２１とフローティングディフュージョンＦＤとの間に接続されている。そして、駆動配線２６を通じて転送トランジスタのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
フローティングディフュージョンＦＤには、増幅トランジスタ２３のゲートが接続されている。増幅トランジスタ２３は、アドレストランジスタ２４を介して垂直信号線２７に接続され、画素部外の定電流源Ｉとソースフォロアを構成している。駆動配線２８を通してアドレス信号がアドレストランジスタ２４のゲートに与えられ、アドレストランジスタ２４がオンすると、増幅トランジスタ２３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線２７に出力する。垂直信号線２７を通じて、各画素から出力された電圧はＳ／Ｈ・ＣＤＳ回路４に出力される。
リセットトランジスタ２５は、電源ＶｄｄとフローティングディフュージョンＦＤとの間に接続されている。駆動配線２９を通してリセットトランジスタ２５のゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源電位Ｖｄｄにリセットする。これらの動作は、転送トランジスタ２２、アドレストランジスタ２４及びリセットトランジスタ２５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われることとなる。
図３は本発明を適用した固体撮像装置の一例である裏面照射型の固体撮像装置を説明するための模式的な断面図である。
なお、裏面照射型の固体撮像装置では、配線層３８が形成された面（以下、半導体基板本体の「表面」と称する。）とは反対側の面（以下、半導体基板本体の「裏面」と称する。）から光を受光する。
図３で示す固体撮像装置１は、主として半導体支持基板３１と、半導体基板本体３２と、酸化ハフニウム膜３４と、パッシベーション膜３５と、カラーフィルタ３６と、マイクロレンズ３７によって構成されている。
なお、部分拡大図にのみ酸化ハフニウム膜３４よりも上層に形成された遮光膜１３、パッシベーション膜３５、カラーフィルタ３６及びマイクロレンズ３７を図示している。
半導体基板本体３２はｎ型シリコンから構成されている。また、半導体基板本体３２は、単位画素を構成する複数の受光部１５及び受光部で光電変換された信号電荷を電気信号に変換して出力するＭＯＳトランジスタ等の能動素子（図示せず）が形成されている素子形成層３９を有する。更に、素子形成層３９の入射光側（半導体基板本体の裏面側）にはゲッタリング層３３が形成されている。
なお、受光部１５は、図２に示すフォトダイオード２１に相当し、半導体基板本体３２中のｐｎ接合により構成される。
ここで、半導体基板本体３２は、裏面から光を入射し得る様に、シリコンウェハを薄膜化することにより形成される。
なお、半導体基板本体３２の厚さは、固体撮像装置の種類にもよるが、可視光用の場合には２〜６μｍであり、近赤外線用では６〜１０μｍである。
また、半導体基板本体３２の表面には、ＭＯＳトランジスタ等の能動素子に対して電気的配線を多層に行う配線層３８が形成されている。また、配線層３８には二酸化シリコン層１０を介して半導体支持基板３１が貼り合わせられている。
なお、半導体支持基板３１は、半導体基板本体３２の強度を補強するために設けられており、例えばシリコン基板からなり、その厚さは例えば７２５μｍ程度である。
また、半導体基板本体３２の裏面には酸化ハフニウム膜３４が形成されている。
なお、酸化ハフニウム膜３４は誘電膜の一例であり、ゲッタリング層３３の表面近傍を正電荷蓄積状態とする。
更に、酸化ハフニウム膜３４の上層には受光部に対応する領域に可視光導入開口部１２が設けられた遮光膜１３が形成され、遮光膜１３の上層にはパッシベーション膜３５が形成されている。また、可視光導入開口部１２と対応する領域にカラーフィルタ３６及びマイクロレンズ３７が形成されている。
図４は半導体基板本体３２の画素部の要部断面図である。
受光部１５の領域には、半導体基板本体３２にｎ型の電荷蓄積領域４１が形成されている。なお、信号電荷を蓄積する領域を半導体基板本体３２の表面側に近づけるために、半導体基板本体３２の表面側にいくに従って不純物濃度が高くなる様に電荷蓄積領域４１が形成されている方が好ましい。また、入射光を効率良く取り込むために、半導体基板本体３２の裏面側にいくに従って面積が大きくなる様に電荷蓄積領域４１を形成しても良い。
また、半導体基板本体３２中であって、電荷蓄積領域４１の周囲には、ｐ型ウェル４２が形成されている。また、半導体基板本体３２の表面側であって、受光部３１の領域には、浅いｐ型の正孔蓄積領域４４が形成されている。
また、半導体基板本体３２の表面側には、酸化シリコンからなる素子分離絶縁膜４０が形成されている。更に、半導体基板本体３２の表面側には、ｎ型のフローティングディフュージョン（ＦＤ）４５が形成されている。
なお、フローティングディフュージョン４５と電荷蓄積領域４１との間には、ｐ型領域４６が形成されており、両者は電気的に分離されている。
ここで、第１の実施の形態では、ゲッタリング層３３が半導体基板本体３２の全面に形成された場合を例に挙げて説明を行っている。しかし、ゲッタリング層３３は素子形成層３９に形成されるデバイス（例えばフォトダイオード等）が重金属によりメタル汚染されるのを抑制することができれば充分である。故に、必ずしも半導体基板本体３２の全面に形成される必要はなく、図６（ａ）で示す様に、素子形成層３９の入射光側（半導体基板本体の裏面側）に部分的に形成されていても構わない。但し、後述する様に、ゲッタリング層３３をウェットエッチング時のエッチングストッパとして機能させることを考慮すると、半導体基板本体３２の全面に形成された方が好ましい。
また、第１の実施の形態では、ゲッタリング層３３が素子形成層３９の入射光側（半導体基板本体の裏面側）のみに形成された場合を例に挙げて説明を行っている。しかし、図６（ｂ）で示す様に、素子形成層３９の入射光側にゲッタリング層３３を形成すると共に、素子形成層３９内にゲッタリング部１４を形成しても構わない。
なお、素子形成層３９内にゲッタリング部１４を形成する場合には、ゲッタリング部１４内に有する結晶欠陥より発生する電子が受光部に流れ込むことで悪影響が出ない様に、ゲッタリング部１４は受光部から所定距離を確保して形成する必要がある。
更に、第１の実施の形態では、酸化ハフニウム膜３４が半導体基板本体３２の全面に形成された場合を例に挙げて説明を行っている。しかし、酸化ハフニウム膜３４は、ゲッタリング層３３の表面近傍を正電荷蓄積状態にすれば充分であり、必ずしも半導体基板本体３２の全面に形成される必要は無く、図６（ｃ）で示す様に、ゲッタリング層３３の上層に部分的に形成されていても良い。
また、第１の実施の形態では、酸化ハフニウム膜３４が形成された場合を例に挙げて説明を行っているが、ゲッタリング層３３の表面近傍を正電荷蓄積状態にすることができれば充分であり、必ずしも酸化ハフニウム膜３４である必要はない。
なお、負の固定電荷を有する膜としては、酸化ハフニウム膜の他にも、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、ランタノイドから選ばれた元素の酸化物絶縁膜が考えられる。
また、第１の実施の形態では、受光部１５（電荷蓄積領域４１）がｎ型領域であるために、ゲッタリング層３３の表面近傍を正電荷蓄積状態とすべく、ゲッタリング層３３の上層に酸化ハフニウム膜３４を形成している。しかし、受光部１５がｐ型領域である場合には、ゲッタリング層３３の表面近傍を負電荷蓄積状態とする必要が生じるために、ゲッタリング層３３の上層には、ゲッタリング層３３の表面近傍を負電荷蓄積状態とする誘電膜を形成することとなる。
［固体撮像装置の動作］
以下、上記の様に構成された固体撮像装置の動作について説明を行う。
先ず、電荷蓄積期間においては、半導体基板本体３２の裏面側から入射した光は、受光部１５により光電変換されて、入射光量に応じた信号電荷が発生する。光電変換により発生した信号電荷は、電荷蓄積領域４１中をドリフトし、電荷蓄積領域４１中であって正孔蓄積領域４４付近に蓄積されることとなる。
なお、電荷蓄積期間においては、転送トランジスタ２２のゲート電極には負電圧が印加されており、転送トランジスタ２２はオフの状態となっている。
次に、読み出し時には、転送トランジスタ２２のゲート電極に正電圧が印加され、転送トランジスタ２２がオンの状態となる。その結果、受光部１５に蓄積された信号電荷は、フローティングディフュージョン４５に転送される。
なお、正電圧は、例えば電源電圧（３．３Ｖあるいは２．７Ｖ）である。
ここで、フローティングディフュージョン４５に転送された信号電荷の量に従って、フローティングディフュージョン４５の電位が変化する。そして、フローティングディフュージョン４５の電位は、増幅トランジスタ２３により増幅され、その電位に応じた電圧が垂直信号線２７に出力されることとなる。
続いて、リセット時には、リセットトランジスタ２５のゲート電極に正電圧が印加され、フローティングディフュージョン４５は電源Ｖｄｄの電圧にリセットされる。このとき、転送トランジスタ２２のゲート電極に負電圧を印加することによって、転送トランジスタ２２はオフの状態とする。
上記した電荷蓄積期間、読み出し動作及びリセット動作を繰り返し行うこととなる。
［固体撮像装置の製造方法（１）］
以下、上記の様に構成された固体撮像装置の製造方法について説明を行う。即ち、本発明を適用した固体撮像装置の製造方法の一例について説明を行う。
本発明を適用した固体撮像装置の製造方法（１）では、図５Ａ（ａ）で示す様に、素子形成層３９と薄膜化用除去層５０を有する半導体基板本体３２に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術により素子分離絶縁膜４０を形成する。次に、イオン注入法によって、ｎ型の電荷蓄積領域４１、ｐ型ウェル４２、ｐ型の正孔蓄積領域４４、フローティングディフュージョン４５及びｐ型領域４６を形成する。
なお、各領域の形成順序に特段の限定はない。
続いて、図５Ａ（ｂ）で示す様に、素子形成層３９と薄膜化用除去層５０との間にゲッタリング層３３を形成する。具体的には、例えばホウ素（Ｂ）イオンやリン（Ｐ）イオンを高エネルギーで注入した後に、アークランプアニール装置等により熱処理を施して注入不純物の活性化を行うことによってゲッタリング層３３を形成する。
なお、ここでは素子形成層３９に各領域を形成し、その後にゲッタリング層３３を形成する場合を例に挙げて説明を行っているが、ゲッタリング層３３の形成後に素子形成層３９に各領域を形成しても良い。
また、ここではホウ素（Ｂ）イオンやリン（Ｐ）イオンを高エネルギーで注入した後に、アークランプアニール装置等により熱処理を施すことでゲッタリング層３３を形成しているが、ゲッタリング層３３の形成方法は、こうした方法に限定されるものではない。例えば、炭素イオンやＳｉイオン等のＩＶ族のイオンを注入し、１０００℃〜１１５０℃程度で熱拡散を行うことによって、ゲッタリング層３３を形成しても良い。
次に、半導体基板本体３２の表面に、絶縁膜の形成及び配線の形成を繰り返し行うことによって、配線層３８を形成する。その後、配線層３８に二酸化シリコン層１０を介してシリコンからなる半導体支持基板３１を貼り合わせる（図５Ａ（ｃ）参照。）。
続いて、図５Ａ（ｄ）で示す様に、薄膜化用除去層５０をウェットエッチング法により除去することによって、ゲッタリング層３３を露出させる。ここで、ホウ素（Ｂ）イオンやリン（Ｐ）イオン等の不純物を高濃度で注入した不純物領域は、エッチングストッパとして機能し得るために、ウェットエッチング時には、ゲッタリング層３３がエッチングストッパとして機能することとなる。
次に、半導体基板本体３２の裏面上に酸化ハフニウム膜３４を形成する（図５Ａ（ｅ）参照。）。
なお、酸化ハフニウム膜３４は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法によって形成する。また、酸化ハフニウム膜３４の形成時には半導体基板本体３２の裏面上に極めて薄いシリコン酸化膜（図示せず）が形成されることとなる。
続いて、酸化ハフニウム膜３４上に、遮光膜１３を形成し、受光部に対応する領域に可視光導入開口部１２を形成すべくパターン加工を施す。更に、ＣＶＤ法によって遮光膜３４上にパッシベーション膜３５を形成し、カラーフィルタ３６及びマイクロレンズ３７を形成することによって、図３に示す固体撮像装置を得ることができる。
なお、ウェハレベルの半導体基板本体３２に形成された固体撮像装置は、ウェハを１個１個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで１個の固体撮像装置として構成されることとなる。
［固体撮像装置の製造方法（２）］
以下、上記の様に構成された固体撮像装置の他の製造方法について説明を行う。即ち、本発明を適用した固体撮像装置の製造方法の他の一例について説明を行う。
本発明を適用した固体撮像装置の製造方法（２）では、図５Ｂ（ａ）で示す様に、半導体基板本体３２の製造時に、半導体基板本体３２の素子形成層３９と薄膜化用除去層５０との間にゲッタリング層３３を形成する。具体的には、例えばホウ素（Ｂ）イオンやリン（Ｐ）イオンを高エネルギーで注入した後に、アークランプアニール装置等により熱処理を施して注入不純物の活性化を行うことによってゲッタリング層３３を形成する。
即ち、上記した本発明を適用した固体撮像装置の製造方法（１）では、ウェーハプロセスにおいてゲッタリング層３３を形成している。これに対して、本発明を適用した固体撮像装置の製造方法（２）では、ウェーハプロセスの前段階である基板製造プロセスにおいてゲッタリング層３３を形成しているのである。
この点について、具体例を挙げて説明を行う。
一般に、固体撮像装置に用いる半導体基板本体３２では、半導体基板本体３２上にエピタキシャル膜（図示せず）を成膜したものが用いられている。換言すると、半導体基板本体３２上にエピタキシャル膜を成膜したものをウェーハプロセスにて各種処理を行っているのである。そして、本発明を適用した固体撮像装置の製造方法（１）では、ウェーハプロセスにおいてゲッタリング層３３を形成するために、半導体基板本体３２上にエピタキシャル膜を形成した後に、ゲッタリング層３３を形成する。これに対して、本発明を適用した固体撮像装置の製造方法（２）では、基板製造プロセスでゲッタリング層３３を形成するために、半導体基板本体３２にゲッタリング層３３を形成し、その後に半導体基板本体３２上にエピタキシャル膜を成膜することとなる。
続いて、図５Ｂ（ｂ）で示す様に、半導体基板本体３２の素子形成層３９に、ＳＴＩ技術により素子分離絶縁膜４０を形成する。また、イオン注入法によって、ｎ型の電荷蓄積領域４１、ｐ型ウェル４２、ｐ型の正孔蓄積領域４４、フローティングディフュージョン４５及びｐ型領域４６を形成する。
なお、各領域の形成順序に特段の限定はない。
次に、半導体基板本体３２の表面に、絶縁膜の形成及び配線の形成を繰り返し行うことによって、配線層３８を形成する。その後、配線層３８に二酸化シリコン層１０を介してシリコンからなる半導体支持基板３１を貼り合わせる（図５Ｂ（ｃ）参照。）。
続いて、図５Ｂ（ｄ）で示す様に、薄膜化用除去層５０をウェットエッチング法により除去することによって、ゲッタリング層３３を露出させる。ここで、ホウ素（Ｂ）イオンやリン（Ｐ）イオン等の不純物を高濃度で注入した不純物領域は、エッチングストッパとして機能し得るために、ウェットエッチング時には、ゲッタリング層３３がエッチングストッパとして機能することとなる。
次に、半導体基板本体３２の裏面上に酸化ハフニウム膜３４を形成する（図５Ｂ（ｅ）参照。）。
なお、酸化ハフニウム膜３４は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法によって形成する。また、酸化ハフニウム膜３４の形成時には半導体基板本体３２の裏面上に極めて薄いシリコン酸化膜（図示せず）が形成されることとなる。
続いて、酸化ハフニウム膜３４上に、遮光膜１３を形成し、受光部に対応する領域に可視光導入開口部１２を形成すべくパターン加工を施す。更に、ＣＶＤ法によって遮光膜３４上にパッシベーション膜３５を形成し、カラーフィルタ３６及びマイクロレンズ３７を形成することによって、図３に示す固体撮像装置を得ることができる。
なお、ウェハレベルの半導体基板本体３２に形成された固体撮像装置は、ウェハを１個１個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで１個の固体撮像装置として構成されることとなる。
ここで、第１の実施の形態では、ゲッタリング層３３をエッチングストッパとして機能させてウェットエッチング法により薄膜化用除去層５０をエッチング除去する場合を例に挙げて説明を行っている。しかし、薄膜化用除去層５０の除去方法としては必ずしもウェットエッチング法である必要は無く、例えば、ＣＭＰ法による機械的研磨によって薄膜化用除去層５０を除去しても良い。なお、この点は、本発明を適用した固体撮像装置の製造方法（１）及び本発明を適用した固体撮像装置の製造方法（２）の両者に共通する。
また、第１の実施の形態では、素子形成層３９と薄膜化用除去層５０との間にゲッタリング層３３を形成し、その後に薄膜化用除去層５０を除去することによってゲッタリング層３３を露出させている。しかし、素子形成層３９の上層（入射光側）にゲッタリング層３３を形成することができれば充分であり、薄膜化用除去層５０を有しない半導体基板本体３２を用いて、素子形成層３９の上層（入射光側）にゲッタリング層３３を形成しても良い。但し、薄膜化用除去層５０を有しない半導体基板本体３２は、１０μｍ程度の厚さであるために、製造プロセスにおいて半導体基板本体３２の取り扱いが極めて困難になると考えられる。従って、製造プロセスにおける半導体基板本体３２の取り扱いの便宜を考慮すると、薄膜化用除去層５０を有する半導体基板本体３２を用いて、半導体支持基板３１に貼り合わせた後に薄膜化用除去層５０を除去する方法が好ましいと考えられる。なお、この点は、本発明を適用した固体撮像装置の製造方法（１）及び本発明を適用した固体撮像装置の製造方法（２）の両者に共通する。
本発明を適用した固体撮像装置の一例では、ゲッタリング層３３が形成されているので、薄膜化用除去層５０を除去した後に、各種プロセスで重金属によるメタル汚染を防ぐことができる。
また、ゲッタリング層３３の上層に酸化ハフニウム膜３４が形成されているために、ゲッタリング層３３内に有する結晶欠陥より発生する電子が受光部に流れ込むことを抑制することができる。具体的には、酸化ハフニウム膜３４は、その膜中に負の固定電荷を有しており、こうした負の固定電荷によってゲッタリング層３３の表面近傍は正電荷蓄積状態となる。そのために、ゲッタリング層３３の結晶欠陥より電子が発生したとしても、この電子を正電荷蓄積状態とされた領域のホールと結合させることができ、結果として電子が受光部に流れ込むことを抑制することができるのである。これにより、固体撮像装置のノイズが減少し、デバイスのＳ／Ｎ比を向上させることができる。
また、酸化ハフニウム膜３４によって電子が受光部に流れ込むことを抑制することができるために、デバイス設計の自由度が向上すると共に、デバイス特性の向上を図ることができる。
具体的には、例えば、特許文献３に記載の技術では、ゲッタリング層の結晶欠陥に起因するノイズを抑制するために、素子形成層の入射光側（半導体基板本体の裏面側）にｐ型領域である正孔蓄積層を形成している。しかし、こうした正孔蓄積層を形成する必要があるが故に、デバイス設計の自由度が低下すると共に、受光部の形成領域が縮小されてデバイス特性が低下することとなる。これに対して、酸化ハフニウム膜３４によって電子が受光部に流れ込むことを抑制することができれば、素子形成層３９に正孔蓄積層を形成する必要がなく、上述の通り、デバイス設計の自由度が向上すると共に、デバイス特性の向上を図ることができる。
なお、酸化ハフニウム膜３４は反射防止膜としても機能するために、酸化ハフニウム膜３４を形成することで、別途反射防止膜を形成する必要がない。
＜２．第２の実施の形態＞
［半導体装置の構成］
図７は本発明を適用した半導体装置の一例を説明するための模式的な断面図である。ここで示す半導体装置６０は、例えばＲＡＭやＲＯＭ、ＬＳＩ等であり、主として半導体支持基板６１と、半導体基板本体６２と、酸化ハフニウム膜６３によって構成されている。
半導体基板本体６２はｎ型シリコンから構成されている。また、半導体基板本体６２は、論理素子、能動素子、受動素子等のｎ型のデバイス６４が形成されている素子形成層６５を有する。更に、素子形成層６５の上方にはゲッタリング層６６が形成されている。
なお、半導体基板本体６２の厚さは、半導体装置の種類にもよるが、デバイスを形成するのに必要な１０μｍ程度である。
また、半導体基板本体６２の一方の面（符号Ａで示す面）には、デバイス６４に対して電気的配線を多層に行う配線層６７が形成されている。また、配線層６７には二酸化シリコン層６８を介して半導体支持基板６１が貼り合わせられている。
なお、半導体支持基板６１は、半導体基板本体６２の強度を補強するために設けられており、例えばシリコン基板からなり、その厚さは例えば７２５μｍ程度である。
また、半導体基板本体６２の他方の面（符号Ｂで示す面）には酸化ハフニウム膜６３が形成されている。
ここで、必ずしもゲッタリング層６６が半導体基板本体６２の全面に形成される必要はなく、部分的に形成されても良い点は、上記した第１の実施の形態と同様である。但し、後述の様に、ゲッタリング層６６をウェットエッチング時のエッチングストッパとして機能させることを考慮すると、半導体基板本体６２の全面に形成された方が好ましい。
また、素子形成層６５の上方にゲッタリング層６６を形成すると共に、素子形成層６５内にゲッタリング部を形成しても良い点についても、上記した第１の実施の形態と同様である。但し、素子形成層６５内にゲッタリング部を形成することで、ゲッタリング部内に有する結晶欠陥により発生する電子がデバイスに悪影響を及ぼすことが考えられる場合には、ゲッタリング部はデバイスから所定距離を確保して形成する必要がある。
更に、ゲッタリング層６６の表面近傍を正電荷蓄積状態にすることができるのであれば、必ずしも半導体基板本体６２の全面に酸化ハフニウム膜６３を形成する必要はないという点についても、上記した第１の実施の形態と同様である。また、ゲッタリング層６６の表面近傍を正電荷蓄積状態にすることができるのであれば、必ずしも酸化ハフニウム膜６３である必要がないという点についても、上記した第１の実施の形態と同様である。
なお、第２の実施の形態では、デバイス６４がｎ型であるために、ゲッタリング層６６の表面近傍を正電荷蓄積状態とすべく、ゲッタリング層６６の上層に酸化ハフニウム膜６３を形成している。しかし、デバイス６４がｐ型である場合には、ゲッタリング層６６の表面近傍を負電荷蓄積状態とする必要が生じるために、ゲッタリング層６６の上層には、ゲッタリング層６６の表面近傍を負電荷蓄積状態とする誘電膜を形成することとなる。
［半導体装置の製造方法（１）］
以下、上記の様に構成された半導体装置の製造方法について説明を行う。即ち、本発明を適用した半導体装置の製造方法の一例について説明を行う。
本発明を適用した半導体装置の製造方法（１）では、図８Ａ（ａ）で示す様に、素子形成層６５と薄膜化用除去層７０を有する半導体基板本体６２に、デバイス６４を形成する。
続いて、図８Ａ（ｂ）で示す様に、素子形成層６５と薄膜化用除去層７０との間にゲッタリング層６６を形成する。具体的には、例えばホウ素（Ｂ）イオンやリン（Ｐ）イオンを高エネルギーで注入した後に、アークランプアニール装置等により熱処理を施して注入不純物の活性化を行うことによってゲッタリング層６６を形成する。
なお、ここでは素子形成層６５にデバイス６４を形成し、その後にゲッタリング層６６を形成する場合を例に挙げて説明を行っているが、ゲッタリング層６６の形成後に素子形成層６５にデバイス６４を形成しても良い。
また、ここではホウ素（Ｂ）イオンやリン（Ｐ）イオンを高エネルギーで注入した後に、アークランプアニール装置等により熱処理を施すことでゲッタリング層６６を形成しているが、ゲッタリング層６６の形成方法は、こうした方法に限定されるものではない。例えば、炭素イオンやＳｉイオン等のＩＶ族のイオンを注入し、１０００℃〜１１５０℃程度で熱拡散を行うことによって、ゲッタリング層６６を形成しても良い。
次に、半導体基板本体６２の一方の面に、絶縁膜の形成及び配線の形成を繰り返し行うことによって、配線層６７を形成する。その後、配線層６７に二酸化シリコン層６８を介してシリコンからなる半導体支持基板６１を貼り合わせる（図８Ａ（ｃ）参照。）。
続いて、図８Ａ（ｄ）で示す様に、薄膜化用除去層７０をウェットエッチング法により除去することによって、ゲッタリング層６６を露出させる。ここで、ウェットエッチング時には、ゲッタリング層６６はエッチングストッパとして機能することとなる。
次に、半導体基板本体６２の他方の面上に酸化ハフニウム膜６３を形成することによって、図７に示す半導体装置を得ることができる。ここで、酸化ハフニウム膜６３は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法によって形成する。
なお、ウェハレベルの半導体基板本体６２に形成された半導体装置は、ウェハを１個１個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで１個の半導体装置として構成されることとなる。
［半導体装置の製造方法（２）］
以下、上記の用に構成された半導体装置の他の製造方法について説明を行う。即ち、本発明を適用した半導体装置の製造方法の他の一例について説明を行う。
本発明を適用した半導体装置の製造方法（２）では、図８Ｂ（ａ）で示す様に、半導体基板本体６２の製造時に、半導体基板本体６２の素子形成層６５と薄膜化用除去層７０との間にゲッタリング層６６を形成する。具体的には、例えばホウ素（Ｂ）イオンやリン（Ｐ）イオンを高エネルギーで注入した後に、アークランプアニール装置等により熱処理を施して注入不純物の活性化を行うことによってゲッタリング層６６を形成する。
即ち、上記した本発明を適用した半導体装置の製造方法（１）では、ウェーハプロセスにおいてゲッタリング層６６を形成している。これに対して、本発明を適用した半導体装置の製造方法（２）では、ウェーハプロセスの前段階である基板製造プロセスにおいてゲッタリング層６６を形成しているのである。
この点について、具体例を挙げて説明を行う。
一般に、半導体装置に用いる半導体基板本体６２では、半導体基板本体６２上にエピタキシャル膜（図示せず）を成膜したものが用いられている。換言すると、半導体基板本体６２上にエピタキシャル膜を成膜したものをウェーハプロセスにて各種処理を行っているのである。そして、本発明を適用した半導体装置の製造方法（１）では、ウェーハプロセスにおいてゲッタリング層６６を形成するために、半導体基板本体６２上にエピタキシャル膜を形成した後に、ゲッタリング層６６を形成する。これに対して、本発明を適用した半導体装置の製造方法（２）では、基板製造プロセスでゲッタリング層６６を形成するために、半導体基板本体６２にゲッタリング層６６を形成し、その後に半導体基板本体６２上にエピタキシャル膜を成膜することとなる。
続いて、図８Ｂ（ｂ）で示す様に、半導体基板本体６２の素子形成層６５に、デバイス６４を形成する。
次に、半導体基板本体６２の一方の面に、絶縁膜の形成及び配線の形成を繰り返し行うことによって、配線層６７を形成する。その後、配線層６７に二酸化シリコン層６８を介してシリコンからなる半導体支持基板６１を貼り合わせる（図８Ｂ（ｃ）参照。）。
続いて、図８Ｂ（ｄ）で示す様に、薄膜化用除去層７０をウェットエッチング法により除去することによって、ゲッタリング層６６を露出させる。ここで、ウェットエッチング時には、ゲッタリング層６６はエッチングストッパとして機能することとなる。
次に、半導体基板本体６２の他方の面上に酸化ハフニウム膜６３を形成することによって、図７に示す半導体装置を得ることができる。ここで、酸化ハフニウム膜６３は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法によって形成する。
なお、ウェハレベルの半導体基板本体６２に形成された半導体装置は、ウェハを１個１個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで１個の半導体装置として構成されることとなる。
ここで、薄膜化用除去層７０の除去方法としては必ずしもウェットエッチング法である必要は無い。例えば、ＣＭＰ法による機械的研磨によって薄膜化用除去層７０を除去しても良い点は、本発明を適用した半導体装置の製造方法（１）及び本発明を適用した半導体装置の製造方法（２）の両者に共通して、上記した第１の実施の形態と同様である。
本発明を適用した半導体装置の一例では、ゲッタリング層６６が形成されているので、薄膜化用除去層７０を除去した後に、各種プロセスで重金属によるメタル汚染を防ぐことができる。
また、ゲッタリング層６６の上層に酸化ハフニウム膜６３が形成されているために、ゲッタリング層６６内に有する結晶欠陥より発生する電子がデバイスに流れ込むことを抑制することができる。具体的には、酸化ハフニウム膜６３は、その膜中に負の固定電荷を有しており、こうした負の固定電荷によってゲッタリング層６６の表面近傍は正電荷蓄積状態となる。そのために、ゲッタリング層６６の結晶欠陥より電子が発生したとしても、この電子を正電荷蓄積状態とされた領域のホールと結合させることができ、結果として電子がデバイスに流れ込むことを抑制することができるのである。これにより、半導体装置のノイズが減少する。
また、酸化ハフニウム膜６３によって電子がデバイスに流れ込むことを抑制することができるために、デバイス設計の自由度が向上すると共に、デバイス特性の向上を図ることができる。
具体的には、例えば、特許文献３に記載の技術では、ゲッタリング層の結晶欠陥に起因するノイズを抑制するために、素子形成層にｐ型領域である正孔蓄積層を形成している。しかし、こうした正孔蓄積層を形成する必要があるが故に、デバイス設計の自由度が低下すると共に、デバイスの形成領域が縮小されてデバイス特性が低下することとなる。これに対して、酸化ハフニウム膜６３によって電子がデバイスに流れ込むことを抑制することができれば、素子形成層６５に正孔蓄積層を形成する必要がなく、上述の通り、デバイス設計の自由度が向上すると共に、デバイス特性の向上を図ることができる。
＜３．第３の実施の形態＞
［カメラの構成］
図９は本発明を適用した撮像装置の一例であるカメラ７７を説明するための模式図である。そして、ここで示すカメラ７７は、上記した第１の実施の形態の固体撮像装置を撮像デバイスとして用いたものである。
本発明を適用したカメラ７７では、被写体（図示せず）からの光は、レンズ７１等の光学系及びメカニカルシャッタ７２を経て固体撮像装置７３の撮像エリアに入射することとなる。なお、メカニカルシャッタ７２は、固体撮像装置７３の撮像エリアへの光の入射を遮断して露光期間を決めるためのものである。
ここで、固体撮像装置７３は、上記した第１の実施の形態に係る固体撮像装置１が用いられ、タイミング発生回路や駆動系等を含む駆動回路７４によって駆動されることとなる。
また、固体撮像装置７３の出力信号は、次段の信号処理回路７５によって、種々の信号処理が行われた後、撮像信号として外部に導出され、導出された撮像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力されたりすることとなる。
なお、メカニカルシャッタ７２の開閉制御、駆動回路７４の制御、信号処理回路７５の制御等は、システムコントローラ７６によって行われる。
本発明を適用したカメラでは、上述した本発明を適用した固体撮像装置１を採用しているために、各種プロセスで重金属によるメタル汚染を防ぐことができ、高画質の撮像画像を得ることができる。
また、ゲッタリング層３３の上層に酸化ハフニウム膜３４が形成されているために、ゲッタリング層３３内に有する結晶欠陥により発生する電子が受光部に流れ込むことを抑制することができる。そのため、固体撮像装置のノイズが減少し、デバイスのＳ／Ｎ比を向上させることができ、高画質の撮像画像を得ることができる。
更には、酸化ハフニウム膜３４によって電子が受光部に流れ込むことを抑制することができるために、デバイス特性の向上を図ることができ、結果として、高画質の撮像画像を得ることができる。
［変形例］
なお、第３の実施の形態では、上記した第１の実施の形態の固体撮像装置を撮像デバイスとして用いる場合を例に挙げて説明を行っているが、撮像デバイスとして、後述する第４の実際の形態の固体撮像装置を用いても良い。
＜４．第４の実施の形態＞
［固体撮像装置の構成］
本発明を適用した固体撮像装置の他の一例である裏面照射型の固体撮像装置１は、第１の実施の形態と同様に、画素部２と、周辺回路部とを有しており、これらが同一の半導体基板上に搭載された構成となっている。第４の実施の形態では、周辺回路部として、垂直選択回路３と、Ｓ／Ｈ・ＣＤＳ回路４と、水平選択回路５と、ＴＧ６と、ＡＧＣ回路７と、Ａ／Ｄ変換回路８と、デジタルアンプ９とを有する（図１参照。）。
画素部２には、単位画素が行列状に多数配置されており、行単位でアドレス線等が、列単位で信号線等がそれぞれ設けられている。この点については、上記した第１の実施の形態と同様である。
垂直選択回路３は、画素を行単位で順に選択し、各画素の信号を垂直信号線を通して画素列毎にＳ／Ｈ・ＣＤＳ回路４に読み出す。Ｓ／Ｈ・ＣＤＳ回路４は、各画素列から読み出された画素信号に対し、ＣＤＳ等の信号処理を行う。この点についても、上記した第１の実施の形態と同様である。
水平選択回路５は、Ｓ／Ｈ・ＣＤＳ回路４に保持されている画素信号を順に取り出し、ＡＧＣ回路７に出力する。ＡＧＣ回路７は、水平選択回路５から入力した信号を適当なゲインで増幅し、Ａ／Ｄ変換回路８に出力する。この点についても、上記した第１の実施の形態と同様である。
Ａ／Ｄ変換回路８は、ＡＧＣ回路７から入力したアナログ信号をデジタル信号に変換し、デジタルアンプ９に出力する。デジタルアンプ９は、Ａ／Ｄ変換回路８から入力したデジタル信号を適当に増幅して、パッド（端子）より出力する。この点についても、上記した第１の実施の形態と同様である。
なお、垂直選択回路３、Ｓ／Ｈ・ＣＤＳ回路４、水平選択回路５、ＡＧＣ回路７、Ａ／Ｄ変換回路８及びデジタルアンプ９の各動作は、タイミングジェネレータ６から出力される各種のタイミング信号に基づいて行われる。この点についても、上記した第１の実施の形態と同様である。
ここで、画素部２を構成する単位画素は、光電変換素子として例えばフォトダイオード２１を有する。そして、１個のフォトダイオード２１に対して、転送トランジスタ２２、増幅トランジスタ２３、アドレストランジスタ２４、リセットトランジスタ２５の４つのトランジスタを能動素子として有する（図２参照。）。
フォトダイオード２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。転送トランジスタ２２は、フォトダイオード２１とフローティングディフュージョンＦＤとの間に接続されている。そして、駆動配線２６を通じて転送トランジスタのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。この点については、上記した第１の実施の形態と同様である。
フローティングディフュージョンＦＤには、増幅トランジスタ２３のゲートが接続されている。増幅トランジスタ２３は、アドレストランジスタ２４を介して垂直信号線２７に接続され、画素部外の定電流源Ｉとソースフォロアを構成している。駆動配線２８を通してアドレス信号がアドレストランジスタ２４のゲートに与えられ、アドレストランジスタ２４がオンすると、増幅トランジスタ２３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線２７に出力する。垂直信号線２７を通じて、各画素から出力された電圧はＳ／Ｈ・ＣＤＳ回路４に出力される。この点についても、上記した第１の実施の形態と同様である。
リセットトランジスタ２５は、電源ＶｄｄとフローティングディフュージョンＦＤとの間に接続されている。駆動配線２９を通してリセットトランジスタ２５のゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源電位Ｖｄｄにリセットする。これらの動作は、転送トランジスタ２２、アドレストランジスタ２４及びリセットトランジスタ２５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われることとなる。この点についても、上記した第１の実施の形態と同様である。
図１０は本発明を適用した固体撮像装置の他の一例である裏面照射型の固体撮像装置を説明するための模式的な断面図である。
図１０で示す固体撮像装置１は、主として半導体支持基板３１と、半導体基板本体３２と、パッシベーション膜３５と、カラーフィルタ３６と、マイクロレンズ３７によって構成されている。
なお、部分拡大図のみに半導体基板本体３２よりも上層に形成された遮光膜１３、パッシベーション膜３５、カラーフィルタ３６及びマイクロレンズ３７を図示している。
半導体基板本体３２はｎ型シリコンから構成されている。また、半導体基板本体３２は、単位画素を構成する複数の受光部１５及び受光部で光電変換された信号電荷を電気信号に変換して出力するＭＯＳトランジスタ等の能動素子（図示せず）が形成されている素子形成層３９を有する。更に、素子形成層３９の入射光側（半導体基板本体の裏面側）には不純物領域であるｐ＋層８４が形成され、ｐ＋層８４の入射光側（半導体基板本体の裏面側）にはゲッタリング層８３が形成されている。
なお、受光部１５は、図２に示すフォトダイオード２１に相当し、半導体基板本体３２中のｐｎ接合により構成される。また、ｐ＋層８４は第２導電型の不純物領域の一例である。
ここで、半導体基板本体３２は、裏面から光を入射し得る様に、シリコンウェハを薄膜化することにより形成される。
なお、半導体基板本体３２の厚さは、固体撮像装置の種類にもよるが、可視光用の場合には２〜６μｍであり、近赤外線用では６〜１０μｍである。
また、半導体基板本体３２の表面には、ＭＯＳトランジスタ等の能動素子に対して電気的配線を多層に行う配線層３８が形成されている。また、配線層３８には二酸化シリコン層１０を介して半導体支持基板３１が貼り合わせられている。
なお、半導体支持基板３１は、半導体基板本体３２の強度を補強するために設けられており、例えばシリコン基板からなり、その厚さは例えば７２５μｍ程度である。
また、半導体基板本体３２の上層には受光部に対応する領域に可視光導入開口部１２が設けられた遮光膜１３が形成され、遮光膜１３の上層にはパッシベーション膜３５が形成されている。また、可視光導入開口部１２と対応する領域にカラーフィルタ３６及びマイクロレンズ３７が形成されている。
図１１は半導体基板本体３２の画素部の要部断面図である。
受光部１５の領域には、半導体基板本体３２にｎ型の電荷蓄積領域４１が形成されている。なお、信号電荷を蓄積する領域を半導体基板本体３２の表面側に近づけるために、半導体基板本体３２の表面側にいくに従って不純物濃度が高くなる様に電荷蓄積領域４１が形成されている方が好ましい。また、入射光を効率良く取り込むために、半導体基板本体３２の裏面側にいくに従って面積が大きくなる様に電荷蓄積領域４１を形成しても良い。
また、半導体基板本体３２中であって、電荷蓄積領域４１の周囲には、ｐ型ウェル４２が形成されている。また、半導体基板本体３２の表面側であって、受光部３１の領域には、浅いｐ型の正孔蓄積領域４４が形成されている。
また、半導体基板本体３２の表面側には、酸化シリコンからなる素子分離絶縁膜４０が形成されている。更に、半導体基板本体３２の表面側には、ｎ型のフローティングディフュージョン（ＦＤ）４５が形成されている。
なお、フローティングディフュージョン４５と電荷蓄積領域４１との間には、ｐ型領域４６が形成されており、両者は電気的に分離されている。
ここで、第４の実施の形態では、ゲッタリング層８３が半導体基板本体３２の全面に形成された場合を例に挙げて説明を行っている。しかし、ゲッタリング層８３は素子形成層３９に形成されるデバイス（例えばフォトダイオード等）が重金属によりメタル汚染されるのを抑制することができれば充分である。故に、必ずしも半導体基板本体３２の全面に形成される必要はなく、素子形成層３９の入射光側（半導体基板本体の裏面側）に部分的に形成されていても構わない。但し、後述する様に、ゲッタリング層８３をウェットエッチング時のエッチングストッパとして機能させることを考慮すると、半導体基板本体３２の全面に形成された方が好ましい。
また、第４の実施の形態では、ゲッタリング層８３が素子形成層３９の入射光側（半導体基板本体の裏面側）のみに形成された場合を例に挙げて説明を行っている。しかし、素子形成層３９の入射光側にゲッタリング層８３を形成すると共に、素子形成層３９内にゲッタリング部（図示せず）を形成しても構わない。
なお、素子形成層３９内にゲッタリング部を形成する場合には、ゲッタリング部内に有する結晶欠陥より発生する電子が受光部に流れ込むことで悪影響が出ない様に、ゲッタリング部は受光部から所定距離を確保して形成する必要がある。
更に、第４の実施の形態では、ｐ＋層８４が半導体基板本体３２の全面に形成された場合を例に挙げて説明を行っている。しかし、ｐ＋層８４は、受光部１５の近傍に形成されていれば充分であり、必ずしも半導体基板本体３２の全面に形成される必要は無い。
また、第４の実施の形態では、受光部１５（電荷蓄積領域４１）がｎ型領域であるために、ｐ＋型の不純物領域であるｐ＋層８４を形成している。しかし、受光部１５（電荷蓄積領域４１）がｐ型領域である場合には、ｎ＋型の不純物領域であるｎ＋層を形成することとなる。
［固体撮像装置の動作］
以下、上記の様に構成された固体撮像装置の動作について説明を行う。
先ず、電荷蓄積期間においては、半導体基板本体３２の裏面側から入射した光は、受光部１５により光電変換されて、入射光量に応じた信号電荷が発生する。光電変換により発生した信号電荷は、電荷蓄積領域４１中をドリフトし、電荷蓄積領域４１中であって正孔蓄積領域４４付近に蓄積されることとなる。
なお、電荷蓄積期間においては、転送トランジスタ２２のゲート電極には負電圧が印加されており、転送トランジスタ２２はオフの状態となっている。
次に、読み出し時には、転送トランジスタ２２のゲート電極に正電圧が印加され、転送トランジスタ２２がオンの状態となる。その結果、受光部１５に蓄積された信号電荷は、フローティングディフュージョン４５に転送される。
なお、正電圧は、例えば電源電圧（３．３Ｖあるいは２．７Ｖ）である。
ここで、フローティングディフュージョン４５に転送された信号電荷の量に従って、フローティングディフュージョン４５の電位が変化する。そして、フローティングディフュージョン４５の電位は、増幅トランジスタ２３により増幅され、その電位に応じた電圧が垂直信号線２７に出力されることとなる。
続いて、リセット時には、リセットトランジスタ２５のゲート電極に正電圧が印加され、フローティングディフュージョン４５は電源Ｖｄｄの電圧にリセットされる。このとき、転送トランジスタ２２のゲート電極に負電圧を印加することによって、転送トランジスタ２２はオフの状態とする。
上記した電荷蓄積期間、読み出し動作及びリセット動作を繰り返し行うこととなる。
［固体撮像装置の製造方法（３）］
以下、上記の様に構成された固体撮像装置の製造方法について説明を行う。即ち、本発明を適用した固体撮像装置の製造方法の更に他の一例について説明を行う。
本発明を適用した固体撮像装置の製造方法（３）では、図１２Ａ（ａ）で示す様に、素子形成層３９と薄膜化用除去層５０を有する半導体基板本体３２に、ＳＴＩ技術により素子分離絶縁膜４０を形成する。次に、イオン注入法によって、ｎ型の電荷蓄積領域４１、ｐ型ウェル４２、ｐ型の正孔蓄積領域４４、フローティングディフュージョン４５及びｐ型領域４６を形成する。
なお、各領域の形成順序に特段の限定はない。
続いて、図１２Ａ（ｂ）で示す様に、素子形成層３９の薄膜化用除去層５０側にｐ＋層８４を形成する。具体的には、例えばリン（Ｐ）イオンを高エネルギーで注入することによって、ｐ＋層８４を形成する。また、図１２Ａ（ｂ）で示す様に、ｐ＋層８４の薄膜化用除去層５０側にゲッタリング層８３を形成する。具体的には、例えばホウ素（Ｂ）イオンやリン（Ｐ）イオンを高エネルギーで注入した後に、アークランプアニール装置等により熱処理を施して注入不純物の活性化を行うことによってゲッタリング層８３を形成する。
なお、ここでは素子形成層３９に各領域を形成し、その後にｐ＋層８４及びゲッタリング層８３を形成する場合を例に挙げて説明を行っているが、ｐ＋層８４及びゲッタリング層８３の形成後に素子形成層３９に各領域を形成しても良い。
また、ここではｐ＋層８４を形成した後にゲッタリング層８３を形成する場合を例に挙げて説明を行っているが、ゲッタリング層８３を形成した後にｐ＋層８４を形成しても良い。
また、ここではホウ素（Ｂ）イオンやリン（Ｐ）イオンを高エネルギーで注入した後に、アークランプアニール装置等により熱処理を施すことでゲッタリング層８３を形成しているが、ゲッタリング層８３の形成方法は、こうした方法に限定されるものではない。例えば、炭素イオンやＳｉイオン等のＩＶ族のイオンを注入し、１０００℃〜１１５０℃程度で熱拡散を行うことによって、ゲッタリング層８３を形成しても良い。
次に、半導体基板本体３２の表面に、絶縁膜の形成及び配線の形成を繰り返し行うことによって、配線層３８を形成する。その後、配線層３８に二酸化シリコン層１０を介してシリコンからなる半導体支持基板３１を貼り合わせる（図１２Ａ（ｃ）参照。）。
続いて、図１２Ａ（ｄ）で示す様に、薄膜化用除去層５０をウェットエッチング法により除去することによって、ゲッタリング層８３を露出させる。ここで、ホウ素（Ｂ）イオンやリン（Ｐ）イオン等の不純物を高濃度で注入した不純物領域は、エッチングストッパとして機能し得るため、ウェットエッチング時には、ゲッタリング層８３がエッチングストッパとして機能することとなる。
次に、半導体基板本体３２の上に、遮光膜１３を形成し、受光部に対応する領域に可視光導入開口部１２を形成すべくパターン加工を施す。更に、ＣＶＤ法によって遮光膜３４上にパッシベーション膜３５を形成し、カラーフィルタ３６及びマイクロレンズ３７を形成することによって、図１０に示す固体撮像装置を得ることができる。
なお、ウェハレベルの半導体基板本体３２に形成された固体撮像装置は、ウェハを１個１個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで１個の固体撮像装置として構成されることとなる。
［固体撮像装置の製造方法（４）］
以下、上記の様に構成された固体撮像装置の他の製造方法について説明を行う。即ち、本発明を適用した固体撮像装置の製造方法のまた更に他の一例について説明を行う。
本発明を適用した固体撮像装置の製造方法（４）では、図１２Ｂ（ａ）で示す様に、半導体基板本体３２の製造時に、半導体基板本体３２の素子形成層３９と薄膜化用除去層５０との間にゲッタリング層８３を形成する。具体的には、例えば、ホウ素（Ｂ）イオンやリン（Ｐ）イオンを高エネルギーで注入した後に、アークランプアニール装置等により熱処理を施して注入不純物の活性化を行うことによってゲッタリング層８３を形成する。
即ち、上記した本発明を適用した固体撮像装置の製造方法（３）では、ウェーハプロセスにおいてゲッタリング層８３を形成している。これに対して、本発明を適用した固体撮像装置の製造方法（４）では、ウェーハプロセスの前段階である基板製造プロセスにおいてゲッタリング層８３を形成しているのである。
この点について、具体例を挙げて説明を行う。
一般に、固体撮像装置に用いる半導体基板本体３２では、半導体基板本体３２上にエピタキシャル膜（図示せず）を成膜したものが用いられている。換言すると、半導体基板本体３２上にエピタキシャル膜を成膜したものをウェーハプロセスにて各種処理を行っているのである。そして、本発明を適用した固体撮像装置の製造方法（３）では、ウェーハプロセスにおいてゲッタリング層８３を形成するために、半導体基板本体３２上にエピタキシャル膜を形成した後に、ゲッタリング層８３を形成する。これに対して、本発明を適用した固体撮像装置の製造方法（４）では、基板製造プロセスでゲッタリング層８３を形成するために、半導体基板本体３２にゲッタリング層８３を形成し、その後に半導体基板本体３２上にエピタキシャル膜を成膜することとなる。
続いて、図１２Ｂ（ｂ）で示す様に、半導体基板本体３２の素子形成層３９に、ＳＴＩ技術により素子分離絶縁膜４０を形成する。また、イオン注入法によって、ｎ型の電荷蓄積領域４１、ｐ型ウェル４２、ｐ型の正孔蓄積領域４４、フローティングディフュージョン４５及びｐ型領域４６を形成する。
なお、各領域の形成順序に特段の限定はない。
更に、図１２Ｂ（ｂ）で示す様に、素子形成層３９とゲッタリング層８３との間にｐ＋層８４を形成する。具体的には、例えばリン（Ｐ）イオンを高エネルギーで注入することによって、ｐ＋層８４を形成する。
なお、ここでは素子形成層３９に各領域を形成し、その後にｐ＋層８４を形成する場合を例に挙げて説明を行っているが、ｐ＋層８４の形成後に素子形成層３９に各領域を形成しても良い。
次に、半導体基板本体３２の表面に、絶縁膜の形成及び配線の形成を繰り返し行うことによって、配線層３８を形成する。その後、配線層３８に二酸化シリコン層１０を介してシリコンからなる半導体支持基板３１を貼り合わせる（図１２Ｂ（ｃ）参照。）。
続いて、図１２Ｂ（ｄ）で示す様に、薄膜化用除去層５０をウェットエッチング法により除去することによって、ゲッタリング層８３を露出させる。ここで、ホウ素（Ｂ）イオンやリン（Ｐ）イオン等の不純物を高濃度で注入した不純物領域は、エッチングストッパとして機能し得るため、ウェットエッチング時には、ゲッタリング層８３がエッチングストッパとして機能することとなる。
次に、半導体基板本体３２の上に、遮光膜１３を形成し、受光部に対応する領域に可視光導入開口部１２を形成すべくパターン加工を施す。更に、ＣＶＤ法によって遮光膜３４上にパッシベーション膜３５を形成し、カラーフィルタ３６及びマイクロレンズ３７を形成することによって、図１０に示す固体撮像装置を得ることができる。
なお、ウェハレベルの半導体基板本体３２に形成された固体撮像装置は、ウェハを１個1個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで１個の固体撮像装置として構成されることとなる。
ここで、第４の実施の形態では、ゲッタリング層８３をエッチングストッパとして機能させてウェットエッチング法により薄膜化用除去層５０をエッチング除去する場合を例に挙げて説明を行っている。しかし、薄膜化用除去層５０の除去方法としては必ずしもウェットエッチング法である必要は無く、例えば、ＣＭＰ法による機械的研磨によって薄膜化用除去層５０を除去しても良い。なお、この点は本発明を適用した固体撮像装置の製造方法（３）及び本発明を適用した固体撮像装置の製造方法（４）の両者に共通する。
また、第４の実施の形態では、素子形成層３９と薄膜化用除去層５０との間にｐ＋層８４及びゲッタリング層８３を形成し、その後に薄膜化用除去層５０を除去することによってゲッタリング層８３を露出させている。しかし、素子形成層３９の上層（入射光側）にｐ＋層８４及びゲッタリング層８３を形成することができれば充分である。そのため、薄膜化用除去層５０を有しない半導体基板本体３２を用いて、素子形成層３９の上層（入射光側）にｐ＋層８４及びゲッタリング層８３を形成しても良い。但し、薄膜化用除去層５０を有しない半導体基板本体３２は、１０μｍ程度の厚さであるために、製造プロセスにおいて半導体基板本体３２の取り扱いが極めて困難になると考えられる。従って、製造プロセスにおける半導体基板本体３２の取り扱いの便宜を考慮すると、薄膜化用除去層５０を有する半導体基板本体３２を用いて、半導体支持基板３１に貼り合わせた後に薄膜化用除去層５０を除去する方法が好ましいと考えられる。なお、この点は、本発明を適用した固体撮像装置の製造方法（３）及び本発明を適用した固体撮像装置の製造方法（４）の両者に共通する。
本発明を適用した固体撮像装置の他の一例では、ゲッタリング層８３が形成されているので、薄膜化用除去層５０を除去した後に、各種プロセスで重金属によるメタル汚染を防ぐことができる。
また、ｐ＋層８４が形成されているために、ゲッタリング層８３内に有する結晶欠陥より発生する電子が受光部に流れ込むことを抑制することができる。具体的には、ゲッタリング層８３の結晶欠陥より電子が発生したとしても、この電子をｐ＋層８４のホールと結合させることができ、結果として電子が受光部に流れ込むことを抑制することができるのである。これにより、固体撮像装置のノイズが減少し、デバイスのＳ／Ｎ比を向上させることができる。
＜５．第５の実施の形態＞
［半導体装置の構成］
図１３は本発明を適用した半導体装置の他の一例を説明するための模式的な断面図である。ここで示す半導体装置６０は、例えばＲＡＭやＲＯＭ、ＬＳＩ等であり、主として半導体支持基板６１と、半導体基板本体６２によって構成されている。
半導体基板本体６２はｎ型シリコンから構成されている。また、半導体基板本体６２は、論理素子、能動素子、受動素子等のｎ型のデバイス６４が形成されている素子形成層６５を有する。更に、素子形成層６５の上方には不純物領域であるｐ＋層９３が形成され、ｐ＋層９３の上方にはゲッタリング層９６が形成されている。
なお、半導体基板本体６２の厚さは、半導体装置の種類にもよるが、デバイスを形成するのに必要は１０μｍ程度である。また、ｐ＋層９３は第２導電型の不純物領域の一例である。
また、半導体基板本体６２の一方の面（符号Ａで示す面）には、デバイス６４に対して電気的配線を多層に行う配線層６７が形成されている。また、配線層６７には二酸化シリコン層６８を介して半導体支持基板６１が貼り合わせられている。
なお、半導体支持基板６１は、半導体基板本体６２の強度を補強するために設けられており、例えばシリコン基板からなり、その厚さは例えば７２５μｍ程度である。
ここで、必ずしもゲッタリング層９６が半導体基板本体６２の全面に形成される必要はなく、部分的に形成されても良い点は、上記した第４の実施の形態と同様である。但し、後述の様に、ゲッタリング層９６をウェットエッチング時のエッチングストッパとして機能させることを考慮すると、半導体基板本体６２の全面に形成された方が好ましい。
また、素子形成層６５の上方にゲッタリング層９６を形成すると共に、素子形成層６５内にゲッタリング部を形成しても良い点についても、上記した第４の実施の形態と同様である。但し、素子形成層６５内にゲッタリング部を形成することで、ゲッタリング部内に有する結晶欠陥により発生する電子がデバイスに悪影響を及ぼすことが考えられる場合には、ゲッタリング部はデバイスから所定距離を確保して形成する必要がある。
なお、第５の実施の形態では、デバイス６４がｎ型であるために、ｐ＋型の不純物領域であるｐ＋層９３を形成している。しかし、デバイス６４がｐ型である場合には、ｎ＋型の不純物領域であるｎ＋層を形成することとなる。
［半導体装置の製造方法（３）］
以下、上記の様に構成された半導体装置の製造方法について説明を行う。即ち、本発明を適用した半導体装置の製造方法の更に他の一例について説明を行う。
本発明を適用した半導体装置の製造方法（３）では、図１４Ａ（ａ）で示す様に、素子形成層６５と薄膜化用除去層７０を有する半導体基板本体６２に、デバイス６４を形成する。
続いて、図１４Ａ（ｂ）で示す様に、素子形成層６５の薄膜化用除去層７０側にｐ＋層９３を形成する。具体的には、例えばリン（Ｐ）イオンを高エネルギーで注入することによって、ｐ＋層９３を形成する。また、図１４Ａ（ｂ）で示す様に、ｐ＋層９３の薄膜化用除去層７０側にゲッタリング層９６を形成する。具体的には、例えば、ホウ素（Ｂ）イオンやリン（Ｐ）イオンを高エネルギーで注入した後に、アークランプアニール装置等により熱処理を施して注入不純物の活性化を行うことによってゲッタリング層９６を形成する。
なお、ここでは素子形成層６５にデバイス６４を形成し、その後にｐ＋層９３及びゲッタリング層９６を形成する場合を例に挙げて説明を行っているが、ｐ＋層９３及びゲッタリング層９６の形成後に素子形成層６５にデバイス６４を形成しても良い。
また、ここではｐ＋層９３を形成した後にゲッタリング層９６を形成する場合を例に挙げて説明を行っているが、ゲッタリング層９６を形成した後にｐ＋層９３を形成しても良い。
また、ここではホウ素（Ｂ）イオンやリン（Ｐ）イオンを高エネルギーで注入した後に、アークランプアニール装置等により熱処理を施すことでゲッタリング層９６を形成しているが、ゲッタリング層９６の形成方法は、こうした方法に限定されるものではない。例えば、炭素イオンやＳｉイオン等のＩＶ族のイオンを注入し、１０００℃〜１１５０℃程度で熱拡散を行うことによって、ゲッタリング層９６を形成しても良い。
次に、半導体基板本体６２の一方の面に、絶縁膜の形成及び配線の形成を繰り返し行うことによって、配線層６７を形成する。その後、配線層６７に二酸化シリコン層６８を介してシリコンからなる半導体支持基板６１を貼り合わせる（図１４Ａ（ｃ）参照。）。
続いて、図１４Ａ（ｄ）で示す様に、薄膜化用除去層７０をウェットエッチング法により除去し、ゲッタリング層９６を露出させることによって、図１３で示す半導体装置を得ることができる。ここで、ウェットエッチング時には、ゲッタリング層９６はエッチングストッパとして機能することとなる。
なお、ウェハレベルの半導体基板本体６２に形成された半導体装置は、ウェハを１個１個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで1個の半導体装置として構成されることとなる。
［半導体装置の製造方法（４）］
以下、上記の様に構成された半導体装置の他の製造方法について説明を行う。即ち、本発明を適用した半導体装置の製造方法のまた更に他の一例について説明を行う。
本発明を適用した半導体装置の製造方法（４）では、図１４Ｂ（ａ）で示す様に、半導体基板本体６２の製造時に、半導体基板本体６２の素子形成層６５と薄膜化用除去層７０との間にゲッタリング層９６を形成する。具体的には、例えばホウ素（Ｂ）イオンやリン（Ｐ）イオンを高エネルギーで注入した後に、アークランプアニール装置等により熱処理を施して注入不純物の活性化を行うことによってゲッタリング層９６を形成する。
即ち、上記した本発明を適用した半導体装置の製造方法（３）では、ウェーハプロセスにおいてゲッタリング層９６を形成している。これに対して、本発明を適用した半導体装置の製造方法（４）では、ウェーハプロセスの前段階である基板製造プロセスにおいてゲッタリング層９６を形成しているのである。
この点について、具体例を挙げて説明を行う。
一般に、半導体装置に用いる半導体基板本体６２では、半導体基板本体６２上にエピタキシャル膜（図示せず）を成膜したものが用いられている。換言すると、半導体基板本体６２上にエピタキシャル膜を成膜したものをウェーハプロセスにて各種処理を行っているのである。そして、本発明を適用した半導体装置の製造方法（３）では、ウェーハプロセスにおいてゲッタリング層９６を形成するために、半導体基板本体６２上にエピタキシャル膜を形成した後に、ゲッタリング層９６を形成する。これに対して、本発明を適用した半導体装置の製造方法（４）では、基板製造プロセスでゲッタリング層９６を形成するために、半導体基板本体６２にゲッタリング層９６を形成し、その後に半導体基板本体６２上にエピタキシャル膜を成膜することとなる。
続いて、図１４Ｂ（ｂ）で示す様に、半導体基板本体６２の素子形成層６５にデバイス６４を形成する。
次に、半導体基板本体６２の一方の面に、絶縁膜の形成及び配線の形成を繰り返し行うことによって、配線層６７を形成する。その後、配線層６７に二酸化シリコン層６８を介してシリコンからなる半導体支持基板６１を貼り合わせる（図１４Ｂ（ｃ）参照。）。
続いて、図１４Ｂ（ｄ）で示す様に、薄膜化用除去層７０をウェットエッチング法により除去し、ゲッタリング層９６を露出させることで、図１３で示す半導体装置を得ることができる。
なお、ウェハレベルの半導体基板本体６２に形成された半導体装置は、ウェハを１個１個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで１個の半導体装置として構成されることとなる。
ここで、薄膜化用除去層７０の除去方法としては必ずしもウェットエッチング法である必要は無い。例えば、ＣＭＰ法による機械的研磨によって薄膜化用除去層７０を除去しても良い点は、本発明を適用した半導体装置の製造方法（３）及び本発明を適用した半導体装置の製造方法（４）の両者に共通して、上記した第４の実施の形態と同様である。
本発明を適用した半導体装置の一例では、ゲッタリング層９６が形成されているので、薄膜化用除去層７０を除去した後に、各種プロセスで重金属によるメタル汚染を防ぐことができる。
また、ｐ＋層９３が形成されているために、ゲッタリング層９６内に有する結晶欠陥より発生する電子がデバイスに流れ込むことを抑制することができる。具体的には、ゲッタリング層９６の結晶欠陥より電子が発生したとしても、この電子をｐ＋層９３のホールと結合させることができ、結果として電子がデバイスに流れ込むことを抑制することができるのである。これにより、半導体装置のノイズが減少する。
本発明を適用した固体撮像装置の一例である裏面照射型の固体撮像装置を説明するための概略構成図である。 画素部の単位画素の回路構成の一例を説明するための模式図である。 本発明を適用した固体撮像装置の一例である裏面照射型の固体撮像装置を説明するための模式的な断面図である。 半導体基板本体の画素部の要部断面図（１）である。 本発明を適用した固体撮像装置の製造方法の一例を説明するための模式図である。 本発明を適用した固体撮像装置の製造方法の他の一例を説明するための模式図である。 第１の実施の形態の変形例を説明するための模式図である。 本発明を適用した半導体装置の一例を説明するための模式的な断面図である。 本発明を適用した半導体装置の製造方法の一例を説明するための模式図である。 本発明を適用した半導体装置の製造方法の他の一例を説明するための模式図である。 本発明を適用した撮像装置の一例であるカメラを説明するための模式図である。 本発明を適用した固体撮像装置の他の一例である裏面照射型の固体撮像装置を説明するための模式的な断面図である。 半導体基板本体の画素部の要部断面図（２）である。 本発明を適用した固体撮像装置の製造方法の更に他の一例を説明するための模式図である。 本発明を適用した固体撮像装置の製造方法のまた更に他の一例を説明するための模式図である。 本発明を適用した半導体装置の他の一例を説明するための模式的な断面図である。 本発明を適用した半導体装置の製造方法の更に他の一例を説明するための模式図である。 本発明を適用した半導体装置の製造方法のまた更に他の一例を説明するための模式図である。 ＳＯＩ構造の半導体基板を利用して裏面照射型の固体撮像装置を構成する場合の従来例を説明するための模式図（１）である。 ＳＯＩ構造の半導体基板を利用して裏面照射型の固体撮像装置を構成する場合の従来例を説明するための模式図（２）である。
１ 固体撮像装置
２ 画素部
３ 垂直選択回路
４ サンプルホールド相関二重サンプリング回路
５ 水平選択回路
６ タイミングジェネレータ
７ ＡＧＣ回路
８ Ａ／Ｄ変換回路
９ デジタルアンプ
１０ 二酸化シリコン層
１２ 可視光導入開口部
１３ 遮光膜
１４ ゲッタリング部
１５ 受光部
２１ フォトダイオード
２２ 転送トランジスタ
２３ 増幅トランジスタ
２４ アドレストランジスタ
２５ リセットトランジスタ
２６ 駆動配線
２７ 垂直信号線
２８ 駆動配線
２９ 駆動配線
３１ 半導体支持基板
３２ 半導体基板本体
３３ ゲッタリング層
３４ 酸化ハフニウム膜
３５ パッシベーション膜
３６ カラーフィルタ
３７ マイクロレンズ
３８ 配線層
３９ 素子形成層
４０ 素子分離絶縁膜
４１ 電荷蓄積領域
４２ ｐ型ウェル
４４ 正孔蓄積領域
４５ フローティングディフュージョン
４６ ｐ型領域
５０ 薄膜化用除去層
６０ 半導体装置
６１ 半導体支持基板
６２ 半導体基板本体
６３ 酸化ハフニウム膜
６４ デバイス
６５ 素子形成層
６６ ゲッタリング層
６７ 配線層
６８ 二酸化シリコン層
７０ 薄膜化用除去層
７１ レンズ
７２ メカニカルシャッタ
７３ 固体撮像装置
７４ 駆動回路
７５ 信号処理回路
７６ システムコントローラ
７７ カメラ
８３、９３ ｐ＋層
８４、９６ ゲッタリング層

Claims (33)

  1. 素子形成層と、該素子形成層の上層に設けられたゲッタリング層とを有する半導体基板本体と、
    前記素子形成層に形成された第１導電型領域を含む光電変換素子と、
    前記ゲッタリング層の上層に設けられると共に、同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜とを備える
    固体撮像装置。
  2. 前記誘電膜は負の固定電荷を有する
    請求項１に記載の固体撮像装置。
  3. 前記誘電膜は、少なくとも一部が結晶化した絶縁膜である
    請求項２に記載の固体撮像装置。
  4. 前記誘電膜は、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、ランタノイドから選ばれた元素の酸化物絶縁膜であり、同膜中の少なくとも一部が結晶化している
    請求項３に記載の固体撮像装置。
  5. 前記誘電膜は反射防止膜として機能する
    請求項１に記載の固体撮像装置。
  6. 前記光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子を備えると共に、
    前記素子形成層の前記ゲッタリング層とは反対側の面に積層して設けられ、前記能動素子の配線を行う配線層を備える
    請求項１に記載の固体撮像装置。
  7. 前記配線層の前記素子形成層とは反対側の面に設けられた基板支持層を備える
    請求項６に記載の固体撮像装置。
  8. 前記誘電膜の上層に設けられると共に、前記光電変換素子への入射光を集光するマイクロレンズを備える
    請求項１、請求項２、請求項３、請求項４、請求項５、請求項６または請求項７に記載の固体撮像装置。
  9. 第１導電型領域を含む光電変換素子が形成された素子形成層と、
    該素子形成層の上層に設けられた第２導電型の不純物領域と、
    該不純物領域の上層に設けられたゲッタリング層とを備える
    固体撮像装置。
  10. 前記ゲッタリング層は、第１導電型若しくは第２導電型の不純物領域である
    請求項９に記載の固体撮像装置。
  11. 半導体基板本体が有する素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、
    半導体基板本体が有する素子形成層の上層にゲッタリング層を形成する工程と、
    前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える
    固体撮像装置の製造方法。
  12. 素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、
    前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える
    固体撮像装置の製造方法。
  13. 半導体基板本体が有する素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、
    半導体基板本体が有する素子形成層と薄膜化用除去層との間にゲッタリング層を形成する工程と、
    前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程と、
    前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える
    固体撮像装置の製造方法。
  14. 素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、
    前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程と、
    前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える
    固体撮像装置の製造方法。
  15. 半導体基板本体が有する素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、
    半導体基板本体が有する素子形成層の上層に第２導電型の不純物領域を形成し、該不純物領域の上層にゲッタリング層を形成する工程、若しくは、半導体基板本体が有する素子形成層の上層にゲッタリング層を形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程とを備える
    固体撮像装置の製造方法。
  16. 素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含む光電変換素子を形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程、若しくは、素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成し、前記素子形成層に第１導電型領域を含む光電変換素子を形成する工程を備える
    固体撮像装置の製造方法。
  17. 半導体基板本体が有する素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、
    半導体基板本体が有する素子形成層と薄膜化用除去層との間に第２導電型の不純物領域を形成し、該不純物領域と前記薄膜化用除去層との間にゲッタリング層を形成する工程、若しくは、半導体基板本体が有する素子形成層と薄膜化用除去層との間にゲッタリング層を形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程と、
    前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程とを備える
    固体撮像装置の製造方法。
  18. 素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含む光電変換素子を形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程、若しくは、素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成し、前記素子形成層に第１導電型領域を含む光電変換素子を形成する工程と、
    前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程とを備える
    固体撮像装置の製造方法。
  19. 前記ゲッタリング層は半導体基板本体に不純物を注入し、その後、熱処理を行うことで形成する
    請求項１１、請求項１２、請求項１３、請求項１４、請求項１５、請求項１６、請求項１７または請求項１８に記載の固体撮像装置の製造方法。
  20. 素子形成層と、該素子形成層の上層に設けられたゲッタリング層とを有する半導体基板本体と、前記素子形成層に形成された第１導電型領域を含む光電変換素子と、前記ゲッタリング層の上層に設けられると共に、同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜とを備える固体撮像装置と、
    該固体撮像装置に被写体からの入射光を導く光学系と、
    前記固体撮像装置からの出力信号を処理する信号処理回路とを備える
    撮像装置。
  21. 第１導電型領域を含む光電変換素子が形成された素子形成層と、該素子形成層の上層に設けられた第２導電型の不純物領域と、該不純物領域の上層に設けられたゲッタリング層とを有する固体撮像装置と、
    該固体撮像装置に被写体からの入射光を導く光学系と、
    前記固体撮像装置からの出力信号を処理する信号処理回路とを備える
    撮像装置。
  22. 素子形成層と、該素子形成層の上層に設けられたゲッタリング層とを有する半導体基板本体と、
    前記素子形成層に形成された第１導電型領域を含むデバイスと、
    前記ゲッタリング層の上層に設けられると共に、同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜とを備える
    半導体装置。
  23. 第１導電型領域を含むデバイスが形成された素子形成層と、
    該素子形成層の上層に設けられた第２導電型の不純物領域と、
    該不純物領域の上層に設けられたゲッタリング層とを備える
    半導体装置。
  24. 半導体基板本体が有する素子形成層に第１導電型領域を含むデバイスを形成する工程と、
    半導体基板本体が有する素子形成層の上層にゲッタリング層を形成する工程と、
    前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える
    半導体装置の製造方法。
  25. 素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含むデバイスを形成する工程と、
    前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える
    半導体装置の製造方法。
  26. 半導体基板本体が有する素子形成層に第１導電型領域を含むデバイスを形成する工程と、
    半導体基板本体が有する素子形成層と薄膜化用除去層との間にゲッタリング層を形成する工程と、
    前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程と、
    前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える
    半導体装置の製造方法。
  27. 素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含むデバイスを形成する工程と、
    前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程と、
    前記ゲッタリング層の上層に同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜を形成する工程とを備える
    半導体装置の製造方法。
  28. 半導体基板本体が有する素子形成層に第１導電型領域を含むデバイスを形成する工程と、
    半導体基板本体が有する素子形成層の上層に第２導電型の不純物領域を形成し、該不純物領域の上層にゲッタリング層を形成する工程、若しくは、半導体基板本体が有する素子形成層の上層にゲッタリング層を形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程とを備える
    半導体装置の製造方法。
  29. 素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含むデバイスを形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程、若しくは、素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成し、前記素子形成層に第１導電型領域を含むデバイスを形成する工程を備える
    半導体装置の製造方法。
  30. 半導体基板本体が有する素子形成層に第１導電型領域を含むデバイスを形成する工程と、
    半導体基板本体が有する素子形成層と薄膜化用除去層との間に第２導電型の不純物領域を形成し、該不純物領域と前記薄膜化用除去層との間にゲッタリング層を形成する工程、若しくは、半導体基板本体が有する素子形成層と薄膜化用除去層との間にゲッタリング層を形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程と、
    前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程とを備える
    固体撮像装置の製造方法。
  31. 素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層に第１導電型領域を含むデバイスを形成し、前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成する工程、若しくは、素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層と前記ゲッタリング層との間に第２導電型の不純物領域を形成し、前記素子形成層に第１導電型領域を含むデバイスを形成する工程と、
    前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程とを備える
    半導体装置の製造方法。
  32. 第１導電型領域を含むデバイスが形成される素子形成層と、該素子形成層の上層に設けられたゲッタリング層とを有する半導体基板本体と、
    前記ゲッタリング層の上層に設けられると共に、同ゲッタリング層の表面に第２導電型領域を誘電する誘電膜とを備える
    半導体基板。
  33. 第１導電型領域を含むデバイスが形成される素子形成層と、
    該素子形成層の上層に設けられた第２導電型の不純物領域と、
    該不純物領域の上層に設けられたゲッタリング層とを備える
    半導体基板。
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