JP2018037672A - 固体撮像装置およびカメラ - Google Patents

Abstract

【課題】電荷蓄積領域あるいは画素の高密度化に有利な製造方法を提供する。【解決手段】固体撮像装置の製造方法は、第１面および第２面を有する半導体層の中に前記第１面を通してイオンを注入することによって前記半導体層の中に第１導電型の第１分離領域を形成する工程と、前記半導体層の中に前記第１面を通してイオンを注入することによって前記半導体層の中に第２導電型の複数の電荷蓄積領域を形成する工程と、前記半導体層の中に前記第２面を通してイオンを注入することによって前記半導体層の中に第１導電型の第２分離領域を形成する工程と、を含み、前記第１分離領域および前記第２分離領域は、前記複数の電荷蓄積領域における電荷蓄積領域と電荷蓄積領域との間に配置される。【選択図】図１

Description

本発明は、固体撮像装置およびその製造方法に関する。

特許文献１は、固体撮像素子に関するものであり、同文献には、光電変換領域間での信号電荷の分離を確実に実現するための製造方法が記載されている。該製造方法では、半導体基板内に不純物を導入することにより第１の画素分離領域を形成し、半導体基板表面に第１のエピタキシャル成長層を形成し、第１のエピタキシャル成長層を貫通し第１の画素分離領域に当接するように第２の画素分離領域を形成する。

特許文献２は、固体撮像素子に関するものであり、同文献には、単位画素を微細化しても混色することなく、また、アキュミュレーション層での暗電流の発生を抑える固体撮像素子の製造方法が記載されている。該製造方法では、ｎ型半導体の上にシリコン酸化膜を介して配置されたｎ型半導体層にフォトダイオードを形成し、該フォトダイオードを囲むようにｐ型の画素分離領域を形成し、また、表面側ｐ＋アキュミュレーション層を形成する。該製造方法では、その後、ｎ型半導体層に対してその裏面側からイオンを注入することによって裏面側ｐ＋アキュミュレーション層を形成する。

特開２００９−１１１１１８号公報 特開２００６−９３５８７号公報

半導体層に形成される電荷蓄積領域を相互に分離するための分離領域を該半導体層の２つの面のうち１つの面（以下、イオン注入面）を通したイオン注入のみで形成する場合、イオン注入面から遠ざかるほど分離領域の幅が広くなりうる。これは、イオン注入面から遠い領域（即ち深い領域）にイオンを注入するためには、高い注入エネルギーが必要となり、これにより、イオンが注入される領域が広がるためである。イオン注入面から遠ざかるほど分離領域の幅が広くなる現象は、電荷蓄積領域あるいは画素の高密度化を妨げる。

本発明は、上記の課題認識を契機としてなされたものであり、電荷蓄積領域あるいは画素の高密度化に有利な製造方法および該製造方法による製造に有利な構造を有する固体撮像装置を提供することを目的とする。

本発明の第１の側面は、固体撮像装置の製造方法に係り、該製造方法は、第１面および第２面を有する半導体層の中に前記第１面を通してイオンを注入することによって前記半導体層の中に第１導電型の第１分離領域を形成する工程と、前記半導体層の中に前記第１面を通してイオンを注入することによって前記半導体層の中に第２導電型の複数の電荷蓄積領域を形成する工程と、前記半導体層の中に前記第２面を通してイオンを注入することによって前記半導体層の中に第１導電型の第２分離領域を形成する工程と、を含み、前記第１分離領域および前記第２分離領域は、前記複数の電荷蓄積領域における電荷蓄積領域と電荷蓄積領域との間に配置される。

本発明によれば、電荷蓄積領域あるいは画素の高密度化に有利な製造方法および該製造方法による製造に有利な構造を有する固体撮像装置が提供される。

第１、第２実施形態の固体撮像装置の構成を模式的に示す断面図。 第１、第２実施形態の固体撮像装置の構成を模式的に示す平面図。 第１実施形態の固体撮像装置の製造方法を説明するための図。 第１実施形態の固体撮像装置の製造方法を説明するための図。 第１実施形態の固体撮像装置の製造方法を説明するための図。 第１実施形態の固体撮像装置の製造方法を説明するための図。 第２実施形態の固体撮像装置の製造方法を説明するための図。 第２実施形態の固体撮像装置の製造方法を説明するための図。 第２実施形態の固体撮像装置の製造方法を説明するための図。 第３実施形態の固体撮像装置およびその製造方法を説明するための図。 第４実施形態およびその製造方法を説明するための図。 第５実施形態およびその製造方法を説明するための図。

以下、添付図面を参照しながら本発明の実施形態を説明する。

図１は、本発明の第１実施形態の固体撮像装置１００の構成を模式的に示す断面図である。図２は、本発明の第１実施形態の固体撮像装置１００の構成を模式的に示す平面図である。図１は、図２のＸ−Ｘ’線に沿った断面図である。

固体撮像装置１００は、第１面Ｆ１および第２面Ｆ２を有する半導体層１０１と、半導体層１０１の中に配置された複数の電荷蓄積領域１０３と、半導体層１０１の中に配置された分離部１２０、１３０とを備える。分離部１２０、１３０は、複数の電荷蓄積領域１０３を相互に分離するように半導体層１０１の中に配置されている。分離部１２０、１３０は、イオン注入によって形成された不純物半導体領域であり、ポテンシャルバリアを形成する。

固体撮像装置１００は、複数のマイクロレンズ１７１を備えている。ここで、２つの電荷蓄積領域１０３からなる電荷蓄積領域ペアに対して１つのマイクロレンズ１７１が割り当てられるように、複数のマイクロレンズ１７１が配列されている。固体撮像装置１００は、電荷蓄積領域ペアを構成する２つの電荷蓄積領域１０３にそれぞれ蓄積された電荷に応じた信号を個別に読み出すことができるように構成されている。このような構成は、位相差検出法による焦点検出に利用されうる。固体撮像装置１００はまた、電荷蓄積領域ペアを構成する２つの電荷蓄積領域１０３にそれぞれ蓄積された電荷の総和に応じた信号を個別に読み出すことができるように構成されうる。電荷蓄積領域ペアを構成する２つの電荷蓄積領域１０３にそれぞれ蓄積された電荷の総和に応じた信号は、１つの画素の信号に相当する。

分離部１２０は、電荷蓄積領域ペアと他の電荷蓄積領域ペアとの間に配置されていて、ポテンシャルバリアを形成するペア間分離部である。分離部１３０は、電荷蓄積領域ペアを構成する２つの電荷蓄積領域１０３の間に配置されていて、ポテンシャルバリアを形成するペア内分離部である。ペア内分離部１３０によって形成されるポテンシャルバリアは、ペア間分離部１２０によって形成されるポテンシャルバリアより小さい。このような構成は、１つの電荷蓄積領域ペア（画素）を構成する２つの電荷蓄積領域１０３の一方から溢れた電荷が他方に移動することを許容する一方で、電荷蓄積領域ペアから他の電荷蓄積領域ペアへの電荷の移動を妨げるために有利である。これは、ダイナミックレンジを拡大しつつ混色を低減することに寄与する。

ペア内分離部１３０によって形成されるポテンシャルバリアをペア間分離部１２０によって形成されるポテンシャルバリアより小さくする方法としては、例えば、次の第１〜第３の方法を挙げることができる。第１〜第３の方法は、それらの２つ以上を組み合わせて用いられてもよい。

第１の方法では、ペア内分離部１３０を第１段数の不純物半導体領域で構成し、ペア間分離部１２０は、第２段数の不純物半導体領域で構成し、第１段数を第２段数より少なくする。

第２の方法では、ペア内分離部１３０の不純物濃度をペア間分離部１２０の不純物濃度よりも低くする。

第３の方法では、第１面Ｆ１に沿った方向におけるペア内分離部１３０の幅を第１面Ｆ１に沿った方向におけるペア間分離部１２０の幅よりも小さくする。

ペア間分離部１２０は、第１分離領域１２１および第２分離領域１２２を有しうる。第１分離領域１２１は、第１面Ｆ１を通して半導体層１０１にイオンを注入することによって形成されうる。第２分離領域１２２は、第２面Ｆ２を通して半導体層１０１にイオンを注入することによって形成されうる。

ペア内分離部１３０は、第１分離領域１３１および第２分離領域１３２を有しうる。第１分離領域１３１は、第１面Ｆ１を通して半導体層１０１にイオンを注入することによって形成されうる。第２分離領域１３２は、第２面Ｆ２を通して半導体層１０１にイオンを注入することによって形成されうる。第１分離領域１３１と第２分離領域１３２とは、例えば、互いに接触していない。ペア内分離部１３０を、第２段数より少ない第１段数の不純物半導体領域で構成することにより、第１分離領域１３１と第２分離領域１３２とが互いに接触しないようにしてもよい。

固体撮像装置１００は、第１面Ｆ１と電荷蓄積領域１０３との間に配置された表面ピニング層１０５を備えうる。固体撮像装置１００はまた、第２面Ｆ２に隣接するように配置された裏面ピニング層１０７を備えうる。ここで、分離部１２０、１３０、表面ピニング層１０５および裏面ピニング層１０７は、第１導電型の不純物半導体領域で構成される。半導体層１０１および電荷蓄積領域１０３は、第１導電型とは異なる第２導電型の不純物半導体領域で構成されうる。第１導電型がｐ型であれば第２導電型はｎ型であり、第１導電型がｎ型であれば第２導電型はｐ型である。

固体撮像装置１００は、半導体層１０１の中にフローティングディフュージョン１０６を備えうる。フローティングディフュージョン１０６は、第２導電型の不純物半導体領域で構成されうる。電荷蓄積領域１０３に蓄積された電荷は、転送ゲート１４１によって半導体層１０１に形成されるチャネルを通して、フローティングディフュージョン１０６に転送されうる。固体撮像装置１００は、その他、フローティングディフュージョン１０６の電位をリセットするリセットトランジスタ、フローティングディフュージョン１０６に転送された電荷に応じた信号を垂直信号線に出力する増幅トランジスタを備えうる。

固体撮像装置１００は、第１面Ｆ１の側に多層配線構造１４０を備えうる。多層配線構造１４０は、転送ゲート１４１などのゲート電極、配線パターン１４３、絶縁膜１４５、コンタクトプラグ（不図示）およびビアプラグ（不図示）などを含みうる。固体撮像装置１００はまた、第２面Ｆ２の側に、例えば、反射防止膜１６１、遮光膜１６３、絶縁膜１６５およびカラーフィルタ層１６７を備えうる。多層配線構造１４０が半導体層１０１の一方の側（第１面の側）に配置され、マイクロレンズ１７１が半導体層１０１の他方の側（第２面の側）に配置された固体撮像装置は、裏面照射型と呼ばれうる。ただし、本発明は、裏面照射型には限定されない。

固体撮像装置１００は、多層配線構造１４０の側に支持基板１５１を備えうる。支持基板１５１は、多層配線構造１４０および半導体層１０１などを支持する。

以下、図３−図６、図１を参照しながら第１実施形態の固体撮像装置１００の製造方法を説明する。まず、図３（ａ）に示す工程において、シリコン基板などの半導体基板１０１’を準備し、半導体基板１０１’にウエル、及びＳＴＩ（Shallow Trench Isolation）などの素子分離を形成し、更に、第１分離領域１２１、１３１を形成する。ここで、半導体基板１０１’は、後に半導体層１０１となる。第１分離領域１２１、１３１は、半導体基板１０１’の第１面Ｆ１を通して半導体基板１０１’に少なくとも１回（典型的には複数回）のイオン注入工程を実施することによって形成されうる。第１分離領域１２１、１３１は、前述のとおり、第１導電型の不純物領域で構成されうる。第１導電型がｐ型である場合、一例を挙げると、ボロンを１．５ＭｅＶ、１ＭｅＶ、６００ｋｅＶ、３００ｋｅＶ、１００ｋｅＶ、５０ｋｅＶで半導体基板１０１’に注入することによって第１分離領域１２１、１３１を形成することができる。いくつかの実施例では、複数回のイオン注入工程のうち一部のイオン注入において、ペア間分離部１２０とペア内分離部１３０のうち、ペア間分離部１２０にのみイオンが注入されうる。

図３（ｂ）に示す工程では、半導体基板１０１’に電荷蓄積領域１０３、表面ピニング層１０５、フローティングディフュージョン１０６、転送ゲート１４１などのゲート電極、トランジスタの拡散領域を形成する。なお、転送ゲート１４１などのゲート電極は、ゲート絶縁膜を介して第１面Ｆ１の上に形成される。前述のとおり、電荷蓄積領域１０３およびフローティングディフュージョン１０６は、第２導電型の不純物領域であり、表面ピニング層１０５は、第１導電型の不純物領域である。第１導電型がｐ型である場合、一例を挙げると、ボロンを１０ｋｅＶで半導体基板１０１’に注入することによって表面ピニング層１０５を形成することができる。

第１分離領域１２１、１３１などの不純物半導体領域を形成するためのイオン注入工程の実施の後に、イオン注入によって生じた結晶欠陥を修復するための第１アニール工程が実施されうる。第１アニール工程は、例えば、電気炉を用いたＦＡ法（Furnace Annealing）、又は、ＲＴＰ法（Rapid Thermal Annealing）によってなされうる。

図４（ａ）に示す工程では、半導体基板１０１の第１面Ｆ１の上に多層配線構造１４０を形成する。

図４（ｂ）に示す工程は、任意的な工程であり、この工程では、多層配線構造１４０に対して支持基板１５１を結合する。多層配線構造１４０の表面は、典型的には、平坦化された絶縁膜が露出している。支持基板１５１は、例えば、シリコン基板またはガラス基板などの基板で構成され、典型的には、平坦化された表面を有する。多層配線構造１４０への支持基板１５１の結合は、例えば、真空中または不活性ガス雰囲気中で実施されうる。この結合工程の前に、多層配線構造１４０の表面および支持基板１５１の表面に対してプラズマ照射を実施することにより結合強度を高めることができる。あるいは、この結合工程の前に、多層配線構造１４０の表面および支持基板１５１の表面を薬液によって処理することによって活性化させてもよい。

以上の結合工程は、多層配線構造１４０の表面と支持基板１５１の表面とを直接結合させるものであるが、この結合は、接着剤を用いてなされてもよい。接着剤としては、例えば、ベンゾシクロブテンを挙げることができ、ベンゾシクロブテンを使用する場合、２５０℃程度で結合を行うことができる。

図５（ａ）に示す工程では、半導体基板１０１’の第２面Ｆ２’側を処理することによって半導体基板１０１’を薄化して、処理された第２面Ｆ２を有する半導体層１０１を形成する。薄化は、例えば、研削、研磨、ＣＭＰ(Chemical Mechanical Polishing)またはエッチングによって実施されうる。半導体層１０１がシリコン層である場合、半導体層１０１の厚さは、例えば、２〜１０μｍの範囲内であることが好ましい。この場合、可視光およびその近傍を含む波長帯域である４００〜７００ｎｍの波長帯域の光は、その８０パーセント以上が半導体層１０１で吸収される。

図５（ｂ）に示す工程では、第２分離領域１２２、１３２を形成する。第２分離領域１２２、１３２は、半導体基板１０１の第２面Ｆ２を通して半導体層１０１に少なくとも１回（典型的には複数回）のイオン注入工程を実施することによって形成されうる。第２分離領域１２２、１３２は、前述のとおり、第１導電型の不純物領域で構成されうる。第１導電型がｐ型である場合、一例を挙げると、ボロンを６００ｋｅＶ、３００ｋｅＶ、１００ｋｅＶ、５０ｋｅＶで半導体層１０１に注入することによって第２分離領域１２２、１３２を形成することができる。これにより、第１分離領域１２１および第２分離領域１２２からなるペア間分離部１２０、および、第１分離領域１３１および第２分離領域１３２からなるペア内分離部１３０を形成することができる。いくつかの実施例では、複数回のイオン注入工程のうち一部のイオン注入において、ペア間分離部１２０とペア内分離部１３０のうち、ペア間分離部１２０にのみイオンが注入されうる。

ここで、第２分離領域１２２を形成するためのイオン注入の回数は、第１分離領域１２１を形成するためのイオン注入の回数よりも少ないことが好ましい。あるいは、第２分離領域１２２の深さ方向の寸法は、第１分離領域１２１の深さ方向の寸法よりも小さいことが好ましい。また、第２分離領域１３２を形成するためのイオン注入の回数は、第１分離領域１３１を形成するためのイオン注入の回数よりも少ないことが好ましい。あるいは、第２分離領域１３２の深さ方向の寸法は、第１分離領域１３１の深さ方向の寸法よりも小さいことが好ましい。これは、第２分離領域１２２、１３２および以下の裏面ピニング層１０７を形成するためのイオン注入によって形成された結晶欠陥を回復するための第２アニール工程における加熱は、第２面Ｆ２の近傍に対して選択的に実施されることが好ましいからである。

図６（ａ）に示す工程では、第２面Ｆ２の近傍にイオンを注入することによって裏面ピニング層１０７を形成する。第１導電型がｐ型である場合、一例を挙げると、ボロンを１０ｋｅＶで第２面Ｆ２を通して半導体層１０１に注入することによって裏面ピニング層１０７を形成することができる。その後、第２分離領域１２２、１３２および裏面ピニング層１０７を形成するためのイオン注入によって形成された結晶欠陥を回復するための第２アニール工程を実施する。第２アニール工程には、第１アニール工程とは異なる方法が用いられうる。ここで、第１面Ｆ１側には、多層配線構造１４０が既に形成されているので、配線パターン１４３が融点に達しないように、第２アニール工程における加熱は、第２面Ｆ２の近傍に対して選択的に実施される。

第２アニール工程は、例えば、第２面Ｆ２に光を照射する方法で実施されうる。より具体的には、第２アニール工程は、例えば、レーザーアニール法またはフラッシュランプアニール法によって実施されうる。レーザーアニール法を適用した一例では、３０８ｎｍ（ＸｅＣｌ）エキシマレーザを用いて、レーザー光を、１００ｎｓｅｃ程度の時間、第２面Ｆ２に照射する。

第２アニール工程は、後述の反射防止膜１６１の形成後であって遮光膜１６３の形成前に実施されてもよい。また、この場合、裏面ピニング層１０７を形成するためのイオン注入も、反射防止膜１６１の形成後（かつ、第２アニール工程の前）に実施してもよい。反射防止膜１６１の形成後に裏面ピニング層１０７を形成するためのイオン注入を実施する場合、反射防止膜１６１は、イオン注入の際のチャネリングを防止するバッファ層として機能しうる。

図６（ｂ）に示す工程では、半導体層１０１の第２面Ｆ２の上に反射防止膜１６１を形成する。反射防止膜１６１は、例えば、シリコン酸化膜とシリコン窒化膜とで構成されうる。例えば、反射防止膜１６１は、５ｎｍ厚のシリコン酸化膜と５０ｎｍ厚のシリコン窒化膜との積層、又は、５ｎｍ厚のシリコン酸化膜と、５０ｎｍ厚のシリコン窒化膜と、５０ｎｍ厚のシリコン酸化膜との積層で構成されうる。なお、反射防止膜１６１は、これらの例に限定されず、反射防止機能を有するあらゆる構造が採用されうる。

図６（ｂ）に示す工程ではまた、反射防止膜１６１の上に遮光膜１６３を形成する。遮光膜１６３は、例えば、アルミニウムまたはタングステンで形成されうる。なお、遮光膜１６３は、任意的な構成要素である。

次いで、図１を参照しながら説明する。図１に示す工程では、遮光膜１６３および反射防止膜１６１の上に絶縁膜（平坦化膜）１６５を形成し、絶縁膜１６５の上にカラーフィルタ層１６７を形成し、カラーフィルタ層１６７の上にマイクロレンズ１７１を形成する。

以下、図７−９を参照しながら本発明の第２実施形態の製造方法を説明する。第２実施形態は、薄化された半導体層１０１を得る方法が第１実施形態と異なる。第２実施形態として言及しない事項は、矛盾しない限り、第１実施形態に従いうる。

まず、図７（ａ）に示す工程において、ＳＯＩ（Silicon On Insulator）基板を準備する。ＳＯＩ基板は、ハンドル基板２０３の上に埋め込み絶縁層２０１を有し、埋め込み絶縁層２０１の上に半導体層１０１を有する。また、図７（ａ）に示す工程では、半導体層１０１の第１面Ｆ１を通して半導体層１０１にイオンを注入することにより半導体層１０１中に裏面ピニング層１０７を形成する。裏面ピニング層１０７は、例えば、埋め込み絶縁層２０１に接するように形成されうる。なお、ＳＯＩ基板を製造する際に、半導体層１０１の中に裏面ピニング層１０７が形成されてもよい。図７（ａ）に示す工程ではまた、半導体層１０１にウエルおよびＳＴＩ（Shallow Trench Isolation）などの素子分離を形成し、更に、第１分離領域１２１、１３１を形成する。

図７（ｂ）に示す工程では、半導体層１０１に電荷蓄積領域１０３、表面ピニング層１０５、フローティングディフュージョン１０６、転送ゲート１４１などのゲート電極、トランジスタの拡散領域などを形成する。

図８（ａ）に示す工程では、半導体基板１０１の第１面Ｆ１の上に多層配線構造１４０を形成する。図８（ｂ）に示す工程は、任意的な工程であり、この工程では、多層配線構造１４０に対して支持基板１５１を結合する。

図９に示す工程では、ハンドル基板２０３および埋め込み絶縁層２０１を除去する（即ち、半導体層１０１が残るようにＳＯＩ基板を薄化する）。この工程は、第１実施形態における図５（ａ）に示す薄化工程に対応する。ハンドル基板２０３および埋め込み絶縁層２０１の除去は、例えば、埋め込み絶縁層２０１をエッチングストップ層として利用してハンドル基板２０３をエッチングし、その後、埋め込み絶縁層２０１をエッチングすることによって実施することができる。ここで、埋め込み絶縁層２０１を反射防止膜１６１として利用可能な構造としておけば、埋め込み絶縁層２０１の除去工程および反射防止膜１６１の形成工程を省略することができる。

以降の工程は、第１実施形態における図５（ｂ）、図６（ａ）、図６（ｂ）、図１に示す工程と同様である。

以下、図１０を参照しながら本発明の第３実施形態を説明する。第３実施形態として言及しない事項は、矛盾しない限り、第１または第２実施形態に従いうる。第１および第２実施形態では、２つの電荷蓄積領域１０３からなる電荷蓄積領域ペアに対して１つのマイクロレンズ１７１が割り当てられている。第３実施形態では、１つの電荷蓄積領域１０３に対して１つのマイクロレンズ１７１が割り当てられている。電荷蓄積領域１０３と電荷蓄積領域１０３との間には、分離部１２０が配置されていて、ポテンシャルバリアを形成する。分離部１２０は、第１分離領域１２１および第２分離領域１２２を有しうる。第１分離領域１２１は、第１面Ｆ１を通して半導体層１０１にイオンを注入することによって形成されうる。第２分離領域１２２は、第２面Ｆ２を通して半導体層１０１にイオンを注入することによって形成されうる。

第２分離領域１２２を形成するためのイオン注入の回数は、第１分離領域１２１を形成するためのイオン注入の回数よりも少ないことが好ましい。あるいは、第２分離領域１２２の深さ方向の寸法は、第１分離領域１２１の深さ方向の寸法よりも小さいことが好ましい。

第３実施形態の固体撮像装置およびその製造方法は、第１実施形態における分離部１３０の代わりに分離部１２０が配置され、１つの電荷蓄積領域１０３に対して１つのマイクロレンズ１７１が割り当てられる点を除いて第１実施形態と同様である。

以下、図１１を参照しながら本発明の第４実施形態を説明する。第４実施形態として言及しない事項は、矛盾しない限り、第１または第２実施形態に従いうる。

第４実施形態では、２つの電荷蓄積領域１０３からなる電荷蓄積領域ペアに対して１つのマイクロレンズ１７１が割り当てられるように、複数のマイクロレンズ１７１が配列されている。第４実施形態では、第１分離部１２０は、接続面ＩＦで相互に接続された第１分離領域１２１および第２分離領域１２２を含む。第１分離領域１２１は、第１面Ｆ１と接続面ＩＦとの間に、接続面ＩＦに接触するように配置されている。第２分離領域１２２は、第２面Ｆ２と接続面ＩＦとの間に、接続面ＩＦに接触するように配置されている。ここで、第１分離領域１２１の接続面ＩＦの側の幅は、第１分離領域１２１の第１面Ｆ１の側の部分の幅よりも大きく、および／または、第２分離領域１２２の接続面ＩＦの側の幅は、第２分離領域１２２の第２面Ｆ２の側の部分の幅よりも大きい。これにより、リソグラフィー工程におけるアライメント誤差によって第１分離領域１２１と第２分離領域１２２とが離れる可能性を低減することができる。

上記のような第１分離領域１２１の構造は、第１面Ｆ１を通して半導体層１０１に複数回のイオン注入を実施することによって実現することができる。即ち、第１面Ｆ１から遠い位置（深い位置）にイオンを注入する場合には、高いイオン注入エネルギーが必要とされ、これによりイオンが注入される領域が横方向（第１面Ｆ１に平行な方向）に広がる。例えば、同じ開口を有するマスクを使って、エネルギーの異なる複数回のイオン注入が実施されうる。同様に、上記のような第２分離領域１２２の構造は、第２面Ｆ２を通して半導体層１０１に複数回のイオン注入を実施することによって実現することができる。

図１２には、本発明の第５実施形態が示されている。第５実施形態は、第４実施形態における分離部１３０の代わりに分離部１２０が配置され、１つの電荷蓄積領域１０３に対して１つのマイクロレンズ１７１が割り当てられる点を除いて第４実施形態と同様である。

以下、上記の各実施形態に係る固体撮像装置の応用例として、該固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、該固体撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、Ａ／Ｄ変換器、および、該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。

Ｆ１：第１面、Ｆ２：第２面、１０１：半導体層、１２１：第１分離領域、１２２：第２分離領域、１３１：第１分離領域、１３２：第２分離領域、１０３：電荷蓄積領域

本発明は、固体撮像装置およびカメラに関する。

本発明の１つの側面は、第１面および第２面を有する半導体層を含む固体撮像装置に係り、前記固体撮像装置は、前記第１面と前記第２面との間に配置され、電荷を蓄積する複数の電荷蓄積領域を各々が含む複数の電荷蓄積領域ペアと、電荷を転送するように前記第１面の側に配置された転送ゲートと、１つのマイクロレンズが前記複数の電荷蓄積領域ペアのうちの１つの電荷蓄積領域ペアに割り当てられるように前記第２面の側に配置された複数のマイクロレンズと、前記１つの電荷蓄積領域ペアの前記複数の電荷蓄積領域の間に配置され、前記第１面から前記第２面に向かって延びた分離領域を含む、第１分離部と、前記複数の電荷蓄積領域ペアの間に配置され、前記第１面から前記第２面に向かって連続的に延びた第２分離部と、を含み、前記第２面からの前記分離領域の深さは、前記第２面からの前記第２分離部の深さよりも小さい。

Claims (1)

1. 第１面および第２面を有する半導体層の中に前記第１面を通してイオンを注入することによって前記半導体層の中に第１導電型の第１分離領域を形成する工程と、
   前記半導体層の中に前記第１面を通してイオンを注入することによって前記半導体層の中に第２導電型の複数の電荷蓄積領域を形成する工程と、
   前記半導体層の中に前記第２面を通してイオンを注入することによって前記半導体層の中に第１導電型の第２分離領域を形成する工程と、を含み、
   前記第１分離領域および前記第２分離領域は、前記複数の電荷蓄積領域における電荷蓄積領域と電荷蓄積領域との間に配置される、
   ことを特徴とする固体撮像装置の製造方法。