JP5402040B2 - 固体撮像装置及びその製造方法、並びに撮像装置、並びに半導体装置及びその製造方法、並びに半導体基板 - Google Patents
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Description
図15に示す様に、支持基板となるシリコン基板101の表面に、1μm程度の厚さのシリコン酸化膜(SiO2)102が形成され、このシリコン酸化膜102上にはSOI構造の素子形成層103が形成されている。また、素子形成層103には光電変換素子104や光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子(図示せず)が形成されている。更に、素子形成層103の表面上には、能動素子に対して配線を行う配線層105が形成されている。
しかし、SOI構造の半導体基板の様に基板中に絶縁膜が存在する場合には、その絶縁膜がメタルの拡散を遮ってしまうために、SOI構造の半導体基板の裏面側にゲッタリング効果を持たせてもその効果は発揮されない。また、半導体基板の裏面側を薄膜化してSOI層だけ残す構造にする場合には、半導体基板の裏面側に形成したゲッタリング層も除去されることとなり、除去後のプロセスではゲッタリング効果は発揮されないこととなる。
1.第1の実施の形態(固体撮像装置の場合(1))
2.第2の実施の形態(半導体装置の場合(1))
3.第3の実施の形態(撮像装置の場合)
4.第4の実施の形態(固体撮像装置の場合(2))
5.第5の実施の形態(半導体装置の場合(2))
[固体撮像装置の構成]
図1は本発明を適用した固体撮像装置の一例である裏面照射型の固体撮像装置を説明するための概略構成図である。ここで示す固体撮像装置1は、画素部2と、周辺回路部とを有しており、これらが同一の半導体基板上に搭載された構成となっている。第1の実施の形態では、周辺回路部として、垂直選択回路3と、サンプルホールド相関二重サンプリング(S/H・CDS)回路4と、水平選択回路5と、タイミングジェネレータ(TG)6と、AGC回路7と、A/D変換回路8と、デジタルアンプ9とを有する。
なお、裏面照射型の固体撮像装置では、配線層38が形成された面(以下、半導体基板本体の「表面」と称する。)とは反対側の面(以下、半導体基板本体の「裏面」と称する。)から光を受光する。
なお、部分拡大図にのみ酸化ハフニウム膜34よりも上層に形成された遮光膜13、パッシベーション膜35、カラーフィルタ36及びマイクロレンズ37を図示している。
なお、受光部15は、図2に示すフォトダイオード21に相当し、半導体基板本体32中のpn接合により構成される。
なお、半導体基板本体32の厚さは、固体撮像装置の種類にもよるが、可視光用の場合には2〜6μmであり、近赤外線用では6〜10μmである。
なお、半導体支持基板31は、半導体基板本体32の強度を補強するために設けられており、例えばシリコン基板からなり、その厚さは例えば725μm程度である。
なお、酸化ハフニウム膜34は誘電膜の一例であり、ゲッタリング層33の表面近傍を正電荷蓄積状態とする。
なお、フローティングディフュージョン45と電荷蓄積領域41との間には、p型領域46が形成されており、両者は電気的に分離されている。
なお、素子形成層39内にゲッタリング部14を形成する場合には、ゲッタリング部14内に有する結晶欠陥より発生する電子が受光部に流れ込むことで悪影響が出ない様に、ゲッタリング部14は受光部から所定距離を確保して形成する必要がある。
なお、負の固定電荷を有する膜としては、酸化ハフニウム膜の他にも、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、ランタノイドから選ばれた元素の酸化物絶縁膜が考えられる。
以下、上記の様に構成された固体撮像装置の動作について説明を行う。
先ず、電荷蓄積期間においては、半導体基板本体32の裏面側から入射した光は、受光部15により光電変換されて、入射光量に応じた信号電荷が発生する。光電変換により発生した信号電荷は、電荷蓄積領域41中をドリフトし、電荷蓄積領域41中であって正孔蓄積領域44付近に蓄積されることとなる。
なお、電荷蓄積期間においては、転送トランジスタ22のゲート電極には負電圧が印加されており、転送トランジスタ22はオフの状態となっている。
なお、正電圧は、例えば電源電圧(3.3Vあるいは2.7V)である。
以下、上記の様に構成された固体撮像装置の製造方法について説明を行う。即ち、本発明を適用した固体撮像装置の製造方法の一例について説明を行う。
なお、各領域の形成順序に特段の限定はない。
なお、酸化ハフニウム膜34は、例えば、Atomic Layer Deposition法によって形成する。また、酸化ハフニウム膜34の形成時には半導体基板本体32の裏面上に極めて薄いシリコン酸化膜(図示せず)が形成されることとなる。
なお、ウェハレベルの半導体基板本体32に形成された固体撮像装置は、ウェハを1個1個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで1個の固体撮像装置として構成されることとなる。
以下、上記の様に構成された固体撮像装置の他の製造方法について説明を行う。即ち、本発明を適用した固体撮像装置の製造方法の他の一例について説明を行う。
一般に、固体撮像装置に用いる半導体基板本体32では、半導体基板本体32上にエピタキシャル膜(図示せず)を成膜したものが用いられている。換言すると、半導体基板本体32上にエピタキシャル膜を成膜したものをウェーハプロセスにて各種処理を行っているのである。そして、本発明を適用した固体撮像装置の製造方法(1)では、ウェーハプロセスにおいてゲッタリング層33を形成するために、半導体基板本体32上にエピタキシャル膜を形成した後に、ゲッタリング層33を形成する。これに対して、本発明を適用した固体撮像装置の製造方法(2)では、基板製造プロセスでゲッタリング層33を形成するために、半導体基板本体32にゲッタリング層33を形成し、その後に半導体基板本体32上にエピタキシャル膜を成膜することとなる。
なお、各領域の形成順序に特段の限定はない。
なお、酸化ハフニウム膜34は、例えば、Atomic Layer Deposition法によって形成する。また、酸化ハフニウム膜34の形成時には半導体基板本体32の裏面上に極めて薄いシリコン酸化膜(図示せず)が形成されることとなる。
なお、ウェハレベルの半導体基板本体32に形成された固体撮像装置は、ウェハを1個1個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで1個の固体撮像装置として構成されることとなる。
具体的には、例えば、特許文献3に記載の技術では、ゲッタリング層の結晶欠陥に起因するノイズを抑制するために、素子形成層の入射光側(半導体基板本体の裏面側)にp型領域である正孔蓄積層を形成している。しかし、こうした正孔蓄積層を形成する必要があるが故に、デバイス設計の自由度が低下すると共に、受光部の形成領域が縮小されてデバイス特性が低下することとなる。これに対して、酸化ハフニウム膜34によって電子が受光部に流れ込むことを抑制することができれば、素子形成層39に正孔蓄積層を形成する必要がなく、上述の通り、デバイス設計の自由度が向上すると共に、デバイス特性の向上を図ることができる。
[半導体装置の構成]
図7は本発明を適用した半導体装置の一例を説明するための模式的な断面図である。ここで示す半導体装置60は、例えばRAMやROM、LSI等であり、主として半導体支持基板61と、半導体基板本体62と、酸化ハフニウム膜63によって構成されている。
なお、半導体基板本体62の厚さは、半導体装置の種類にもよるが、デバイスを形成するのに必要な10μm程度である。
なお、半導体支持基板61は、半導体基板本体62の強度を補強するために設けられており、例えばシリコン基板からなり、その厚さは例えば725μm程度である。
以下、上記の様に構成された半導体装置の製造方法について説明を行う。即ち、本発明を適用した半導体装置の製造方法の一例について説明を行う。
なお、ウェハレベルの半導体基板本体62に形成された半導体装置は、ウェハを1個1個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで1個の半導体装置として構成されることとなる。
以下、上記の用に構成された半導体装置の他の製造方法について説明を行う。即ち、本発明を適用した半導体装置の製造方法の他の一例について説明を行う。
一般に、半導体装置に用いる半導体基板本体62では、半導体基板本体62上にエピタキシャル膜(図示せず)を成膜したものが用いられている。換言すると、半導体基板本体62上にエピタキシャル膜を成膜したものをウェーハプロセスにて各種処理を行っているのである。そして、本発明を適用した半導体装置の製造方法(1)では、ウェーハプロセスにおいてゲッタリング層66を形成するために、半導体基板本体62上にエピタキシャル膜を形成した後に、ゲッタリング層66を形成する。これに対して、本発明を適用した半導体装置の製造方法(2)では、基板製造プロセスでゲッタリング層66を形成するために、半導体基板本体62にゲッタリング層66を形成し、その後に半導体基板本体62上にエピタキシャル膜を成膜することとなる。
なお、ウェハレベルの半導体基板本体62に形成された半導体装置は、ウェハを1個1個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで1個の半導体装置として構成されることとなる。
具体的には、例えば、特許文献3に記載の技術では、ゲッタリング層の結晶欠陥に起因するノイズを抑制するために、素子形成層にp型領域である正孔蓄積層を形成している。しかし、こうした正孔蓄積層を形成する必要があるが故に、デバイス設計の自由度が低下すると共に、デバイスの形成領域が縮小されてデバイス特性が低下することとなる。これに対して、酸化ハフニウム膜63によって電子がデバイスに流れ込むことを抑制することができれば、素子形成層65に正孔蓄積層を形成する必要がなく、上述の通り、デバイス設計の自由度が向上すると共に、デバイス特性の向上を図ることができる。
[カメラの構成]
図9は本発明を適用した撮像装置の一例であるカメラ77を説明するための模式図である。そして、ここで示すカメラ77は、上記した第1の実施の形態の固体撮像装置を撮像デバイスとして用いたものである。
なお、メカニカルシャッタ72の開閉制御、駆動回路74の制御、信号処理回路75の制御等は、システムコントローラ76によって行われる。
なお、第3の実施の形態では、上記した第1の実施の形態の固体撮像装置を撮像デバイスとして用いる場合を例に挙げて説明を行っているが、撮像デバイスとして、後述する第4の実際の形態の固体撮像装置を用いても良い。
[固体撮像装置の構成]
本発明を適用した固体撮像装置の他の一例である裏面照射型の固体撮像装置1は、第1の実施の形態と同様に、画素部2と、周辺回路部とを有しており、これらが同一の半導体基板上に搭載された構成となっている。第4の実施の形態では、周辺回路部として、垂直選択回路3と、S/H・CDS回路4と、水平選択回路5と、TG6と、AGC回路7と、A/D変換回路8と、デジタルアンプ9とを有する(図1参照。)。
なお、部分拡大図のみに半導体基板本体32よりも上層に形成された遮光膜13、パッシベーション膜35、カラーフィルタ36及びマイクロレンズ37を図示している。
なお、受光部15は、図2に示すフォトダイオード21に相当し、半導体基板本体32中のpn接合により構成される。また、p+層84は第2導電型の不純物領域の一例である。
なお、半導体基板本体32の厚さは、固体撮像装置の種類にもよるが、可視光用の場合には2〜6μmであり、近赤外線用では6〜10μmである。
なお、半導体支持基板31は、半導体基板本体32の強度を補強するために設けられており、例えばシリコン基板からなり、その厚さは例えば725μm程度である。
なお、フローティングディフュージョン45と電荷蓄積領域41との間には、p型領域46が形成されており、両者は電気的に分離されている。
なお、素子形成層39内にゲッタリング部を形成する場合には、ゲッタリング部内に有する結晶欠陥より発生する電子が受光部に流れ込むことで悪影響が出ない様に、ゲッタリング部は受光部から所定距離を確保して形成する必要がある。
以下、上記の様に構成された固体撮像装置の動作について説明を行う。
先ず、電荷蓄積期間においては、半導体基板本体32の裏面側から入射した光は、受光部15により光電変換されて、入射光量に応じた信号電荷が発生する。光電変換により発生した信号電荷は、電荷蓄積領域41中をドリフトし、電荷蓄積領域41中であって正孔蓄積領域44付近に蓄積されることとなる。
なお、電荷蓄積期間においては、転送トランジスタ22のゲート電極には負電圧が印加されており、転送トランジスタ22はオフの状態となっている。
なお、正電圧は、例えば電源電圧(3.3Vあるいは2.7V)である。
以下、上記の様に構成された固体撮像装置の製造方法について説明を行う。即ち、本発明を適用した固体撮像装置の製造方法の更に他の一例について説明を行う。
なお、各領域の形成順序に特段の限定はない。
なお、ウェハレベルの半導体基板本体32に形成された固体撮像装置は、ウェハを1個1個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで1個の固体撮像装置として構成されることとなる。
以下、上記の様に構成された固体撮像装置の他の製造方法について説明を行う。即ち、本発明を適用した固体撮像装置の製造方法のまた更に他の一例について説明を行う。
一般に、固体撮像装置に用いる半導体基板本体32では、半導体基板本体32上にエピタキシャル膜(図示せず)を成膜したものが用いられている。換言すると、半導体基板本体32上にエピタキシャル膜を成膜したものをウェーハプロセスにて各種処理を行っているのである。そして、本発明を適用した固体撮像装置の製造方法(3)では、ウェーハプロセスにおいてゲッタリング層83を形成するために、半導体基板本体32上にエピタキシャル膜を形成した後に、ゲッタリング層83を形成する。これに対して、本発明を適用した固体撮像装置の製造方法(4)では、基板製造プロセスでゲッタリング層83を形成するために、半導体基板本体32にゲッタリング層83を形成し、その後に半導体基板本体32上にエピタキシャル膜を成膜することとなる。
なお、各領域の形成順序に特段の限定はない。
なお、ウェハレベルの半導体基板本体32に形成された固体撮像装置は、ウェハを1個1個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで1個の固体撮像装置として構成されることとなる。
[半導体装置の構成]
図13は本発明を適用した半導体装置の他の一例を説明するための模式的な断面図である。ここで示す半導体装置60は、例えばRAMやROM、LSI等であり、主として半導体支持基板61と、半導体基板本体62によって構成されている。
なお、半導体基板本体62の厚さは、半導体装置の種類にもよるが、デバイスを形成するのに必要は10μm程度である。また、p+層93は第2導電型の不純物領域の一例である。
なお、半導体支持基板61は、半導体基板本体62の強度を補強するために設けられており、例えばシリコン基板からなり、その厚さは例えば725μm程度である。
以下、上記の様に構成された半導体装置の製造方法について説明を行う。即ち、本発明を適用した半導体装置の製造方法の更に他の一例について説明を行う。
以下、上記の様に構成された半導体装置の他の製造方法について説明を行う。即ち、本発明を適用した半導体装置の製造方法のまた更に他の一例について説明を行う。
一般に、半導体装置に用いる半導体基板本体62では、半導体基板本体62上にエピタキシャル膜(図示せず)を成膜したものが用いられている。換言すると、半導体基板本体62上にエピタキシャル膜を成膜したものをウェーハプロセスにて各種処理を行っているのである。そして、本発明を適用した半導体装置の製造方法(3)では、ウェーハプロセスにおいてゲッタリング層96を形成するために、半導体基板本体62上にエピタキシャル膜を形成した後に、ゲッタリング層96を形成する。これに対して、本発明を適用した半導体装置の製造方法(4)では、基板製造プロセスでゲッタリング層96を形成するために、半導体基板本体62にゲッタリング層96を形成し、その後に半導体基板本体62上にエピタキシャル膜を成膜することとなる。
2 画素部
3 垂直選択回路
4 サンプルホールド相関二重サンプリング回路
5 水平選択回路
6 タイミングジェネレータ
7 AGC回路
8 A/D変換回路
9 デジタルアンプ
10 二酸化シリコン層
12 可視光導入開口部
13 遮光膜
14 ゲッタリング部
15 受光部
21 フォトダイオード
22 転送トランジスタ
23 増幅トランジスタ
24 アドレストランジスタ
25 リセットトランジスタ
26 駆動配線
27 垂直信号線
28 駆動配線
29 駆動配線
31 半導体支持基板
32 半導体基板本体
33 ゲッタリング層
34 酸化ハフニウム膜
35 パッシベーション膜
36 カラーフィルタ
37 マイクロレンズ
38 配線層
39 素子形成層
40 素子分離絶縁膜
41 電荷蓄積領域
42 p型ウェル
44 正孔蓄積領域
45 フローティングディフュージョン
46 p型領域
50 薄膜化用除去層
60 半導体装置
61 半導体支持基板
62 半導体基板本体
63 酸化ハフニウム膜
64 デバイス
65 素子形成層
66 ゲッタリング層
67 配線層
68 二酸化シリコン層
70 薄膜化用除去層
71 レンズ
72 メカニカルシャッタ
73 固体撮像装置
74 駆動回路
75 信号処理回路
76 システムコントローラ
77 カメラ
83、93 p+層
84、96 ゲッタリング層
Claims (20)
- 素子形成層と、該素子形成層の上層に設けられたゲッタリング層とを有する半導体基板本体と、
前記素子形成層に形成された第1導電型領域を含む光電変換素子と、
前記ゲッタリング層の上層に設けられると共に、同ゲッタリング層の前記素子形成層側の表面に第2導電型領域を誘電する誘電膜とを備える
固体撮像装置。 - 前記誘電膜は負の固定電荷を有する
請求項1に記載の固体撮像装置。 - 前記誘電膜は、少なくとも一部が結晶化した絶縁膜である
請求項2に記載の固体撮像装置。 - 前記誘電膜は、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、ランタノイドから選ばれた元素の酸化物絶縁膜であり、同膜中の少なくとも一部が結晶化している
請求項3に記載の固体撮像装置。 - 前記誘電膜は反射防止膜として機能する
請求項1に記載の固体撮像装置。 - 前記光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子を備えると共に、
前記素子形成層の前記ゲッタリング層とは反対側の面に積層して設けられ、前記能動素子の配線を行う配線層を備える
請求項1に記載の固体撮像装置。 - 前記配線層の前記素子形成層とは反対側の面に設けられた基板支持層を備える
請求項6に記載の固体撮像装置。 - 前記誘電膜の上層に設けられると共に、前記光電変換素子への入射光を集光するマイクロレンズを備える
請求項1、請求項2、請求項3、請求項4、請求項5、請求項6または請求項7に記載の固体撮像装置。 - 半導体基板本体が有する素子形成層に第1導電型領域を含む光電変換素子を形成する工程と、
半導体基板本体が有する素子形成層の上層にゲッタリング層を形成する工程と、
前記ゲッタリング層の上層に同ゲッタリング層の前記素子形成層側の表面に第2導電型領域を誘電する誘電膜を形成する工程とを備える
固体撮像装置の製造方法。 - 素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層に第1導電型領域を含む光電変換素子を形成する工程と、
前記ゲッタリング層の上層に同ゲッタリング層の前記素子形成層側の表面に第2導電型領域を誘電する誘電膜を形成する工程とを備える
固体撮像装置の製造方法。 - 半導体基板本体が有する素子形成層に第1導電型領域を含む光電変換素子を形成する工程と、
半導体基板本体が有する素子形成層と薄膜化用除去層との間にゲッタリング層を形成する工程と、
前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程と、
前記ゲッタリング層の上層に同ゲッタリング層の前記素子形成層側の表面に第2導電型領域を誘電する誘電膜を形成する工程とを備える
固体撮像装置の製造方法。 - 素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層に第1導電型領域を含む光電変換素子を形成する工程と、
前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程と、
前記ゲッタリング層の上層に同ゲッタリング層の前記素子形成層側の表面に第2導電型領域を誘電する誘電膜を形成する工程とを備える
固体撮像装置の製造方法。 - 前記ゲッタリング層は半導体基板本体に不純物を注入し、その後、熱処理を行うことで形成する
請求項9、請求項10、請求項11、または請求項12に記載の固体撮像装置の製造方法。 - 素子形成層と、該素子形成層の上層に設けられたゲッタリング層とを有する半導体基板本体と、前記素子形成層に形成された第1導電型領域を含む光電変換素子と、前記ゲッタリング層の上層に設けられると共に、同ゲッタリング層の前記素子形成層側の表面に第2導電型領域を誘電する誘電膜とを備える固体撮像装置と、
該固体撮像装置に被写体からの入射光を導く光学系と、
前記固体撮像装置からの出力信号を処理する信号処理回路とを備える
撮像装置。 - 素子形成層と、該素子形成層の上層に設けられたゲッタリング層とを有する半導体基板本体と、
前記素子形成層に形成された第1導電型領域を含むデバイスと、
前記ゲッタリング層の上層に設けられると共に、同ゲッタリング層の前記素子形成層側の表面に第2導電型領域を誘電する誘電膜とを備える
半導体装置。 - 半導体基板本体が有する素子形成層に第1導電型領域を含むデバイスを形成する工程と、
半導体基板本体が有する素子形成層の上層にゲッタリング層を形成する工程と、
前記ゲッタリング層の上層に同ゲッタリング層の前記素子形成層側の表面に第2導電型領域を誘電する誘電膜を形成する工程とを備える
半導体装置の製造方法。 - 素子形成層と、該素子形成層の上層に形成されたゲッタリング層とを有して構成される半導体基板本体の前記素子形成層に第1導電型領域を含むデバイスを形成する工程と、
前記ゲッタリング層の上層に同ゲッタリング層の前記素子形成層側の表面に第2導電型領域を誘電する誘電膜を形成する工程とを備える
半導体装置の製造方法。 - 半導体基板本体が有する素子形成層に第1導電型領域を含むデバイスを形成する工程と、
半導体基板本体が有する素子形成層と薄膜化用除去層との間にゲッタリング層を形成する工程と、
前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程と、
前記ゲッタリング層の上層に同ゲッタリング層の前記素子形成層側の表面に第2導電型領域を誘電する誘電膜を形成する工程とを備える
半導体装置の製造方法。 - 素子形成層と、該素子形成層の上層に形成されたゲッタリング層と、該ゲッタリング層の上層に形成された薄膜化用除去層とを有して構成される半導体基板本体の前記素子形成層に第1導電型領域を含むデバイスを形成する工程と、
前記ゲッタリング層をエッチングストッパとして前記薄膜化用除去層をエッチング除去する工程と、
前記ゲッタリング層の上層に同ゲッタリング層の前記素子形成層側の表面に第2導電型領域を誘電する誘電膜を形成する工程とを備える
半導体装置の製造方法。 - 第1導電型領域を含むデバイスが形成される素子形成層と、該素子形成層の上層に設けられたゲッタリング層とを有する半導体基板本体と、
前記ゲッタリング層の上層に設けられると共に、同ゲッタリング層の前記素子形成層側の表面に第2導電型領域を誘電する誘電膜とを備える
半導体基板。
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