JP2006278620A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】開口部を形成してもリークの原因となるダメージを与えることなく、短絡せずにフォトダイオードを構成することができる半導体装置とその製造方法を提供する。
【解決手段】第１導電型の第１半導体層（１０，１１）の主面に第２導電型の第２半導体層（１２，１６）が形成され、少なくとも上記第２半導体層において形成された素子分離領域（１３，１４，１５，１７）が形成されて複数のフォトダイオードの領域（ＰＤ１〜ＰＤ４）に分離されており、複数のフォトダイオード全体に対する外周部において第２半導体層（１６）に接続し、個々のフォトダイオード毎に分割されたパターンで、第２半導体層（１６）の上層に導電層１８が形成されており、導電層１８を被覆して全面に絶縁層（１９，２１）が形成されており、導電層１８のパターンより内側の領域において絶縁層（１９，２１）に第２半導体層（１６）に達する開口部が形成されている構成とする。
【選択図】図１

Description

本発明は、フォトダイオードを有する半導体装置およびその製造方法に関し、特に複数個隣接して集積されたフォトダイオードを有する半導体装置およびその製造方法に関する。

半導体装置において、フォトダイオードは光を受けて電流を発生させるダイオードであり、ＣＤやＤＶＤなどの光ディスク装置に内蔵される光学ピックアップ装置用の受光素子として広く用いられている。フォトダイオードは、ｐｎ接合した半導体から構成され、ｐｎ接合に逆バイアスを印加することで空乏層を広げ、高い電界をかける。主に空乏層で吸収された光によって電子−正孔対が発生し、電界に引かれて電子はｎ型半導体領域へ、正孔はｐ型半導体領域へ移動し、電流として検知される。

上記のフォトダイオードの種類としては、ｐ層とｎ層の間に導電性不純物を低濃度に含有するｐ^-層またはｎ^-層などのイントリンシック層（以下Ｉ層を称す）を設けて、低電圧で空乏層を広げやすくしたＰＩＮフォトダイオードや、アバランシェ崩壊を発生させる領域を設けたアバランシェ・フォトダイオードなどがある。

上記のようなフォトダイオードの製造方法として、特許文献１に、膜の剥がれやリークを発生させずに、ダイオード上層の絶縁膜を除去することができるフォトダイオードの製造方法が開示されている。

上記の方法により形成されたフォトダイオードを図２６（Ａ）の平面図および図２６（Ａ）中のＸ−Ｘ’における断面図である図２６（Ｂ）に示す。
例えば、ｐ⁺⁺型シリコン半導体基板１００上に、Ｉ層であるｐ^- 型エピタキシャル層１０１が形成されており、その上層にｎ型エピタキシャル層１０２が形成されてｐｎ接合が形成されている。さらに、ＰＩＮフォトダイオード領域において、ｎ型エピタキシャル層１０２の表層部にｎ⁺型半導体領域１０３が形成されており、ｎ⁺型半導体領域１０３の中央部における表面に窒化シリコン層１０３ａが形成されており、窒化シリコン層１０３ａの外周部であるｎ⁺型半導体領域１０３の縁部近傍における表面にプラチナシリサイドなどのシリサイド層１０３ｂが形成されている。窒化シリコン層１０３ａとシリサイド層１０３ｂは、例えば３０ｎｍ程度の膜厚である。また、ＰＩＮフォトダイオード領域を取り囲むようにして、ＬＯＣＯＳ素子分離絶縁膜１０４が形成されている。

ＰＩＮフォトダイオード領域の外周縁部におけるｎ⁺型半導体領域１０３の上層から素子分離絶縁膜１０４上にかけて、金属層から構成されている環状のマスク層１０５が形成されており、さらにその上層に層間絶縁膜１０６が形成されている。層間絶縁膜１０６には、金属層１０５の内周縁部に沿って、フォトダイオード領域におけるｎ⁺型半導体領域１０３上の窒化シリコン層１０３ａとシリサイド層１０３ｂの表面を露出するように開口部Ｈが形成されており、開口部Ｈ内を被覆するように表面保護層１０８が成されている。
上記のような構成でＰＩＮフォトダイオードＰＤが形成されている。

上記の構成のＰＩＮフォトダイオードにおいて、ｎ⁺型半導体領域１０３とｐ^- 型エピタキシャル層１０１に逆バイアスを印加すると、ｐｎ接合面から空乏層が拡がり、形成された空乏層に光が入射すると電子−正孔対が発生して光信号が得られる。
ここで、マスク層１０５はｎ⁺型半導体領域１０３に接続する導電層であり、マスク層１０５を介してｎ⁺型半導体領域１０３に電圧を印加することができる。

上記のＰＩＮフォトダイオードＰＤの形成方法について説明する。
まず、図２７（Ａ）の平面図と図２７（Ａ）中のＸ−Ｘ’における断面図である図２７（Ｂ）に示すように、例えば、ｐ⁺⁺型シリコン半導体基板１００上に、Ｉ層であるｐ型エピタキシャル層１０１とｎ型エピタキシャル層１０２を形成し、ＬＯＣＯＳ素子分離絶縁膜１０４などで素子分離を行い、ＬＯＣＯＳ素子分離絶縁膜１０４で分離されたＰＩＮフォトダイオード領域において、イオン注入によってｎ型エピタキシャル層１０２の表層部にｎ⁺型半導体領域１０３を形成する。さらに、ｎ⁺型半導体領域１０３の中央部における表面に３０ｎｍ程度の膜厚で窒化シリコン層１０３ａをパターン形成し、シリサイド化防止機能を有する窒化シリコン層１０３ａをマスクとして窒化シリコン層１０３ａの外周部であるｎ⁺型半導体領域１０３の縁部近傍における表面にプラチナシリサイドなどのシリサイド層１０３ｂを３０ｎｍ程度の膜厚で形成する。
さらに、例えばスパッタリング法により、ＴｉＷなどの金属層を２００〜３００ｎｍの膜厚で堆積させ、パターニング加工して、ｎ⁺型半導体領域１０３を被覆してＬＯＣＯＳ素子分離絶縁膜１０４までかかるようにマスク層１０５を形成する。
次に、マスク層１０５の上層に、全面に、絶縁膜１０６を形成する。ここで、絶縁膜１０６は、例えばＣＶＤ法によりＴＥＯＳを原料として酸化シリコンを堆積させる、ＢＰＳＧ膜を堆積させる、あるいは、ＣＶＤ法により窒化シリコンを堆積させるなどの工程により、複数の層を積層して形成する。

次に、図２８（Ａ）の平面図と図２８（Ａ）中のＸ−Ｘ’における断面図である図２８（Ｂ）に示すように、絶縁膜１０６上にフォトダイオードの感光領域を開口するパターンのレジスト膜１０７を形成し、マスク層１０５をエッチングストッパとするＲＩＥ（反応性イオンエッチング）などのドライエッチングを施し、上記感光領域上層の絶縁膜１０６を除去して開口部Ｈを形成する。

次に、図２９（Ａ）の平面図と図２９（Ａ）中のＸ−Ｘ’における断面図である図２９（Ｂ）に示すように、ウェットエッチングにより、ｎ⁺型半導体領域１０３（シリコン基板）および絶縁膜１０６に対して選択的に、開口部Ｈ内に露出した部分のマスク層１０５を除去し、ｎ⁺型半導体領域１０３を露出させる。
さらに、全面に表面保護層１０８を形成することで、図２６（Ａ）および（Ｂ）に示すＰＩＮフォトダイオードを有する半導体装置となる。

上記のＰＩＮフォトダイオードを有する半導体装置の製造方法では、ダイオード上層の絶縁膜１０６を除去するときに、マスク層１０５をエッチングストッパとして用いているので、膜剥がれの原因となる開口部Ｈ内壁面からのえぐれを発生させないようにドライエッチングなどのエッチング手法を用いても、この段階でシリコン基板はマスク層１０５で保護されているので、リークの原因となるダメージを与えることがない。
また、上記の開口部Ｈ内に露出したマスク層１０５を除去するときには、シリコン基板にダメージを与えないようにウェットエッチングなどのエッチング手法を用いても、絶縁膜１０６の開口部Ｈ内壁面からのえぐれを発生させずに、マスク層１０５を選択的に除去することができる。

ところで、上記のようなフォトダイオードをＣＤやＤＶＤなどの光ディスク装置に内蔵される光学ピックアップ装置用の受光素子に用いる場合、光ディスクからの戻り信号からトラッキングエラー信号やフォーカスエラー信号を得るために、複数のフォトダイオードを組み合わせたＰＤＩＣが用いられる。

図３０は、例えば４個のＰＩＮフォトダイオードを組み合わせたＰＤＩＣの平面図であり、４つのＰＩＮフォトダイオードＰＤ１〜４に対して、光ディスクからの戻り信号であるレーザスポットＳがどのように入射するかを示している。
ここで、４つのＰＩＮフォトダイオードＰＤ１〜４の中心をめがけてレーザスポットＳが入射するが、４つのＰＩＮフォトダイオードＰＤ１〜４の間隔にあたる部分はデッドエリアとなることから、感度を上げるためには４つのＰＩＮフォトダイオードＰＤ１〜４の間の領域は狭いほどよく、例えば５μｍ以下の間隔とすることが望まれている。

図３１は、上記のように間隔を５μｍ程度にまで狭めた４つのＰＩＮフォトダイオードＰＤ１〜４に対して、上述の特許文献１に記載の方法を適用した場合のフォトダイオードの受光面の平面図である。
４つのＰＩＮフォトダイオードＰＤ１〜４を共通のマスク層１１０で被覆し、絶縁膜に開口部を形成した後に開口部内のマスク層を除去する方法が考えられるが、この場合、４つのＰＩＮフォトダイオードＰＤ１〜４のそれぞれの受光面に相当するｎ⁺型半導体領域に、共通の導電層であるマスク層１１０が接続する構成となってしまい、ダイオード間の短絡が問題となる。

図３２は、それぞれ独立にマスク層を形成して、それぞれに開口部を形成した４つのＰＩＮフォトダイオードＰＤ１〜４をできるだけ接近させてレイアウトした場合のフォトダイオードの受光面の平面図である。
４つのＰＩＮフォトダイオードＰＤ１〜４に対して、それぞれ独立のマスク層（１１１〜１１４）が設けられている。
しかし、このレイアウトでは４つのＰＩＮフォトダイオードＰＤ１〜４の間隔は２０μｍ程度にまで広がってしまい、光学ピックアップ装置用の受光素子の用途に用いるのは困難となってしまう。
特開２００１−３２００７９号公報

本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、感度向上のために絶縁膜に開口部を形成しても、導電層およびマスク層をエッチングストッパとしているのでリークの原因となるダメージを与えることなく、各フォトダイオードを構成する第２半導体層に接続する導電層は個々のフォトダイオード毎に分割されたパターンとなっているので短絡せずにフォトダイオードを構成することができる半導体装置とその製造方法を提供することである。

上記の目的を達成するため、本発明の半導体装置は、素子分離領域を介して複数のフォトダイオードが隣接して並べられて形成された半導体装置であって、第１導電型の第１半導体層と、上記第１半導体層の主面に形成された第２導電型の第２半導体層と、上記複数のフォトダイオードの領域に分離するように少なくとも上記第２半導体層において形成された素子分離領域と、上記複数のフォトダイオード全体に対する外周部において上記第２半導体層に接続し、かつ、個々のフォトダイオード毎に分割されたパターンで、上記第２半導体層の上層に形成された導電層と、上記導電層を被覆して全面に形成された絶縁層とを有し、上記導電層のパターンより内側の領域において上記絶縁層に上記第２半導体層に達する開口部が形成されている。

上記の本発明の半導体装置は、第１導電型の第１半導体層の主面に第２導電型の第２半導体層が形成され、少なくとも上記第２半導体層において形成された素子分離領域が形成されて複数のフォトダイオードの領域に分離されている。
また、複数のフォトダイオード全体に対する外周に沿って第２半導体層に接続し、かつ、個々のフォトダイオード毎に分割されたパターンで、第２半導体層の上層に導電層が形成されている。
さらに、導電層を被覆して全面に絶縁層が形成されており、導電層のパターンより内側の領域において絶縁層に第２半導体層に達する開口部が形成されている。

上記の本発明の半導体装置は、好適には、上記絶縁層が第１絶縁層と上記第１絶縁層上に形成された第２絶縁層を含み、上記第１絶縁層と上記第２絶縁層の間または上記第１絶縁層上に形成されたマスク層をさらに有する。
さらに好適には、上記マスク層は、隣接する上記フォトダイオードの上記第２半導体層上に形成された上記導電層のそれぞれに重なり領域を有するパターンで形成されている。
またさらに好適には、上記マスク層は、上記導電層の外側の領域において上記重なり領域を有するパターンで形成されている。あるいは好適には、上記導電層は、さらに隣接する上記フォトダイオードの間の上記素子分離領域上にも形成されており、上記マスク層は、上記導電層の内側における上記開口部内において、上記フォトダイオードの間の上記素子分離領域上の上記導電層に上記重なり領域を有するパターンで形成されている。
また、好適には、上記マスク層は、上記開口部の外周に沿って環状に形成されている。

また、上記の目的を達成するため、本発明の半導体装置の製造方法は、素子分離領域を介して複数のフォトダイオードが隣接して並べられた半導体装置の製造方法であって、第１導電型の第１半導体層の主面に第２導電型の第２半導体層を形成する工程と、上記複数のフォトダイオードの領域に分離するように少なくとも上記第２半導体層において素子分離領域を形成する工程と、上記第２半導体層上に導電層を形成する工程と、上記導電層上に第１絶縁層を形成する工程と、上記第１絶縁層上に上記導電層と重なり領域を有するマスク層を形成する工程と、上記マスク層上に第２絶縁層を形成する工程と、開口領域内のいずれの位置においても上記導電層および／または上記マスク層が存在するパターンで、上記導電層および上記マスク層をエッチングストッパとして、上記導電層および上記マスク層を露出させる開口部を上記第１絶縁層および上記第２絶縁層に形成する第１エッチング工程と、上記開口部内に露出した上記導電層を除去する第２エッチング工程とを有する。

上記の本発明の半導体装置の製造方法は、まず、第１導電型の第１半導体層の主面に第２導電型の第２半導体層を形成し、複数のフォトダイオードの領域に分離するように少なくとも第２半導体層において素子分離領域を形成する。
次に、第２半導体層上に導電層を形成し、導電層上に第１絶縁層を形成し、第１絶縁層上に導電層と重なり領域を有するマスク層を形成し、マスク層上に第２絶縁層を形成する。
次に、第１エッチングとして、開口領域内のいずれの位置においても導電層および／またはマスク層が存在するパターンで、導電層およびマスク層をエッチングストッパとして、導電層およびマスク層を露出させる開口部を第１絶縁層および第２絶縁層に形成し、さらに第２エッチングとして、開口部内に露出した導電層を除去する。

上記の本発明の半導体装置の製造方法は、好適には、上記導電層を形成する工程において、上記複数のフォトダイオード全体を被覆するパターンで形成し、上記マスク層を形成する工程において、隣接する上記フォトダイオードの間の素子分離領域の延長部における上記導電層の外側の領域において上記導電層と重なり領域を有するパターンで形成し、上記第２エッチング工程において、上記重なり領域における上記導電層をオーバーエッチングにより除去する。
あるいは好適には、上記導電層を形成する工程において、個々の上記フォトダイオードに分割して、隣接する上記フォトダイオードの間の上記素子分離領域上に至るまで被覆して形成し、上記マスク層を形成する工程において、上記フォトダイオードの間の上記素子分離領域上において上記導電層と重なり領域を有するパターンで形成する。
また、好適には、上記第１エッチングがドライエッチングであり、上記第２エッチングがウェットエッチングである。

また、上記の目的を達成するため、本発明の半導体装置の製造方法は、素子分離領域を介して複数のフォトダイオードが隣接して並べられた半導体装置の製造方法であって、第１導電型の第１半導体層の主面に第２導電型の第２半導体層を形成する工程と、上記複数のフォトダイオードの領域に分離するように少なくとも上記第２半導体層において素子分離領域を形成する工程と、上記第２半導体層上に、上記複数のフォトダイオード全体に対する外周部において上記第２半導体層に接続し、かつ、個々のフォトダイオード毎に分割されたパターンで、導電層を形成する工程と、上記第２半導体層上に、上記導電層の内側の領域において第１マスク層を形成する工程と、上記導電層および上記第１マスク層上に第１絶縁層を形成する工程と、上記第１マスク層をエッチングストッパとして上記第１絶縁層に開口部を形成する第１エッチング工程と、上記開口部内に露出した上記第１マスク層を、オーバーエッチングにより上記開口部外周に残存する部分も含めて完全に除去する第２エッチング工程とを有する。

上記の本発明の半導体装置の製造方法は、第１導電型の第１半導体層の主面に第２導電型の第２半導体層を形成し、複数のフォトダイオードの領域に分離するように少なくとも第２半導体層において素子分離領域を形成する。
次に、第２半導体層上に、複数のフォトダイオード全体に対する外周に沿って第２半導体層に接続し、かつ、個々のフォトダイオード毎に分割されたパターンで、導電層を形成し、また、第２半導体層上に、導電層の内側の領域において第１マスク層を形成する。
次に、導電層および第１マスク層上に第１絶縁層を形成し、第１エッチングとして、第１マスク層をエッチングストッパとして第１絶縁層に開口部を形成し、第２エッチングとして、開口部内に露出した第１マスク層を、オーバーエッチングにより開口部外周に残存する部分も含めて完全に除去する。

上記の本発明の半導体装置の製造方法は、好適には、上記第１絶縁層を形成する工程の後、上記第１エッチング工程の前に、上記第１絶縁層上に、上記第１マスク層の外周部において重なり領域を有する環状の第２マスク層を形成する工程と、上記第２マスク層上に第２絶縁層を形成する工程をさらに有し、上記第１エッチング工程において、開口領域内のいずれの位置においても上記第１マスク層および／または上記第２マスク層が存在するパターンで、上記第１マスク層および上記第２マスク層をエッチングストッパとして、上記第１マスク層および上記第２マスク層を露出させる開口部を上記第１絶縁層および上記第２絶縁層に形成する。
また、好適には、上記第１エッチングがドライエッチングであり、上記第２エッチングがウェットエッチングである。

本発明の半導体装置によれば、素子分離領域を介して複数のフォトダイオードを構成する半導体装置において、感度向上のために絶縁膜に開口部を形成しても、導電層などをエッチングストッパとして開口できるのでリークの原因となるダメージを与えることなく、各フォトダイオードを構成する第２半導体層に接続する導電層は個々のフォトダイオード毎に分割されたパターンとなっているので短絡せずにフォトダイオードを構成することができる。

本発明の半導体装置の製造方法によれば、素子分離領域を介して複数のフォトダイオードを構成する半導体装置を製造するときに、感度向上のために絶縁膜に開口部を形成しても、導電層などをエッチングストッパとしているのでリークの原因となるダメージを与えることなく、各フォトダイオードを構成する第２半導体層に接続する導電層は個々のフォトダイオード毎に分割されたパターンとして形成できるので短絡せずにフォトダイオードを構成することができる。

以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。

第１実施形態
本実施形態に係る半導体装置は、素子分離領域を介して４個のフォトダイオードが隣接して並べられて形成された半導体装置であり、その構成を図１（Ａ）の平面図と、図１（Ａ）中のＸ−Ｘ’における断面図である図１（Ｂ）およびＹ−Ｙ’における断面図である図１（Ｃ）に示す。
例えば、ｐ⁺⁺型シリコン半導体基板１０上に、Ｉ層であるｐ^- 型エピタキシャル層１１が形成されており、その上層にｎ型エピタキシャル層１２が形成されてｐｎ接合が形成されている。ｎ型エピタキシャル層１２からｐ^- 型エピタキシャル層１１の表層部分にかけて、ｐ⁺⁺型半導体領域（１３，１４，１５）によって４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）領域に分離されている。さらに、各ＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）領域のそれぞれにおいて、ｎ型エピタキシャル層１２の表層部にｎ⁺型半導体領域１６が形成されている。ｎ⁺型半導体領域１６の中央部における表面に窒化シリコン層１６ａが形成されており、窒化シリコン層１６ａの外周部であるｎ⁺型半導体領域１６の縁部近傍における表面にプラチナシリサイドなどのシリサイド層１６ｂが形成されている。窒化シリコン層１６ａとシリサイド層１６ｂは、例えば３０ｎｍ程度の膜厚である。
また、４個のＰＩＮフォトダイオード領域を取り囲むようにして、ＬＯＣＯＳ(local oxidation of silicon)素子分離絶縁膜１７が形成されており、ＬＯＣＯＳ素子分離絶縁膜の下層にもｐ⁺⁺型半導体領域（１３，１４）が設けられて素子分離がなされている。
上記のように、第１導電型の第１半導体層（ｐ⁺⁺型シリコン半導体基板１０およびｐ^- 型エピタキシャル層１１）の主面に第２導電型の第２半導体層（ｎ型エピタキシャル層１２およびｎ⁺型半導体領域１６）が形成され、ｐ⁺⁺型半導体領域（１３，１４，１５）およびＬＯＣＯＳ素子分離絶縁膜１７からなる素子分離領域によって分離されており、それぞれが略正方形の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が隣接して並べられ、全体で外周が略正方形の形状の構成となっている。
個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）の一辺は、例えば数〜十数μｍ程度であり、４個集積されてなる略正方形の一辺は、例えば４０μｍ程度である。また、各ＰＩＮフォトダイオードの受光面間の間隔は、５μｍ程度以下にまで近づけられている。

上記の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）全体に対する外周に沿って第２半導体層を構成するｎ⁺型半導体領域１６に接続し、かつ、個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）毎に分割されたパターンで、ｎ⁺型半導体領域１６の上層にシリサイド層１６ｂを介して、例えばＡｌ／ＴｉＷなどの金属などからなる導電層１８が形成されている。
即ち、個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が略正方形であり、それぞれの二辺においてシリサイド層１６ｂを介してｎ⁺型半導体領域１６に接続するようなパターンの導電層１８が形成されている。

導電層１８を被覆して全面に酸化シリコンなどの第１絶縁層１９が形成されており、さらに第１絶縁層１６の上層に、導電層１８の外側の領域において、隣接する２つのＰＩＮフォトダイオードに形成された２箇所の導電層１８のそれぞれに重なり領域を有するパターンで、例えばＴｉＮ／Ａｌ／ＴｉＮなどからなるマスク層２０が形成されている。

さらに、マスク層２０を被覆して全面に酸化シリコンなどの第２絶縁層２１が形成されており、導電層１８とマスク層２０のパターンより内側の領域において、第１絶縁層１９および第２絶縁層２１に、第２半導体層を構成するｎ⁺型半導体領域１６上の窒化シリコン層１６ａとシリサイド層１６ｂに達する開口部Ｈが形成されている。また、開口部Ｈ内を被覆するように表面保護層２２が成されている。

上記の構成の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）において、ｎ⁺型半導体領域１６とｐ^- 型エピタキシャル層１１に逆バイアスを印加すると、ｐｎ接合面から空乏層が拡がり、形成された空乏層に光が入射すると電子−正孔対が発生して光信号が得られる。
ここで、導電層１８はシリサイド層１６ｂを介してｎ⁺型半導体領域１６に接続しているので、導電層１８を介してｎ⁺型半導体領域１６に電圧を印加することができる。
上記の第１および第２絶縁膜は、各ＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）に入射する光を減衰させてしまうが開口部Ｈが形成されていることでこの減衰を回避することができる。

上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図２（Ａ）の平面図および図２（Ａ）中のＸ−Ｘ’における断面図である図２（Ｂ）に示すように、例えば、ｐ⁺⁺型シリコン半導体基板１０上に、エピタキシャル成長法により、Ｉ層であるｐ型エピタキシャル層１１とｎ型エピタキシャル層１２を形成する。
これらのエピタキシャル成長前後においてｐ型不純物を導入してｐ⁺⁺型半導体領域（１３，１４）を形成し、さらにＬＯＣＯＳ素子分離絶縁膜１７を形成して素子分離を行う。さらに、ｎ型エピタキシャル層１２の表層部に、ｐ型不純物の導入によりｐ⁺⁺型半導体領域（１３，１４）に接続するようにｐ⁺⁺型半導体領域１５を形成し、ｎ型不純物の導入によりｎ⁺型半導体領域１６を形成する。ｎ⁺型半導体領域１６の中央部における表面に窒化シリコン層１６ａを３０ｎｍ程度の膜厚でパターン形成し、シリサイド化防止機能を有する窒化シリコン層１６ａをマスクとして窒化シリコン層１６ａの外周部であるｎ⁺型半導体領域１６の縁部近傍における表面にプラチナシリサイドなどのシリサイド層１６ｂを３０ｎｍ程度の膜厚で形成する。
以上のようにして、それぞれが略正方形の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が隣接して並べられた構成とする。
各ＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）は、十字状に形成されたｐ^＋＋型半導体領域１３、１４、１５により、互いに分離されている。

次に、図３（Ａ）の平面図と、図３（Ａ）中のＸ−Ｘ’における断面図である図３（Ｂ）およびＹ−Ｙ’における断面図である図３（Ｃ）に示すように、例えばスパッタリング法により、ｎ⁺型半導体領域１６の上の窒化シリコン層１６ａおよびシリサイド層１６ｂを被覆して全面にＡｌ／ＴｉＷなどの金属層を２００〜３００ｎｍの膜厚で堆積させ、４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）全体を被覆するようにパターニング加工して導電層１８を形成する。
ここで、導電層１８を構成する材料としては、下層の窒化シリコン層１６ａおよびシリサイド層１６ｂおよび後工程で形成する第１絶縁膜１９と第２絶縁膜２０に対して選択比を有して除去可能な材料であればよく、Ａｌ／ＴｉＷ層に限定されない。
さらに、導電層１８を被覆して全面に第１絶縁膜１９を形成する。第１絶縁膜１９は、例えばＣＶＤ(chemical vapor deposition)法によりＴＥＯＳ（tetraethylorthosilicate）を原料として酸化シリコンを堆積させる、ＢＰＳＧ（リンおよびホウ素を含む酸化シリコン）膜を堆積させる、あるいは、ＣＶＤ法により窒化シリコンを堆積させるなどの工程により、単層あるいは複数の層を積層して形成する。

次に、例えばスパッタリング法により第１絶縁膜１９上にＴｉＮ／Ａｌ／ＴｉＮなどを２００〜３００ｎｍの膜厚で堆積させ、隣接する２つのＰＩＮフォトダイオードの間の素子分離領域の延長部における導電層１８の外側の領域において、導電層１８と重なり領域を有するパターンとなるようにパターニング加工してマスク層２０を形成する。
ここで、マスク層２０を構成する材料としては、第１絶縁膜１９と後工程で形成する第２絶縁膜２０に対して選択比を有していればよく、ＴｉＮ／Ａｌ／ＴｉＮ層に限定されない。
さらに、第１絶縁膜１９と同様にして、マスク層２０を被覆して全面に第２絶縁膜２１を形成する。

次に、図４（Ａ）の平面図と、図４（Ａ）中のＸ−Ｘ’における断面図である図４（Ｂ）およびＹ−Ｙ’における断面図である図４（Ｃ）に示すように、開口領域内のいずれの位置においても導電層１８および／またはマスク層２０が存在するパターンのレジスト膜Ｒ１を形成する。

次に、図５（Ａ）の平面図と、図５（Ａ）中のＸ−Ｘ’における断面図である図５（Ｂ）およびＹ−Ｙ’における断面図である図５（Ｃ）に示すように、例えば、導電層１８およびマスク層２０をエッチングストッパとして、第１エッチングとして反応性イオンエッチングなどのドライエッチングを行い、導電層１８およびマスク層２０を露出させる開口部Ｈを第１絶縁層１９および第２絶縁層２１に形成する。
ここで、レジスト膜Ｒ１の開口領域は導電層１８の形成領域の外方にまで延伸しており、マスク層２０がない場合には開口部Ｈが素子分離絶縁膜１７にかかってこれを掘り進んでしまうことになるが、マスク層２０がエッチングを停止するので上記のような不具合は起こらない。

次に、図６（Ａ）の平面図と、図６（Ａ）中のＸ−Ｘ’における断面図である図６（Ｂ）およびＹ−Ｙ’における断面図である図６（Ｃ）に示すように、例えば、レジスト膜Ｒ１を除去した後、第２エッチングとして、第１絶縁膜１９および第２絶縁膜２０をエッチングマスクとしてウェットエッチングを施し、導電層１８をエッチング除去する。ここでは、マスク層２０は残されるタイプのエッチング液を用いて行っている。
上記のエッチングにより、導電層１８は、４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）全体に対する外周に沿って第２半導体層を構成するｎ⁺型半導体領域１６に接続し、かつ、個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）毎に分割されたパターンとなるが、マスク層２０との重なり領域における導電層１８がまだ残されているので、この部分の導電層１８により１つに繋がったままとなっている。

次に、図７（Ａ）の平面図と、図７（Ａ）中のＸ−Ｘ’における断面図である図７（Ｂ）およびＹ−Ｙ’における断面図である図７（Ｃ）に示すように、上記の第２エッチングをオーバーエッチングして、エッチングを水平方向にも進行させ、導電層１８を後退させる。これにより、マスク層２０との重なり領域における導電層１８が除去され、導電層１８は、４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）全体に対する外周に沿って第２半導体層を構成するｎ⁺型半導体領域１６に接続し、かつ、個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）毎に分割されたパターンとなる。
この後、例えばＣＶＤ法により全面に窒化シリコンなどの絶縁膜を堆積させ、表面保護層２２を形成して、図１（Ａ）〜（Ｃ）に示す本実施形態の半導体装置を製造することができる。

上記の本実施形態の半導体装置と、その製造方法では、上記のように、感度向上のために絶縁膜に開口部を形成しても、導電層およびマスク層をエッチングストッパとしているのでリークの原因となるダメージを与えることなく、各フォトダイオードを構成する第２半導体層に接続する導電層は個々のフォトダイオード毎に分割されたパターンとなっているので短絡せずにフォトダイオードを構成することができる。

上記の実施形態においては、第２エッチングにおいてマスク層２０は除去されないタイプのエッチング液を用いているが、これに限らず、導電層１８とマスク層２０を同時に除去するようにしてもよい。

第２実施形態
本実施形態に係る半導体装置は、第１実施形態と同様に、素子分離領域を介して４個のフォトダイオードが隣接して並べられて形成された半導体装置であり、その構成を図８（Ａ）の平面図と、図８（Ａ）中のＸ−Ｘ’における断面図である図８（Ｂ）に示す。
第１実施形態と同様にして、４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が構成されている。但し、本実施形態においては、４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）領域に分離する領域においても、ＬＯＣＯＳ素子分離絶縁膜１７が形成されている。
即ち、第１導電型の第１半導体層（ｐ⁺⁺型シリコン半導体基板１０およびｐ^- 型エピタキシャル層１１）の主面に第２導電型の第２半導体層（ｎ型エピタキシャル層１２およびｎ⁺型半導体領域１６）が形成され、ｎ⁺型半導体領域１６の中央部における表面に窒化シリコン層１６ａが形成されており、窒化シリコン層１６ａの外周部であるｎ⁺型半導体領域１６の縁部近傍における表面にプラチナシリサイドなどのシリサイド層１６ｂが形成されており、さらにｐ⁺⁺型半導体領域（１３，１４）およびＬＯＣＯＳ素子分離絶縁膜１７からなる素子分離領域によって分離されており、それぞれが略正方形の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が隣接して並べられ、全体で外周が略正方形の形状の構成となっている。
個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）の一辺は、例えば数〜十数μｍ程度であり、４個集積されてなる略正方形の一辺は、例えば４０μｍ程度である。また、各ＰＩＮフォトダイオードの受光面間の間隔は、５μｍ程度以下にまで近づけられている。

上記の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）全体に対する外周に沿って第２半導体層を構成するｎ⁺型半導体領域１６に接続し、かつ、個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）毎に分割されたパターンで、ｎ⁺型半導体領域１６の上層にシリサイド層１６ｂを介して、例えばＡｌ／ＴｉＷなどの金属などからなる導電層１８が形成されている。
即ち、個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が略正方形であり、それぞれの二辺においてシリサイド層１６ｂを介してｎ⁺型半導体領域１６に接続するようなパターンの導電層１８が形成されている。
ここで、導電層１８は、さらに隣接するＰＩＮフォトダイオードの間の素子分離領域上にも形成されている。

導電層１８を被覆して全面に酸化シリコンなどの第１絶縁層１９が形成されており、さらに第１絶縁層１９の上層に、隣接するＰＩＮフォトダイオードの間の素子分離領域上において、導電層１８のそれぞれに重なり領域を有するパターンで、例えばＴｉＮ／Ａｌ／ＴｉＮなどからなるマスク層２０が形成されている。
ここでは、４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が十字の形状の素子分離領域で素子分離されているおり、この領域に形成されたマスク層２０も十字の形状として形成されている。

さらに、第１絶縁膜１９上に酸化シリコンなどの第２絶縁層２１が形成されており、導電層１８より内側で、導電層１８とマスク層２０のパターンで囲まれた領域において、第１絶縁層１９および第２絶縁層２１に、第２半導体層を構成するｎ⁺型半導体領域１６上の窒化シリコン層１６ａおよびシリサイド層１６ｂに達する開口部Ｈが形成されている。開口部Ｈ内において、第２絶縁膜２１は全て除去されており、第１絶縁膜１９はマスク層２０の下部において残されて、他は除去されている。
また、開口部Ｈ内を被覆するように表面保護層２２が成されている。

上記の構成の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）において、導電層１８はシリサイド層１６ｂを介してｎ⁺型半導体領域１６に接続しているので、導電層１８を介してｎ⁺型半導体領域１６に電圧を印加することができる。

上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図９（Ａ）の平面図および図９（Ａ）中のＸ−Ｘ’における断面図である図９（Ｂ）に示すように、第１実施形態と同様にして、それぞれが略正方形の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が隣接して並べられた構成とする。但し、ここでは４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）領域に分離する領域においても、ＬＯＣＯＳ素子分離絶縁膜１７を形成する。

次に、図１０（Ａ）の平面図および図１０（Ａ）中のＸ−Ｘ’における断面図である図１０（Ｂ）に示すように、例えばスパッタリング法により、ｎ⁺型半導体領域１６上の窒化シリコン層１６ａおよびシリサイド層１６ｂを被覆して全面にＡｌ／ＴｉＷなどの金属層を２００〜３００ｎｍの膜厚で堆積させ、４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）のそれぞれに分割し、かつ、隣接するＰＩＮフォトダイオードの間の素子分離領域上に至るまで被覆するように、パターニング加工して導電層１８を形成する。
さらに、導電層１８を被覆して全面に第１絶縁膜１９を形成する。第１絶縁膜１９は、例えばＣＶＤ法によりＴＥＯＳを原料として酸化シリコンを堆積させる、ＢＰＳＧ膜を堆積させる、あるいは、ＣＶＤ法により窒化シリコンを堆積させるなどの工程により、単層あるいは複数の層を積層して形成する。

次に、例えばスパッタリング法により第１絶縁膜１９上にＴｉＮ／Ａｌ／ＴｉＮなどを２００〜３００ｎｍの膜厚で堆積させ、ＰＩＮフォトダイオードの間の素子分離領域上において導電層１８と重なり領域を有するパターンとなるようにパターニング加工してマスク層２０を形成する。
さらに、第１絶縁膜１９と同様にして、マスク層２０を被覆して全面に第２絶縁膜２１を形成する。

次に、図１１（Ａ）の平面図および図１１（Ａ）中のＸ−Ｘ’における断面図である図１１（Ｂ）に示すように、開口領域内のいずれの位置においても導電層１８および／またはマスク層２０が存在するパターンのレジスト膜Ｒ２を形成する。

次に、図１２（Ａ）の平面図および図１２（Ａ）中のＸ−Ｘ’における断面図である図１２（Ｂ）に示すように、例えば、導電層１８およびマスク層２０をエッチングストッパとして、第１エッチングとして反応性イオンエッチングなどのドライエッチングを行い、導電層１８およびマスク層２０を露出させる開口部Ｈを第１絶縁層１９および第２絶縁層２１に形成する。
ここで、レジスト膜Ｒ２の開口領域中において、ＰＩＮフォトダイオードの間の素子分離領域上に導電層１８が形成されていない領域が存在しており、マスク層２０がない場合には開口部Ｈが素子分離絶縁膜を掘り進んでしまうことになるが、マスク層２０がエッチングを停止するので上記のような不具合は起こらない。

次に、図１３（Ａ）の平面図および図１３（Ａ）中のＸ−Ｘ’における断面図である図１３（Ｂ）に示すように、例えば、レジスト膜Ｒ２を除去した後、第２エッチングとして、第１絶縁膜１９および第２絶縁膜２０をエッチングマスクとしてウェットエッチングを施し、導電層１８をエッチング除去する。ここでは、マスク層２０は残されるタイプのエッチング液を用いて行っている。
上記のエッチングにより、各導電層１８に対してｎ⁺型半導体領域１６上の窒化シリコン層１６ａおよびシリサイド層１６ｂを開口する開口部が形成されたことになる。各導電層１８は、マスク層２０との重なり領域である隣接するＰＩＮフォトダイオードの間の素子分離領域上において一部残されていることになるが、上記のように形成時から各ＰＩＮフォトダイオードに分割されていたので、短絡などの問題はない。あるいは、第２エッチングにおいてオーバーエッチングを行い、ＰＩＮフォトダイオードの間の素子分離領域上の導電層１８を完全に除去してもよい。
この後、例えばＣＶＤ法により全面に窒化シリコンなどの絶縁膜を堆積させ、表面保護層２２を形成して、図８（Ａ）および（Ｂ）に示す本実施形態の半導体装置を製造することができる。

上記の本実施形態の半導体装置と、その製造方法では、上記のように、感度向上のために絶縁膜に開口部を形成しても、導電層およびマスク層をエッチングストッパとしているのでリークの原因となるダメージを与えることなく、各フォトダイオードを構成する第２半導体層に接続する導電層は個々のフォトダイオード毎に分割されたパターンとなっているので短絡せずにフォトダイオードを構成することができる。

上記の実施形態においては、第２エッチングにおいてマスク層２０が除去されないタイプのエッチング液を用いているが、これに限らず、マスク層も同時に除去するようにしてもよい。

第３実施形態
本実施形態に係る半導体装置は、第１実施形態と同様に、素子分離領域を介して４個のフォトダイオードが隣接して並べられて形成された半導体装置であり、その構成を図１４（Ａ）の平面図と、図１４（Ａ）中のＸ−Ｘ’における断面図である図１４（Ｂ）に示す。
第１実施形態と同様にして、４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が構成されている。
即ち、第１導電型の第１半導体層（ｐ⁺⁺型シリコン半導体基板１０およびｐ^- 型エピタキシャル層１１）の主面に第２導電型の第２半導体層（ｎ型エピタキシャル層１２およびｎ⁺型半導体領域１６）が形成され、ｎ⁺型半導体領域１６の中央部における表面に窒化シリコン層１６ａが形成されており、窒化シリコン層１６ａの外周部であるｎ⁺型半導体領域１６の縁部近傍における表面にプラチナシリサイドなどのシリサイド層１６ｂが形成されており、さらにｐ⁺⁺型半導体領域（１３，１４，１５）およびＬＯＣＯＳ素子分離絶縁膜１７からなる素子分離領域によって分離されており、それぞれが略正方形の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が隣接して並べられ、全体で外周が略正方形の形状の構成となっている。
個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）の一辺は、例えば数〜十数μｍ程度であり、４個集積されてなる略正方形の一辺は、例えば４０μｍ程度である。また、各ＰＩＮフォトダイオードの受光面間の間隔は、５μｍ程度以下にまで近づけられている。

上記の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）全体に対する外周に沿ってシリサイド層１６ｂを介して第２半導体層を構成するｎ⁺型半導体領域１６に接続し、かつ、個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）毎に分割されたパターンで、ｎ⁺型半導体領域１６の上層にシリサイド層１６ｂを介して、例えばＡｌ／ＴｉＷなどの金属などからなる導電層２３が形成されている。
即ち、個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が略正方形であり、それぞれの二辺においてシリサイド層１６ｂを介してｎ⁺型半導体領域１６に接続するようなパターンの導電層２３が形成されている。

導電層２３を被覆して全面に酸化シリコンなどの絶縁層２５が形成されている。
また、導電層２３のパターンより内側の領域において、絶縁層２５に、第２半導体層を構成するｎ⁺型半導体領域１６上の窒化シリコン層１６ａおよびシリサイド層１６ｂに達する開口部Ｈが形成されている。
また、開口部Ｈ内を被覆するように表面保護層２６が成されている。

上記の構成の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）において、導電層２３はシリサイド層１６ｂを介してｎ⁺型半導体領域１６に接続しているので、導電層２３を介してｎ⁺型半導体領域１６に電圧を印加することができる。

上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図１５（Ａ）の平面図および図１５（Ａ）中のＸ−Ｘ’における断面図である図１５（Ｂ）に示すように、第１実施形態と同様にして、それぞれが略正方形の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が隣接して並べられた構成とする。

次に、例えばスパッタリング法により、ｎ⁺型半導体領域１６上の窒化シリコン層１６ａおよびシリサイド層１６ｂを被覆して全面にＡｌ／ＴｉＷなどの金属層を２００〜３００ｎｍの膜厚で堆積させ、上記の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）全体に対する外周に沿ってシリサイド層１６ｂを介して第２半導体層を構成するｎ⁺型半導体領域１６に接続し、かつ、個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）毎に分割されたパターンにパターニング加工して導電層２３を形成する。

上記の導電層２３のパターニング加工と同時に、導電層２３と同一のＡｌ／ＴｉＷなどの金属層のパターニング加工により、窒化シリコン層１６ａを介して第２半導体層を構成するｎ⁺型半導体領域１６上に、導電層２３の内側の領域においてマスク層２４を形成する。
さらに、導電層２３およびマスク層２４を被覆して全面に絶縁膜２５を形成する。絶縁膜２５は、例えばＣＶＤ法によりＴＥＯＳを原料として酸化シリコンを堆積させる、ＢＰＳＧ膜を堆積させる、あるいは、ＣＶＤ法により窒化シリコンを堆積させるなどの工程により、単層あるいは複数の層を積層して形成する。

次に、図１６（Ａ）の平面図および図１６（Ａ）中のＸ−Ｘ’における断面図である図１６（Ｂ）に示すように、マスク層２４の領域のみを開口するパターンのレジスト膜Ｒ３を形成する。

次に、図１７（Ａ）の平面図および図１７（Ａ）中のＸ−Ｘ’における断面図である図１７（Ｂ）に示すように、マスク層２４をエッチングストッパとして、第１エッチングとして反応性イオンエッチングなどのドライエッチングを行い、マスク層２４を露出させる開口部Ｈを絶縁層２５に形成する。

次に、図１８（Ａ）の平面図および図１８（Ａ）中のＸ−Ｘ’における断面図である図１８（Ｂ）に示すように、例えば、レジスト膜Ｒ３を除去した後、第２エッチングとして、絶縁膜２５をエッチングマスクとしてウェットエッチングを施し、マスク層２４をエッチング除去する。
上記のエッチングにより、マスク層２４は、レジスト膜Ｒ３との重なり領域において、４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）のｎ⁺型半導体領域１６に窒化シリコン層１６ａを介して接続するようなパターンが残されたままとなっている。

次に、図１９（Ａ）の平面図および図１９（Ａ）中のＸ−Ｘ’における断面図である図１９（Ｂ）に示すように、上記の第２エッチングをオーバーエッチングして、エッチングを水平方向にも進行させ、マスク層２４を後退させて除去しても悪影響がなく、あるいは窒化シリコン層１６ａが存在するのでこの上層である限りマスク層２４が一部残されても短絡の虞はない。
この後、例えばＣＶＤ法により全面に窒化シリコンなどの絶縁膜を堆積させ、表面保護層２６を形成して、図１４（Ａ）および（Ｂ）に示す本実施形態の半導体装置を製造することができる。

上記の本実施形態の半導体装置と、その製造方法では、上記のように、感度向上のために絶縁膜に開口部を形成しても、導電層およびマスク層をエッチングストッパとしているのでリークの原因となるダメージを与えることなく、各フォトダイオードを構成する第２半導体層に接続する導電層は個々のフォトダイオード毎に分割されたパターンとなっているので短絡せずにフォトダイオードを構成することができる。

本実施形態において、４個のＰＩＮフォトダイオード間の素子分離はｐ⁺⁺型半導体領域により行っているが、第２実施形態と同様にＬＯＣＯＳ素子分離絶縁膜を用いてもよい。

第４実施形態
本実施形態に係る半導体装置は、第１実施形態と同様に、素子分離領域を介して４個のフォトダイオードが隣接して並べられて形成された半導体装置であり、その構成を図２０（Ａ）の平面図と、図２０（Ａ）中のＸ−Ｘ’における断面図である図２０（Ｂ）に示す。
第１実施形態と同様にして、４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が構成されている。
即ち、第１導電型の第１半導体層（ｐ⁺⁺型シリコン半導体基板１０およびｐ^- 型エピタキシャル層１１）の主面に第２導電型の第２半導体層（ｎ型エピタキシャル層１２およびｎ⁺型半導体領域１６）が形成され、ｎ⁺型半導体領域１６の中央部における表面に窒化シリコン層１６ａが形成されており、窒化シリコン層１６ａの外周部であるｎ⁺型半導体領域１６の縁部近傍における表面にプラチナシリサイドなどのシリサイド層１６ｂが形成され、さらにｐ⁺⁺型半導体領域（１３，１４，１５）およびＬＯＣＯＳ素子分離絶縁膜１７からなる素子分離領域によって分離されており、それぞれが略正方形の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が隣接して並べられ、全体で外周が略正方形の形状の構成となっている。
個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）の一辺は、例えば数〜十数μｍ程度であり、４個集積されてなる略正方形の一辺は、例えば４０μｍ程度である。また、各ＰＩＮフォトダイオードの受光面間の間隔は、５μｍ程度以下にまで近づけられている。

上記の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）全体に対する外周に沿って第２半導体層を構成するｎ⁺型半導体領域１６にシリサイド層１６ｂを介して接続し、かつ、個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）毎に分割されたパターンで、ｎ⁺型半導体領域１６の上層にシリサイド層１６ｂを介して、例えばＡｌ／ＴｉＷなどの金属などからなる導電層２７が形成されている。
即ち、個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が略正方形であり、それぞれの二辺においてシリサイド層１６ｂを介してｎ⁺型半導体領域１６に接続するようなパターンの導電層２７が形成されている。
あるいは、シリサイド層１６ｂは必ずしも形成されていなくてもよく、導電層２７がコンタクトを介してｎ⁺型半導体領域１６に直接接続する構成であってもよい。

導電層２７を被覆して全面に酸化シリコンなどの第１絶縁層２９が形成されており、さらに第１絶縁層２９の上層に第２絶縁層３１が形成されている。
また、導電層２７のパターンより内側の領域において、第１絶縁層２９および第２絶縁層３１に、第２半導体層を構成するｎ⁺型半導体領域１６上の窒化シリコン層１６ａに達する開口部Ｈが形成されている。
ここで、開口部Ｈの外周に沿って、例えばＴｉＮ／Ａｌ／ＴｉＮなどからなる環状の（第２）マスク層３０が形成されている。
また、開口部Ｈ内を被覆するように表面保護層２２が成されている。

上記の構成の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）において、導電層２３はシリサイド層１６ｂを介してｎ⁺型半導体領域１６に接続しているので、導電層２３を介してｎ⁺型半導体領域１６に電圧を印加することができる。

上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図２１（Ａ）の平面図および図２１（Ａ）中のＸ−Ｘ’における断面図である図２１（Ｂ）に示すように、第１実施形態と同様にして、それぞれが略正方形の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）が隣接して並べられた構成とする。

次に、例えばスパッタリング法により、ｎ⁺型半導体領域１６上の窒化シリコン層１６ａおよびシリサイド層１６ｂを被覆して全面にＡｌ／ＴｉＷなどの金属層を２００〜３００ｎｍの膜厚で堆積させ、上記の４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）全体に対する外周に沿ってシリサイド層１６ｂを介して第２半導体層を構成するｎ⁺型半導体領域１６に接続し、かつ、個々のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）毎に分割されたパターンにパターニング加工して導電層２７を形成する。シリサイド層１６ｂは形成しないで、ｎ⁺型半導体領域１６上に導電層２７を直接形成してもよい。

上記の導電層２７のパターニング加工と同時に、導電層２７と同一のＡｌ／ＴｉＷなどの金属層のパターニング加工により、第２半導体層を構成するｎ⁺型半導体領域１６上に窒化シリコン層１６ａを介して、導電層２７の内側の領域において第１マスク層２８を形成する。
さらに、導電層２７および第１マスク層２８を被覆して全面に第１絶縁膜２９を形成する。第１絶縁膜２９は、例えばＣＶＤ法によりＴＥＯＳを原料として酸化シリコンを堆積させる、ＢＰＳＧ膜を堆積させる、あるいは、ＣＶＤ法により窒化シリコンを堆積させるなどの工程により、単層あるいは複数の層を積層して形成する。

次に、例えばスパッタリング法により第１絶縁膜１９上にＴｉＮ／Ａｌ／ＴｉＮなどを２００〜３００ｎｍの膜厚で堆積させ、第１マスク層２８の外周部において重なり領域を有するパターンとなるようにパターニング加工して第２マスク層３０を形成する。
さらに、第１絶縁膜２９と同様にして、第２マスク層３０を被覆して全面に第２絶縁膜３１を形成する。

次に、図２２（Ａ）の平面図および図２２（Ａ）中のＸ−Ｘ’における断面図である図２２（Ｂ）に示すように、開口領域内のいずれの位置においても第１マスク層２８および／または第２マスク層３０が存在するパターンのレジスト膜Ｒ４を形成する。

次に、図２３（Ａ）の平面図および図２３（Ａ）中のＸ−Ｘ’における断面図である図２３（Ｂ）に示すように、例えば、第１マスク層２８および第２マスク層３０をエッチングストッパとして、第１エッチングとして反応性イオンエッチングなどのドライエッチングを行い、第１マスク層２８および第２マスク層３０を露出させる開口部Ｈを第１絶縁層２９および第２絶縁層３１に形成する。
ここで、第２マスク層３０が存在しないとき、第１および第２絶縁層の膜厚が厚い場合にはレジスト膜Ｒ４をマスクとした開口が第１マスク層２８の範囲内に収まるか予想することが困難である場合があるが、本実施形態においては第１マスク層２８の外周で第２マスク層３０と重なり領域を有しており、第２マスク層は第１マスク層よりレジスト膜Ｒ４に近いので、開口が第１および第２マスク層からはずれてしまうことを抑制することができる。

次に、図２４（Ａ）の平面図および図２４（Ａ）中のＸ−Ｘ’における断面図である図２４（Ｂ）に示すように、例えば、レジスト膜Ｒ４を除去した後、第２エッチングとして、第１絶縁膜２９および第２絶縁膜３０をエッチングマスクとしてウェットエッチングを施し、第１マスク層２８をエッチング除去する。ここでは、第２マスク層３０は残されるタイプのエッチング液を用いて行っている。
上記のエッチングにより、第１マスク層２８は、第２マスク層３０との重なり領域において、４個のＰＩＮフォトダイオード（ＰＤ１〜ＰＤ４）のｎ⁺型半導体領域１６上の窒化シリコン層１６ａの上層のパターンが残されたままとなっている。

次に、図２５（Ａ）の平面図および図２５（Ａ）中のＸ−Ｘ’における断面図である図２５（Ｂ）に示すように、上記の第２エッチングをオーバーエッチングして、エッチングを水平方向にも進行させ、第１マスク層２８を後退させて除去しても悪影響がなく、あるいは窒化シリコン層１６ａが存在するのでこの上層である限り第１マスク層２８が一部残されても短絡の虞はない。
この後、例えばＣＶＤ法により全面に窒化シリコンなどの絶縁膜を堆積させ、表面保護層２６を形成して、図２０（Ａ）および（Ｂ）に示す本実施形態の半導体装置を製造することができる。

上記の本実施形態の半導体装置と、その製造方法では、上記のように、感度向上のために絶縁膜に開口部を形成しても、導電層およびマスク層をエッチングストッパとしているのでリークの原因となるダメージを与えることなく、各フォトダイオードを構成する第２半導体層に接続する導電層は個々のフォトダイオード毎に分割されたパターンとなっているので短絡せずにフォトダイオードを構成することができる。

本実施形態において、４個のＰＩＮフォトダイオード間の素子分離はｐ⁺⁺型半導体領域により行っているが、第２実施形態と同様にＬＯＣＯＳ素子分離絶縁膜を用いてもよい。

本発明は上記の説明に限定されない。
例えば、上記の実施形態では４個のフォトダイオードが隣接している構成について説明しているが、これに限らず、例えば２個あるいは３個、あるいは５個以上のフォトダイオードが隣接している構成にも適用できる。
また、上記の各実施形態においては第１半導体層をｐ型、第２半導体層をｎ型として説明したが、これらの導電型を逆にした構成であってもよい。
また、上記の各実施形態においては、４個のフォトダイオード全体に対する外周に沿って第２半導体層を構成するｎ^＋型半導体領域にシリサイド層を形成し、そのシリサイド層に対応して導電層を形成しているが、シリサイド層、導電層の形状はこれに限定されず、例えば、個々のフォトダイオードにおけるｎ^＋型半導体領域の周囲を取り囲むようにシリサイド層、導電層を形成する構成としてもよいし、ｎ^＋型半導体領域の外周部の一部にシリサイド層、導電層を形成する構成としてもよく、更には、ｎ^＋型導電層に形成したシリサイド層の一部に導電層を形成する構成としてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の半導体装置は、ＣＤやＤＶＤなどの光ディスク装置に内蔵される光学ピックアップ装置用の受光素子に用いられる半導体装置に適用できる。
本発明の半導体装置の製造方法は、ＣＤやＤＶＤなどの光ディスク装置に内蔵される光学ピックアップ装置用の受光素子に用いられる半導体装置を製造するのに適用できる。

図１（Ａ）は本発明の第１実施形態に係る半導体装置の平面図であり、図１（Ｂ）は図１（Ａ）中のＸ−Ｘ’における断面図であり、図１（Ｃ）はＹ−Ｙ’における断面図である。 図２（Ａ）は本発明の第１実施形態に係る半導体装置の製造工程を示す平面図であり、図２（Ｂ）は図２（Ａ）中のＸ−Ｘ’における断面図である。 図３（Ａ）は本発明の第１実施形態に係る半導体装置の製造工程を示す平面図であり、図３（Ｂ）は図３（Ａ）中のＸ−Ｘ’における断面図であり、図３（Ｃ）はＹ−Ｙ’における断面図である。 図４（Ａ）は本発明の第１実施形態に係る半導体装置の製造工程を示す平面図であり、図４（Ｂ）は図４（Ａ）中のＸ−Ｘ’における断面図であり、図４（Ｃ）はＹ−Ｙ’における断面図である。 図５（Ａ）は本発明の第１実施形態に係る半導体装置の製造工程を示す平面図であり、図５（Ｂ）は図５（Ａ）中のＸ−Ｘ’における断面図であり、図５（Ｃ）はＹ−Ｙ’における断面図である。 図６（Ａ）は本発明の第１実施形態に係る半導体装置の製造工程を示す平面図であり、図６（Ｂ）は図６（Ａ）中のＸ−Ｘ’における断面図であり、図６（Ｃ）はＹ−Ｙ’における断面図である。 図７（Ａ）は本発明の第１実施形態に係る半導体装置の製造工程を示す平面図であり、図７（Ｂ）は図７（Ａ）中のＸ−Ｘ’における断面図であり、図７（Ｃ）はＹ−Ｙ’における断面図である。 図８（Ａ）は本発明の第２実施形態に係る半導体装置の平面図であり、図８（Ｂ）は図８（Ａ）中のＸ−Ｘ’における断面図である。 図９（Ａ）は本発明の第２実施形態に係る半導体装置の製造工程を示す平面図であり、図９（Ｂ）は図９（Ａ）中のＸ−Ｘ’における断面図である。 図１０（Ａ）は本発明の第２実施形態に係る半導体装置の製造工程を示す平面図であり、図１０（Ｂ）は図１０（Ａ）中のＸ−Ｘ’における断面図である。 図１１（Ａ）は本発明の第２実施形態に係る半導体装置の製造工程を示す平面図であり、図１１（Ｂ）は図１１（Ａ）中のＸ−Ｘ’における断面図である。 図１２（Ａ）は本発明の第２実施形態に係る半導体装置の製造工程を示す平面図であり、図１２（Ｂ）は図１２（Ａ）中のＸ−Ｘ’における断面図である。 図１３（Ａ）は本発明の第２実施形態に係る半導体装置の製造工程を示す平面図であり、図１３（Ｂ）は図１３（Ａ）中のＸ−Ｘ’における断面図である。 図１４（Ａ）は本発明の第３実施形態に係る半導体装置の平面図であり、図１４（Ｂ）は図１４（Ａ）中のＸ−Ｘ’における断面図である。 図１５（Ａ）は本発明の第３実施形態に係る半導体装置の製造工程を示す平面図であり、図１５（Ｂ）は図１５（Ａ）中のＸ−Ｘ’における断面図である。 図１６（Ａ）は本発明の第３実施形態に係る半導体装置の製造工程を示す平面図であり、図１６（Ｂ）は図１６（Ａ）中のＸ−Ｘ’における断面図である。 図１７（Ａ）は本発明の第３実施形態に係る半導体装置の製造工程を示す平面図であり、図１７（Ｂ）は図１７（Ａ）中のＸ−Ｘ’における断面図である。 図１８（Ａ）は本発明の第３実施形態に係る半導体装置の製造工程を示す平面図であり、図１８（Ｂ）は図１８（Ａ）中のＸ−Ｘ’における断面図である。 図１９（Ａ）は本発明の第３実施形態に係る半導体装置の製造工程を示す平面図であり、図１９（Ｂ）は図１９（Ａ）中のＸ−Ｘ’における断面図である。 図２０（Ａ）は本発明の第４実施形態に係る半導体装置の平面図であり、図２０（Ｂ）は図２０（Ａ）中のＸ−Ｘ’における断面図である。 図２１（Ａ）は本発明の第４実施形態に係る半導体装置の製造工程を示す平面図であり、図２１（Ｂ）は図２１（Ａ）中のＸ−Ｘ’における断面図である。 図２２（Ａ）は本発明の第４実施形態に係る半導体装置の製造工程を示す平面図であり、図２２（Ｂ）は図２２（Ａ）中のＸ−Ｘ’における断面図である。 図２３（Ａ）は本発明の第４実施形態に係る半導体装置の製造工程を示す平面図であり、図２３（Ｂ）は図２３（Ａ）中のＸ−Ｘ’における断面図である。 図２４（Ａ）は本発明の第４実施形態に係る半導体装置の製造工程を示す平面図であり、図２４（Ｂ）は図２４（Ａ）中のＸ−Ｘ’における断面図である。 図２５（Ａ）は本発明の第４実施形態に係る半導体装置の製造工程を示す平面図であり、図２５（Ｂ）は図２５（Ａ）中のＸ−Ｘ’における断面図である。 図２６（Ａ）は第１従来例に係る半導体装置の平面図であり、図２６（Ｂ）は図２６（Ａ）中のＸ−Ｘ’における断面図である。 図２７（Ａ）は第１従来例に係る半導体装置の製造工程を示す平面図であり、図２７（Ｂ）は図２７（Ａ）中のＸ−Ｘ’における断面図である。 図２８（Ａ）は第１従来例に係る半導体装置の製造工程を示す平面図であり、図２８（Ｂ）は図２８（Ａ）中のＸ−Ｘ’における断面図である。 図２９（Ａ）は第１従来例に係る半導体装置の製造工程を示す平面図であり、図２９（Ｂ）は図２９（Ａ）中のＸ−Ｘ’における断面図である。 図３０は第２従来例に係る半導体装置の平面図である。 図３１は第３従来例に係る半導体装置の平面図である。 図３２は第４従来例に係る半導体装置の平面図である。

符号の説明

１０…ｐ⁺⁺型シリコン半導体基板、１１…ｐ^- 型エピタキシャル層、１２…ｎ型エピタキシャル層、１３，１４，１５…ｐ⁺⁺型半導体領域、１６…ｎ⁺型半導体領域、１６ａ…窒化シリコン層、１６ｂ…シリサイド層、１７…ＬＯＣＯＳ素子分離絶縁膜、１８…導電層、１９…第１絶縁層、２０…マスク層、２１…第２絶縁層、２２…表面保護層、２３…導電層、２４…マスク層、２５…絶縁膜、２６…表面保護層、２７…導電層、２８…第１マスク層、２９…第１絶縁層、３０…第２マスク層、３１…第２絶縁層、３２…表面保護層、１００…ｐ⁺⁺型シリコン半導体基板、１０１…ｐ^- 型エピタキシャル層、１０２…ｎ型エピタキシャル層、１０３…ｎ⁺型半導体領域、１０４…ＬＯＣＯＳ素子分離絶縁膜、１０５…マスク層、１０６…絶縁層、１０７…レジスト膜、１０８…表面保護層、１１０…マスク層、１１１〜１１４…マスク層、ＰＤ１〜ＰＤ４，ＰＤ…ＰＩＮフォトダイオード、Ｈ…開口部、Ｒ１〜Ｒ４…レジスト膜、Ｓ…レーザスポット

Claims (13)

1. 素子分離領域を介して複数のフォトダイオードが隣接して並べられて形成された半導体装置であって、
   第１導電型の第１半導体層と、
   上記第１半導体層の主面に形成された第２導電型の第２半導体層と、
   上記複数のフォトダイオードの領域に分離するように少なくとも上記第２半導体層において形成された素子分離領域と、
   上記複数のフォトダイオード全体に対する外周部において上記第２半導体層に接続し、かつ、個々のフォトダイオード毎に分割されたパターンで、上記第２半導体層の上層に形成された導電層と、
   上記導電層を被覆して全面に形成された絶縁層と
   を有し、
   上記導電層のパターンより内側の領域において上記絶縁層に上記第２半導体層に達する開口部が形成されている
   半導体装置。
2. 上記絶縁層が第１絶縁層と上記第１絶縁層上に形成された第２絶縁層を含み、
   上記第１絶縁層と上記第２絶縁層の間または上記第１絶縁層上に形成されたマスク層をさらに有する
   請求項１に記載の半導体装置。
3. 上記マスク層は、隣接する上記フォトダイオードの上記第２半導体層上に形成された上記導電層のそれぞれに重なり領域を有するパターンで形成されている
   請求項２に記載の半導体装置。
4. 上記マスク層は、上記導電層の外側の領域において上記重なり領域を有するパターンで形成されている
   請求項３に記載の半導体装置。
5. 上記導電層は、さらに隣接する上記フォトダイオードの間の上記素子分離領域上にも形成されており、
   上記マスク層は、上記導電層の内側における上記開口部内において、上記フォトダイオードの間の上記素子分離領域上の上記導電層に上記重なり領域を有するパターンで形成されている
   請求項３に記載の半導体装置。
6. 上記マスク層は、上記開口部の外周に沿って環状に形成されている
   請求項２に記載の半導体装置。
7. 素子分離領域を介して複数のフォトダイオードが隣接して並べられた半導体装置の製造方法であって、
   第１導電型の第１半導体層の主面に第２導電型の第２半導体層を形成する工程と、
   上記複数のフォトダイオードの領域に分離するように少なくとも上記第２半導体層において素子分離領域を形成する工程と、
   上記第２半導体層上に導電層を形成する工程と、
   上記導電層上に第１絶縁層を形成する工程と、
   上記第１絶縁層上に上記導電層と重なり領域を有するマスク層を形成する工程と、
   上記マスク層上に第２絶縁層を形成する工程と、
   開口領域内のいずれの位置においても上記導電層および／または上記マスク層が存在するパターンで、上記導電層および上記マスク層をエッチングストッパとして、上記導電層および上記マスク層を露出させる開口部を上記第１絶縁層および上記第２絶縁層に形成する第１エッチング工程と、
   上記開口部内に露出した上記導電層を除去する第２エッチング工程と
   を有する半導体装置の製造方法。
8. 上記導電層を形成する工程において、上記複数のフォトダイオード全体を被覆するパターンで形成し、
   上記マスク層を形成する工程において、隣接する上記フォトダイオードの間の素子分離領域の延長部における上記導電層の外側の領域において上記導電層と重なり領域を有するパターンで形成し、
   上記第２エッチング工程において、上記重なり領域における上記導電層をオーバーエッチングにより除去する
   請求項７に記載の半導体装置の製造方法。
9. 上記導電層を形成する工程において、個々の上記フォトダイオードに分割して、隣接する上記フォトダイオードの間の上記素子分離領域上に至るまで被覆して形成し、
   上記マスク層を形成する工程において、上記フォトダイオードの間の上記素子分離領域上において上記導電層と重なり領域を有するパターンで形成する
   請求項７に記載の半導体装置の製造方法。
10. 上記第１エッチングがドライエッチングであり、上記第２エッチングがウェットエッチングである
    請求項７〜９のいずれかに記載の半導体装置の製造方法。
11. 素子分離領域を介して複数のフォトダイオードが隣接して並べられた半導体装置の製造方法であって、
    第１導電型の第１半導体層の主面に第２導電型の第２半導体層を形成する工程と、
    上記複数のフォトダイオードの領域に分離するように少なくとも上記第２半導体層において素子分離領域を形成する工程と、
    上記第２半導体層上に、上記複数のフォトダイオード全体に対する外周部において上記第２半導体層に接続し、かつ、個々のフォトダイオード毎に分割されたパターンで、導電層を形成する工程と、
    上記第２半導体層上に、上記導電層の内側の領域において第１マスク層を形成する工程と、
    上記導電層および上記第１マスク層上に第１絶縁層を形成する工程と、
    上記第１マスク層をエッチングストッパとして上記第１絶縁層に開口部を形成する第１エッチング工程と、
    上記開口部内に露出した上記第１マスク層を、オーバーエッチングにより上記開口部外周に残存する部分も含めて完全に除去する第２エッチング工程と
    を有する半導体装置の製造方法。
12. 上記第１絶縁層を形成する工程の後、上記第１エッチング工程の前に、上記第１絶縁層上に、上記第１マスク層の外周部において重なり領域を有する環状の第２マスク層を形成する工程と、上記第２マスク層上に第２絶縁層を形成する工程をさらに有し、
    上記第１エッチング工程において、開口領域内のいずれの位置においても上記第１マスク層および／または上記第２マスク層が存在するパターンで、上記第１マスク層および上記第２マスク層をエッチングストッパとして、上記第１マスク層および上記第２マスク層を露出させる開口部を上記第１絶縁層および上記第２絶縁層に形成する
    請求項１１に記載の半導体装置の製造方法。
13. 上記第１エッチングがドライエッチングであり、上記第２エッチングがウェットエッチングである
    請求項１１または１２に記載の半導体装置の製造方法。
    

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