JP4326513B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置の製造方法に関し、特に光信号を電気信号に変換する受光素子と変換された電気信号を信号処理するための回路素子を備えた受光素子内蔵型の半導体装置の製造方法に関する。

従来、光信号を電気信号に変換する受光素子と変換された電気信号を信号処理するための回路素子を同一基板上に形成した半導体装置がいくつか提案されている（例えば、特許文献１，２参照。）。このような受光素子内蔵型半導体装置は、主に光ピックアップ等に用いられ、ＩＣ（Integrated Circuit）プロセスを利用し、同一基板上にフォトダイオード等の受光素子と共にＭＯＳ（Metal Oxide Semiconductor）トランジスタやバイポーラトランジスタ等の回路素子を集積して形成される。

ところで、そのような受光素子内蔵型半導体装置に形成されるフォトダイオードは、その半導体装置の用途に応じ、一定レベル以上の受光感度を有していることが必要になる。そのような要件を満たすため、現在のフォトダイオード内蔵型半導体装置では、そのフォトダイオードの受光領域に、入射光の反射を抑えるための反射防止膜を形成するのが一般的である。反射防止膜は、例えば、酸化膜と窒化膜の２層構造で構成される。

しかしながら、このようにフォトダイオードの受光領域に反射防止膜を形成する場合には、半導体装置の形成過程における反射防止膜の膜厚変動が問題になることがあった。例えば、回路素子領域側に配線パターンを形成するときのエッチングの際にフォトダイオード領域側で露出している反射防止膜も同時にエッチングされてしまったり、フォトダイオードの受光領域の反射防止膜上に形成された層間絶縁膜等をエッチングにより除去して光の入射窓を形成する際に反射防止膜がオーバーエッチングされてしまったりして、反射防止膜が膜減りしてしまうことがあった。

このような反射防止膜の膜減りは、反射率の増大や反射率のばらつきを引き起こし、フォトダイオードの受光感度を低下させる一因となる。また、エッチングやプラズマ等のダメージによってフォトダイオードのリーク特性が劣化してしまうことも起こり得る。そのため、現在は、反射防止膜上にあらかじめ酸化膜やポリシリコン等で保護層を形成しておき、そのような保護層によって受光領域の反射防止膜をエッチング等から保護し、その膜減りの発生を抑えるようにしている。
特開２００３−１１００９８号公報 特開２００３−２６４３１０号公報

しかし、上記のように反射防止膜を保護層によって保護しようとするときには、以下に示すような問題が生じる場合もあった。
図２５は従来の分割タイプのフォトダイオード内蔵型半導体装置の形成工程の要部平面模式図、図２６は図２５のＤ−Ｄ断面模式図、図２７は図２５のＥ−Ｅ断面模式図である。

図２５から図２７には、４分割されたフォトダイオード（分割フォトダイオード）とＭＯＳトランジスタを備えたフォトダイオード内蔵型半導体装置の一形成工程の要部を模式的に図示している。ただし、図２５には、フォトダイオード内蔵型半導体装置の分割フォトダイオードが形成される領域（分割フォトダイオード領域）１００のみを図示している。

図２５の分割フォトダイオード領域１００には、図２６および図２７に示すように、ｐ型シリコン基板１０１上にｎ型エピタキシャル層１０２が形成されており、ｎ型エピタキシャル層１０２には、カソード領域となるｎ型拡散層（カソード領域ｎ型拡散層）１０３ａ，１０３ｂが形成されている。各カソード領域ｎ型拡散層１０３ａ，１０３ｂは、ｐ型埋め込み拡散層１０４ａ，１０４ｂ、ｐ型ウェル拡散層１０５ａおよび分割部ｐ型拡散層１０５ｂによって画定されている。ｐ型埋め込み拡散層１０４ａおよびｐ型ウェル拡散層１０５ａによって図２５に示した分割フォトダイオード領域１００外周部の素子分離部１０６が形成されており、ｐ型埋め込み拡散層１０４ｂおよび分割部ｐ型拡散層１０５ｂによって図２５に示した素子分離部１０６内側の分割部１０７が形成されている。素子分離部１０６は、素子領域を画定する役割のほか、アノードとしての役割も果たす。

なお、上記要素のうち、図２５には、素子分離部１０６および分割部１０７を除き、図２６および図２７に示した基板（ｐ型シリコン基板１０１とその上に形成されたｎ型エピタキシャル層１０２を含む。）内の要素についてはその図示を省略している。

さらに、図２５には図示を省略するが、図２６および図２７に示したように、素子分離部１０６上あるいはその近傍の領域上には、ＬＯＣＯＳ（Local Oxidation of Silicon）法による局所酸化で酸化シリコン膜１０８が形成され、カソード領域ｎ型拡散層１０３ａ，１０３ｂの一部を除いた領域には、より薄い別の酸化シリコン膜１０９が形成されている。さらに、これらの酸化シリコン膜１０８，１０９上には、主に図２５から図２７に示した分割部１０７や受光領域１１１に窒化シリコン膜１１０が形成され、積層された酸化シリコン膜１０９と窒化シリコン膜１１０によって反射防止膜（図２５では図示を省略。）が構成されている。

なお、「受光領域」には、完成したフォトダイオードの光の入射領域のほか、形成過程のフォトダイオードにおいてそのフォトダイオードが完成したときに光の入射領域となる領域が含まれるものとする（以下同じ。）。

図２５および図２７に示したように、受光領域１１１の反射防止膜上には、ポリシリコン膜１１４が形成されている。さらに、ポリシリコン膜１１４は、このような受光領域１１１の反射防止膜上のほか、図２６および図２７に示したように、カソード電極を形成する領域（カソード電極領域）１１２、およびアノード電極を形成する領域（アノード電極領域）１１３にも形成されている。受光領域１１１の反射防止膜上、カソード電極領域１１２およびアノード電極領域１１３のポリシリコン膜１１４は、それぞれの領域間で分断されている。

ポリシリコン膜１１４は、受光領域１１１の反射防止膜上においては、その反射防止膜を、後に行われるエッチング等から保護するための保護層としての役割を果たす。また、ポリシリコン膜１１４は、カソード電極領域１１２およびアノード電極領域１１３においては、それぞれカソード電極およびアノード電極の一部として機能し、最終的にはそれらの上にメタル電極が形成されるようになる。

このような構成の分割フォトダイオード領域１００は、ＭＯＳトランジスタと共に形成される。ＭＯＳトランジスタのゲート電極材料にポリシリコンを用いる場合、ＭＯＳトランジスタが形成される領域（ＭＯＳトランジスタ領域）には、通常、このポリシリコン膜１１４の形成と同時にゲートポリシリコンが形成される。その後は、酸化シリコン膜や窒化シリコン膜等の絶縁膜の形成とその絶縁膜のエッチングが行われ、サイドウォールが形成される。その際は、分割フォトダイオード領域１００もエッチングに晒されるが、その受光領域１１１に形成されている反射防止膜は、その上のポリシリコン膜１１４によってそのエッチングから保護されるようになる。

しかしながら、分割フォトダイオード領域１００においては、これまで、受光領域１１１の反射防止膜保護を目的のひとつとしてポリシリコン膜１１４を形成していたため、例えば受光領域１１１外のカソード電極領域１１２周辺の領域（電極引き出し領域）１１５に形成された反射防止膜等は、その上にポリシリコン膜１１４が形成されていないため、上記のエッチング等からは保護されていなかった。

図２８および図２９はエッチング工程の要部断面模式図である。なお、図２８および図２９は、図２６に示した図２５のＤ−Ｄ断面におけるエッチング後の状態を示している。
上記のように受光領域１１１の反射防止膜上やカソード電極領域１１２およびアノード電極領域１１３にのみポリシリコン膜１１４を形成した状態でエッチングを行った場合には、そのとき受光領域１１１外の電極引き出し領域１１５に露出している反射防止膜、例えば図２６に示した分割部１０７の反射防止膜が、エッチングに晒される。その結果、図２８に示すように、受光領域１１１外の分割部１０７に形成されていた反射防止膜の上層側の窒化シリコン膜１１０がほとんど除去されてしまったり、図２９に示すように、受光領域１１１外の分割部１０７においてその反射防止膜の下層側の酸化シリコン膜１０９まで除去されてｎ型エピタキシャル層１０２や分割部ｐ型拡散層１０５ｂが露出してしまったりするようになる。

例えば図２８に示したように反射防止膜上層側の窒化シリコン膜１１０がほとんど除去されてしまった場合には、その後の酸化雰囲気の処理や酸化シリコン膜のＣＶＤ（Chemical Vapor Deposition）成長の際、その雰囲気や温度の影響を大きく受けて、分割部１０７のボロン等の不純物がその上の酸化シリコン膜１０９内に取り込まれ易くなる。その結果、基板表面領域における不純物濃度が低下し、異なるフォトダイオード間でリーク電流が発生する可能性が高くなってしまう。

また、例えば図２９に示したように反射防止膜上層側の窒化シリコン膜１１０と共に下層側の酸化シリコン膜１０９まで除去されてしまった場合には、エッチングによって露出したｎ型エピタキシャル層１０２や分割部ｐ型拡散層１０５ｂ、あるいはカソード領域ｎ型拡散層１０３ａ，１０３ｂに、さらにエッチングによるダメージが加わり、結晶欠陥が形成されてしまう。その場合、特に分割部１０７においては、接合リーク電流が発生する可能性が高くなる。

上記のようなリーク電流の発生は、フォトダイオードの特性を劣化させ、フォトダイオード内蔵型半導体装置全体としての性能をも低下させてしまうことにつながる。
なお、ここではフォトダイオードとＭＯＳトランジスタを同一基板上に形成する場合を例にして述べたが、上記のような問題は、その他の受光素子を形成する場合やバイポーラトランジスタを形成するような場合にも、それらの構造によっては、同様に起こり得る。

本発明はこのような点に鑑みてなされたものであり、高性能で高品質な受光素子内蔵型の半導体装置の製造方法を提供することを目的とする。

本発明では上記課題を解決するために、受光素子とＭＯＳトランジスタとを内蔵する半導体装置の製造方法において、半導体基板上に、前記ＭＯＳトランジスタを形成するための第１領域と前記受光素子の複数の受光領域を形成するための第２領域とを形成する工程と、形成された前記第１領域および前記第２領域上に反射防止膜を成膜する工程と、前記反射防止膜の成膜後、前記第２領域に前記複数の受光領域を分割するための分割部を形成する工程と、前記分割部の形成後、前記第１領域、および前記第２領域の所定領域の前記反射防止膜を除去し、前記第２領域の前記複数の受光領域、前記分割部および前記分割部近傍の領域上に前記反射防止膜を残す工程と、前記第１領域、および前記第２領域の所定領域の前記反射防止膜を除去した後、前記第１領域および前記第２領域上にポリシリコン膜を成膜し、前記第１領域の所定領域と前記第２領域の所定領域の前記ポリシリコン膜を除去し、前記第１領域にゲート電極を形成すると共に、前記第２領域に残る前記反射防止膜上に前記反射防止膜をエッチングから保護する保護層を形成する工程と、前記保護層の形成後、前記第１領域と前記第２領域のうちの少なくとも前記第１領域上に、前記ゲート電極側壁のサイドウォール形成用の絶縁膜を形成する工程と、前記絶縁膜の形成後、前記絶縁膜をエッチングすることにより、前記第２領域の前記反射防止膜を前記保護層で保護しつつ、前記ゲート電極側壁にサイドウォールを形成する工程と、を有し、前記保護層は、前記第２領域の前記分割部および前記分割部近傍の前記反射防止膜上の領域においては前記反射防止膜上に選択的に形成されることを特徴とする半導体装置の製造方法が提供される。

本発明では、受光素子間を分割する受光領域外の分割部と分割部近傍の領域の上層側に保護層を形成することにより、受光領域外の分割部とその近傍の領域をエッチング等から保護するようにした。これにより、受光領域外の分割部とその近傍の領域における結晶欠陥の発生や不純物濃度の変動等を抑え、リーク電流の発生を抑制することができるようになるので、高性能で高品質な受光素子内蔵型の半導体装置が実現可能になる。

以下、本発明の実施の形態を、フォトダイオード内蔵型半導体装置を例に、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。

図１は第１の実施の形態のフォトダイオード内蔵型半導体装置の形成工程の要部平面模式図、図２は図１のＡ−Ａ断面模式図である。
図１および図２には、４分割された分割フォトダイオードとＣＭＯＳトランジスタを備えたフォトダイオード内蔵型の半導体装置の一形成工程の要部を模式的に図示している。ただし、図１には、分割フォトダイオードが形成される分割フォトダイオード領域１のみを図示し、ＭＯＳトランジスタ領域についてはその図示を省略している。

図１の分割フォトダイオード領域１には、図２に示すように、ｐ型シリコン基板２上にｎ型エピタキシャル層３が形成されており、ｎ型エピタキシャル層３には、カソード領域ｎ型拡散層４ａ，４ｂが形成されている。各カソード領域ｎ型拡散層４ａ，４ｂは、ｐ型埋め込み拡散層５ａ，５ｂ、ｐ型ウェル拡散層６ａおよび分割部ｐ型拡散層６ｂによって画定されている。ｐ型埋め込み拡散層５ａおよびｐ型ウェル拡散層６ａによって図１に示した分割フォトダイオード領域１外周部の素子分離部７が形成されており、ｐ型埋め込み拡散層５ｂおよび分割部ｐ型拡散層６ｂによって図１に示した素子分離部７内側の分割部８が形成されている。なお、ｎ型エピタキシャル層３は、カソード領域ｎ型拡散層４ａ，４ｂと共に、カソードとしても機能する。また、素子分離部７は、素子領域を画定する役割のほか、アノードとしての役割も果たすようになっている。

なお、上記要素のうち、図１には、素子分離部７および分割部８を除き、図２に示した基板（ｐ型シリコン基板２とその上に形成されたｎ型エピタキシャル層３を含む。）内の要素についてはその図示を省略している。

さらに、図１には図示を省略するが、図２に示したように、素子分離部７上あるいはその近傍の領域上には、酸化シリコン膜（ＬＯＣＯＳ酸化膜）９が形成され、カソード領域ｎ型拡散層４ａ，４ｂの一部を除いた領域には、より薄い別の酸化シリコン膜１０が形成されている。さらに、これらの酸化シリコン膜９，１０上には、主に図１および図２に示した受光領域１２や分割部８とその近傍の領域に窒化シリコン膜１１が形成され、積層された酸化シリコン膜１０と窒化シリコン膜１１によって反射防止膜２０（図１では図示を省略する。）が構成されている。

そして、この第１の実施の形態では、受光領域１２の反射防止膜２０上、および分割部８とその近傍の領域（カソードとのジャンクション領域）に形成された反射防止膜２０上に、ポリシリコン膜１４が形成されている。この受光領域１２の反射防止膜２０上および受光領域１２外の分割部８とその近傍の領域の反射防止膜２０上に形成されたポリシリコン膜１４は、その反射防止膜２０を、後に行われるエッチング等から保護するための保護層としての役割を果たす。

また、ポリシリコン膜１４は、カソード電極領域１３およびアノード電極領域にも形成される。カソード電極領域１３およびアノード電極領域に形成されたポリシリコン膜１４はそれぞれ、カソード電極およびアノード電極の一部として機能し、最終的にはそれらの上にメタル電極が形成される。

なお、受光領域１２の反射防止膜２０上、カソード電極領域１３およびアノード電極領域のポリシリコン膜１４は、それぞれの領域間で分断されて形成される。また、カソード電極領域１３やアノード電極領域のポリシリコン膜１４は、その形成を省略することも可能である。

このように、第１の実施の形態では、受光領域１２の反射防止膜２０上のほか、受光領域１２外の電極引き出し領域１５の分割部８とその近傍の領域に形成された反射防止膜２０上にもポリシリコン膜１４を形成する。したがって、例えばこの状態からＭＯＳトランジスタ領域のサイドウォールを形成するエッチングが行われたとしても、分割フォトダイオード領域１の受光領域１２の反射防止膜２０と共に、受光領域１２外の分割部８とその近傍の領域の反射防止膜２０も、その上のポリシリコン膜１４によってそのエッチングから保護されるようになる。

図３はエッチング工程後の状態を示す要部断面模式図である。なお、図３は、図２に示した図１のＡ−Ａ断面におけるエッチング後の状態を示している。
上記のように、この第１の実施の形態では、受光領域１２の反射防止膜２０と共に、受光領域１２外の分割部８とその近傍の領域の反射防止膜２０もポリシリコン膜１４によってエッチングから保護されるようになる。そのため、図３に示すように、受光領域１２外の分割部８やその近傍の領域がエッチングの際に直接ダメージを受けることがなくなる。

その結果、受光領域１２外における分割部８の表面領域の不純物濃度の低下や結晶欠陥の発生を抑えてリーク電流の発生を効果的に抑制することが可能になり、フォトダイオードの特性を劣化させることなく、高性能かつ高品質のフォトダイオード内蔵型半導体装置が形成可能になる。

続いて、第１の実施の形態のフォトダイオード内蔵型半導体装置の形成方法を、図４から図１０、および図１から図３を参照して、詳細に説明する。なお、ここでは、フォトダイオード内蔵型半導体装置のＣＭＯＳトランジスタについては、ｎチャネル型ＭＯＳトランジスタ部分を中心にその形成方法を説明する。

ここで、図４は第１の実施の形態の第１の形成工程の要部断面模式図、図５は第１の実施の形態の第２の形成工程の要部断面模式図、図６は第１の実施の形態の第３の形成工程の要部断面模式図、図７は第１の実施の形態の第４の形成工程の要部断面模式図、図８は第１の実施の形態の第５の形成工程の要部断面模式図、図９は第１の実施の形態の第６の形成工程の要部断面模式図、図１０は第１の実施の形態の第７の形成工程の要部断面模式図である。なお、図４から図１０に示した分割フォトダイオード領域１は、図１のＢ−Ｂ断面に対応している。また、図４から図１０では、図１から図３に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。

まず、図４に示すように、比抵抗約５００Ωｃｍのｐ型シリコン基板２の分割フォトダイオード領域１とＭＯＳトランジスタ領域３０の所定位置に、ｐ型埋め込み拡散層５ａ，５ｂ，３１を形成する。その後、比抵抗約１Ωｃｍ、膜厚約２μｍのｎ型エピタキシャル層３を全面に形成し、さらに、膜厚約３０ｎｍの酸化シリコン膜（図示せず。）を形成する。そして、その酸化シリコン膜を介してｐ型シリコン基板２に対してイオン注入を行い、分割フォトダイオード領域１とＭＯＳトランジスタ領域３０の所定位置に、ｐ型ウェル拡散層６ａ，３２を形成する。分割フォトダイオード領域１では、このｐ型ウェル拡散層６ａと先に形成したｐ型埋め込み拡散層５ａにより、素子分離部７が形成される。なお、ｎ型エピタキシャル層３上に形成される酸化シリコン膜は、後述のＬＯＣＯＳ法による酸化時のパッド酸化膜としての役割も果たす。

ｐ型ウェル拡散層６ａ，３２の形成後は、ＬＯＣＯＳ法によって酸化シリコン膜９を形成するために、図５に示すように、分割フォトダイオード領域１とＭＯＳトランジスタ領域３０の所定位置に開口部を設けた窒化シリコンのマスク３３を膜厚約１００ｎｍで形成する。なお、このマスク３３は、図１では、その一部が領域１６の範囲に形成される。

そして、そのマスク３３を用い、図６に示すような位置にそれぞれ、膜厚約６００ｎｍの酸化シリコン膜９を形成する。その後、マスク３３を除去すると共に、酸化シリコン膜９によって囲まれた部分すなわちフォトダイオードおよびＭＯＳトランジスタの素子領域となる部分のパッド酸化膜を除去する。

次いで、図６に示したように、全面に新たに上記の酸化シリコン膜１０と窒化シリコン膜１１を順に形成して、それらの積層構造からなる反射防止膜２０を形成する。反射防止膜２０は、フォトダイオード内蔵型半導体装置に用いられるレーザ光等に対して反射率が低くなるように設定される。例えばこのフォトダイオード内蔵型半導体装置に赤色レーザ（７８０ｎｍ／６８０ｎｍ）が用いられる場合には、酸化シリコン膜１０の膜厚を約３０ｎｍにし、窒化シリコン膜１１の膜厚を約５５ｎｍにする。

このような反射防止膜２０の形成後は、図６に示したように、分割フォトダイオード領域１の素子領域内にカソード領域ｎ型拡散層４ａ等を形成し、さらに、ｐ型埋め込み拡散層５ｂ上に分割部ｐ型拡散層６ｂを形成する。この分割部ｐ型拡散層６ｂとｐ型埋め込み拡散層５ｂにより、分割部８が形成される。

次いで、図７および図１，図２に示したように、分割フォトダイオード領域１のカソード電極領域１３およびアノード電極領域３４の反射防止膜２０を除去する。また、同時に、ＭＯＳトランジスタ領域３０の反射防止膜２０をすべて除去する。その後、ＭＯＳトランジスタ領域３０については、素子領域内に膜厚約２０ｎｍのゲート酸化膜３５を形成する。そして、まず、全面に膜厚約３００ｎｍのポリシリコン膜１４を形成し、続いて、分割フォトダイオード領域１の受光領域１２の反射防止膜２０上、受光領域１２外の分割部８とその近傍の領域の反射防止膜２０上、カソード電極領域１３、アノード電極領域３４、およびＭＯＳトランジスタ領域３０のゲート電極部分にそれぞれポリシリコン膜１４を残し、その他の部分のポリシリコン膜１４をエッチングにより除去する。

次いで、ＭＯＳトランジスタ領域３０において、ｐ型ウェル拡散層３２内にｎ型のＬＤＤ（Lightly Doped Drain）拡散層３６ａ，３６ｂを形成した後、サイドウォール形成用の絶縁膜を、分割フォトダイオード領域１とＭＯＳトランジスタ領域３０のうち、少なくともＭＯＳトランジスタ領域３０に膜厚約３００ｎｍで形成し、ＲＩＥ（Reactive Ion Etching）を行い、サイドウォール３７を形成する。

このサイドウォール３７を形成するエッチングの際には、エッチング選択比の違いから、ポリシリコン膜１４で覆われていない部分の反射防止膜２０が除去され易い。しかし、この第１の実施の形態では、全面に形成した後のポリシリコン膜１４のパターニングの際、図１，図２に示したように、受光領域１２の反射防止膜２０上のほか、受光領域１２外の分割部８とその近傍の領域の反射防止膜２０上にもポリシリコン膜１４を残している。したがって、このポリシリコン膜１４により、受光領域１２の反射防止膜２０がサイドウォール３７形成時のエッチングから効果的に保護されると共に、図３に示したように、受光領域１２外の分割部８とその近傍の領域の反射防止膜２０もそのエッチングから効果的に保護されるようになる。

また、サイドウォール形成段階にレジストを分割フォトダイオード領域１に残し、レジストと共に、サイドウォール形成用の酸化膜等の絶縁膜を保護層として利用することも可能である。

ここで、図２３および図２４は第１の実施の形態の第４の形成工程の別の例の要部平面模式図である。
サイドウォール形成用の絶縁膜を保護層として利用する場合、具体的には、図２３に示すように、サイドウォール形成の際のＲＩＥ段階に、受光領域１２の反射防止膜２０を保護するポリシリコン膜１４と共に、受光領域１２外の分割部８とその近傍の領域をレジスト８０ａ，８０ｂで覆うことで行う。

また、図２３では、ポリシリコン膜１４のない受光領域１２外の分割部８とその近傍の領域にレジスト８０ａ，８０ｂを残しているが、図２４に示すように、分割フォトダイオード領域１を全体的に覆うようにレジスト９０を残してもよい。

このようにレジスト８０ａ，８０ｂ，９０を利用することにより、サイドウォール形成の際のＲＩＥ段階では、受光領域１２外の分割部８とその近傍の領域もしくは分割フォトダイオード領域１の全体がエッチングから保護されるようになる。また、サイドウォール形成段階にレジスト８０ａ，８０ｂ，９０を残したことによって、その直下にはサイドウォール形成用の絶縁膜が残る。この絶縁膜は製造工程のレジスト８０ａ，８０ｂ，９０の剥離後のプラズマダメージや前処理、後処理等のエッチングに対する保護膜としての役割を果たす。

なお、上記のような受光領域１２外の分割部８とその近傍の領域にポリシリコン膜１４を残しそこをエッチング等から保護する効果は、サイドウォール３７形成前のポリシリコン膜１４のパターニング時にも同様に得ることができる。すなわち、ポリシリコン膜１４のパターニングの際には、ポリシリコン膜１４の除去後に露出する反射防止膜２０がオーバーエッチングされ易くなる。このようなオーバーエッチングが分割部８で発生すると、不純物濃度低下やエッチングダメージによってリーク電流が発生してしまう場合が起こり得る。しかし、受光領域１２の反射防止膜２０上および受光領域１２外の分割部８とその近傍の領域の反射防止膜２０上にポリシリコン膜１４を形成しておくことで、分割部８とその近傍の領域の反射防止膜２０がエッチングから効果的に保護されるようになる。

サイドウォール３７の形成後は、図８に示すように、ｐ型ウェル拡散層３２内にｎ型のソース／ドレイン拡散層３８ａ，３８ｂ、ｐ型のバックゲート拡散層３８ｃを形成した後、全面に配線層間膜３９を形成する。そして、図９に示すように、配線層間膜３９およびゲート酸化膜３５に、分割フォトダイオード領域１のカソード電極領域１３およびアノード電極領域３４のポリシリコン膜１４と、ＭＯＳトランジスタ領域３０のソース／ドレイン拡散層３８ａ，３８ｂ、バックゲート拡散層３８ｃおよびゲート（図示せず。）に通じるコンタクトホールを形成し、各コンタクトホールにメタル電極４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅを形成する。

最後に、図１０に示すように、配線層間膜４１およびカバー膜４２を形成し、パッド部（図示せず。）の開口等を行うと共に、受光領域１２直上および受光領域１２外の分割部８とその近傍の領域直上のカバー膜４２、配線層間膜４１，３９を、ポリシリコン膜１４をエッチングストッパとしてドライエッチングにより除去する。そして、それによって露出したポリシリコン膜１４をウェットエッチングにより除去する。その際、受光領域１２および受光領域１２外の分割部８とその近傍の領域では、反射防止膜２０が保護層として働き、その領域をウェットエッチングから保護する。その結果、受光領域１２外の分割部８とその近傍の領域には、反射防止膜２０が残るようになる。

以上により、ＣＭＯＳトランジスタを用いたフォトダイオード内蔵型半導体装置の基本構造を完成する。
なお、図９および図１０には、単層配線構造の場合を図示しているが、勿論、多層配線構造とすることも可能である。

また、フォトダイオード内蔵型半導体装置におけるＣＭＯＳトランジスタについて、ここではｎチャネル型ＭＯＳトランジスタ部分を中心にして述べたが、ｐチャネル型ＭＯＳトランジスタも、これと同様にして、ｎチャネル型ＭＯＳトランジスタおよびフォトダイオードと共に、ｐ型シリコン基板２上に形成することが可能である。

次に、第２の実施の形態について説明する。
上記第１の実施の形態では、フォトダイオードとＣＭＯＳトランジスタを備えた半導体装置の場合を例にして述べたが、この第２の実施の形態では、ＣＭＯＳトランジスタに代えてバイポーラトランジスタを形成する場合について述べる。このようにＣＭＯＳトランジスタをバイポーラトランジスタに代えた場合にも、図１から図３に示したように、分割フォトダイオード領域１の受光領域１２の反射防止膜２０上および受光領域１２外の分割部８とその近傍の領域の反射防止膜２０上にポリシリコン膜１４を形成することにより、それらの領域を半導体装置形成過程で行われるエッチング等から効果的に保護することが可能になる。

ここで、第２の実施の形態のフォトダイオード内蔵型半導体装置の形成方法を、図１１から図１９、および図１から図３を参照して、詳細に説明する。なお、ここでは、バイポーラトランジスタとしてｎｐｎトランジスタを例にして説明する。

図１１は第２の実施の形態の第１の形成工程の要部断面模式図、図１２は第２の実施の形態の第２の形成工程の要部断面模式図、図１３は第２の実施の形態の第３の形成工程の要部断面模式図、図１４は第２の実施の形態の第４の形成工程の要部断面模式図、図１５は第２の実施の形態の第５の形成工程の要部断面模式図、図１６は第２の実施の形態の第６の形成工程の要部断面模式図、図１７は第２の実施の形態の第７の形成工程の要部断面模式図、図１８は第２の実施の形態の第８の形成工程の要部断面模式図、図１９は第２の実施の形態の第９の形成工程の要部断面模式図である。なお、図１１から図１９に示した分割フォトダイオード領域１は、図１のＢ−Ｂ断面に対応している。また、図１１から図１９では、図１から図１０に示した要素と同一または同等の要素については同一の符号を付し、その説明の詳細は省略する。

まず、図１１に示すように、ｐ型シリコン基板２のｎｐｎトランジスタが形成される領域（ｎｐｎトランジスタ領域）５０の所定位置に、ｎ型埋め込み拡散層５１を形成する。なお、このｎ型埋め込み拡散層５１は、最終的にはｎｐｎトランジスタのコレクタ層５５の一部となる。

次いで、図１２に示すように、そのｐ型シリコン基板２の分割フォトダイオード領域１とｎｐｎトランジスタ領域５０の所定位置に、ｐ型埋め込み拡散層５ａ，５ｂ，５２ａ，５２ｂを形成し、全面にｎ型エピタキシャル層３、およびパッド酸化膜となる酸化シリコン膜（図示せず。）を形成する。そして、分割フォトダイオード領域１とｎｐｎトランジスタ領域５０の所定位置に、ｐ型ウェル拡散層６ａ，５３ａ，５３ｂを形成する。

ｐ型ウェル拡散層６ａ，５３ａ，５３ｂの形成後は、図１３に示すように、ＬＯＣＯＳ法によって酸化シリコン膜を形成するための窒化シリコンのマスク３３を形成し、そのマスク３３を用いて図１４に示すように酸化シリコン膜９を形成する。その後、マスク３３およびパッド酸化膜を除去し、全面に酸化シリコン膜１０と窒化シリコン膜１１を所定の膜厚で順に形成して、それらの積層構造からなる反射防止膜２０を形成する。反射防止膜２０の形成後は、分割フォトダイオード領域１にカソード領域ｎ型拡散層４ａ等を形成すると共に、ｎｐｎトランジスタ領域５０にｎ型拡散層５４を形成する。これにより、ｎｐｎトランジスタ領域５０においては、先に形成したｎ型埋め込み拡散層５１と共に、コレクタ層５５を形成する。さらに、ｐ型埋め込み拡散層５ｂ上には分割部ｐ型拡散層６ｂを形成し、分割部８を形成する。

次いで、図１５および図１，図２に示したように、分割フォトダイオード領域１のカソード電極領域１３およびアノード電極領域３４の反射防止膜２０を除去すると共に、ｎｐｎトランジスタ領域５０の反射防止膜２０をすべて除去する。

そして、まず、全面にポリシリコン膜１４を形成し、図１５に示したように、分割フォトダイオード領域１については、受光領域１２の反射防止膜２０上、受光領域１２外の分割部８とその近傍の領域の反射防止膜２０上、カソード電極領域１３、アノード電極領域３４にポリシリコン膜１４を残し、その他の部分のポリシリコン膜１４をエッチングにより除去する。また、ｎｐｎトランジスタ領域５０については、コレクタ層５５上すなわちｎ型拡散層５４上、および後にベース層５６並びにエミッタ層５７が形成される領域のポリシリコン膜１４を残し、その他の部分のポリシリコン膜１４をエッチングにより除去する。

このようなポリシリコン膜１４のパターニングの際には、ポリシリコンと窒化シリコンのエッチング選択比の違いから、ポリシリコン膜１４の除去後に露出する反射防止膜２０がオーバーエッチングされ易くなる。このようなオーバーエッチングにより、反射防止膜２０を構成している窒化シリコン膜１１が除去されたり、さらにその下の酸化シリコン膜１０まで除去されたりする。これが分割部８で発生すると、不純物濃度低下やエッチングダメージによってリーク電流が発生してしまう場合が起こり得る。

しかし、この第２の実施の形態では、上記第１の実施の形態と同様、図１，図２に示したように、受光領域１２の反射防止膜２０上および受光領域１２外の分割部８とその近傍の領域の反射防止膜２０上にポリシリコン膜１４を形成している。したがって、受光領域１２の反射防止膜２０がポリシリコン膜１４のパターニング時のエッチングから効果的に保護されると共に、図３に示したように、受光領域１２外の分割部８とその近傍の領域の反射防止膜２０もエッチングから効果的に保護されるようになる。

ポリシリコン膜１４のパターニング後は、図１６に示すように、ｎｐｎトランジスタ領域５０にベース層５６を形成した後、全面に配線層間膜３９を形成して、その所定位置にコンタクトホールを形成する。そして、図１７に示すように、ポリシリコンを用い、エミッタ層５７およびエミッタ電極５８を形成する。その後、図１８に示すように、配線層間膜３９に、分割フォトダイオード領域１のカソード電極領域１３およびアノード電極領域３４と、ｎｐｎトランジスタ領域５０のベース層５６、エミッタ層５７およびコレクタ層５５に通じるコンタクトホールを形成し、各コンタクトホールにメタル電極４０ａ，４０ｂ，４０ｆ，４０ｇ，４０ｈを形成する。

最後に、図１９に示すように、配線層間膜４１を形成し、ベース層５６に接続されたメタル電極４０ｆに通じるコンタクトホールを形成して２層目のメタル電極５９を形成した後、最上層にカバー膜４２を形成する。そして、パッド部（図示せず。）の開口等を行うと共に、受光領域１２の直上および受光領域１２外の分割部８とその近傍の領域の直上のカバー膜４２、配線層間膜４１，３９を、ポリシリコン膜１４をエッチングストッパとしてドライエッチングにより除去し、それによって露出したポリシリコン膜１４をウェットエッチングにより除去する。このウェットエッチング後、受光領域１２外の分割部８とその近傍の領域には、反射防止膜２０が残るようになる。

以上により、ｎｐｎトランジスタを用いたフォトダイオード内蔵型半導体装置の基本構造を完成する。
なお、図１９には、多層配線構造の場合を図示しているが、勿論、単層配線構造とすることも可能である。

また、ここではフォトダイオード内蔵型半導体装置のバイポーラトランジスタとしてｎｐｎトランジスタを例にして述べたが、ｐｎｐトランジスタも、これと同様にして、フォトダイオードと共に、ｐ型シリコン基板２上に形成することが可能である。

次に、第３の実施の形態について説明する。
図２０は第３の実施の形態のフォトダイオード内蔵型半導体装置の形成工程の要部平面模式図、図２１は図２０のＣ−Ｃ断面模式図である。ただし、図２０および図２１では、図１および図２に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。

第３の実施の形態のフォトダイオード内蔵型半導体装置は、図２１に示すように、カソード領域ｎ型拡散層４ａ，４ｂ間のｐ型埋め込み拡散層５ｂおよび分割部ｐ型拡散層６ｂで形成される分割部８とその近傍の領域に、厚い酸化シリコン膜７０が形成されている点で、上記第１，第２の実施の形態のフォトダイオード内蔵型半導体装置と相違する。このような酸化シリコン膜７０は、素子分離部７上に形成される酸化シリコン膜９と共に、ＬＯＣＯＳ法によって形成することが可能である。

その場合は、上記第１，第２の実施の形態の図４から図５、あるいは図１１から図１３で述べたのと同様に、まずｐ型シリコン基板２に、ｐ型埋め込み拡散層５ａ，５ｂ、ｎ型エピタキシャル層３、ｐ型ウェル拡散層６ａおよび分割部ｐ型拡散層６ｂを形成する。これにより、素子分離部７および分割部８を形成する。その後、それらの形成位置に対して、例えば図２０に示したような領域７１の範囲に窒化シリコンのマスクを形成する。酸化に先立ち、このような領域７１にマスクを形成し、所定条件で酸化を行うことにより、受光領域１２外の分割部８とその近傍の領域に、厚い酸化シリコン膜７０を、素子分離部７上の酸化シリコン膜９と同時に、形成することが可能になる。

このような酸化シリコン膜７０の形成後は、上記第１，第２の実施の形態の図６以降あるいは図１４以降と同様の手順で反射防止膜２０やポリシリコン膜１４等を形成していき、フォトダイオード内蔵型半導体装置の基本構造を完成すればよい。その際は、ポリシリコン膜１４を、受光領域１２の反射防止膜２０上には形成するが、分割部８とその近傍の領域の反射防止膜２０上には必ずしも形成することを要しない。

図２２は第３の実施の形態のエッチング工程後の状態を示す要部断面模式図である。なお、図２２は、図２１に示した図２０のＣ−Ｃ断面におけるエッチング後の状態を示している。

たとえ受光領域１２外の分割部８とその近傍の領域にポリシリコン膜１４を形成しない場合であっても、受光領域１２外の分割部８とその近傍の領域には厚い酸化シリコン膜７０が形成されている。そのため、例えば図２１に示した状態からエッチングが行われたとしても、図２２に示すように、受光領域１２外においては、酸化シリコン膜７０が分割部８とその近傍の領域をそのエッチングから保護するようになる。また、この酸化シリコン膜７０は、エッチング後も受光領域１２外の分割部８とその近傍の領域に残る。したがって、受光領域１２外の分割部８やその近傍の領域がエッチングによって直接ダメージを受けることがなくなる。

その結果、基板表面領域の不純物濃度の低下や結晶欠陥の発生を抑えてリーク電流の発生を効果的に抑制することが可能になり、フォトダイオードの特性を劣化させることなく、高性能かつ高品質のフォトダイオード内蔵型半導体装置が形成可能になる。

なお、第１から第３の実施の形態ではｎ型のエピタキシャル層を用いて説明したが、必要に応じて各素子に導入する不純物導電型や不純物種、濃度を調整することによって、エピタキシャル層をｐ型とすることも可能である。また、エピタキシャル層は必ずしも必要なものでもない。

（付記１） 受光素子を内蔵する半導体装置の製造方法において、
分割タイプの受光素子の受光領域上と前記受光素子間を分割する前記受光領域外の分割部上および前記受光領域外の分割部近傍の領域上とに反射防止膜を形成する工程と、
前記反射防止膜上に前記反射防止膜を保護する保護層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２） 前記反射防止膜上に前記保護層を形成する工程においては、
前記保護層を、前記受光領域の前記反射防止膜上と前記受光領域外の分割部および前記受光領域外の分割部近傍の領域の前記反射防止膜上とに同時に形成することを特徴とする付記１記載の半導体装置の製造方法。

（付記３） 前記保護層は、ポリシリコンを用いて形成されることを特徴とする付記２記載の半導体装置の製造方法。
（付記４） 前記反射防止膜上に前記保護層を形成する工程においては、
前記保護層を、前記受光領域の前記反射防止膜上に第１の保護層を形成した後、前記受光領域外の分割部および前記受光領域外の分割部近傍の領域の前記反射防止膜上に第２の保護層を形成することによって、形成することを特徴とする付記１記載の半導体装置の製造方法。

（付記５） 前記第１の保護層は、ポリシリコンを用いて形成され、前記第２の保護層は、レジストを用いて形成されることを特徴とする付記４記載の半導体装置の製造方法。
（付記６） 前記第２の保護層は、ＭＯＳトランジスタのサイドウォール形成段階のものであることを特徴とする付記５記載の半導体装置の製造方法。

（付記７） 前記受光領域外の分割部は、前記受光素子間をｐｎ接合によって分割する領域であることを特徴とする付記１記載の半導体装置の製造方法。
（付記８） 前記保護層は、前記反射防止膜とエッチング選択性を有していることを特徴とする付記１記載の半導体装置の製造方法。

（付記９） 前記反射防止膜上に前記保護層を形成する工程後に、前記保護層をエッチングストッパとするエッチング工程を有することを特徴とする付記１記載の半導体装置の製造方法。

（付記１０） 前記エッチング工程後に、前記保護層を除去する工程を有することを特徴とする付記９記載の半導体装置の製造方法。
（付記１１） 受光素子を内蔵する半導体装置の製造方法において、
分割タイプの受光素子間を分割する前記受光素子の受光領域外の分割部上および前記受光領域外の分割部近傍の領域上に前記受光領域外の分割部および前記受光領域外の分割部近傍の領域を保護する保護層を形成する工程と、
前記受光領域上と前記保護層上とに反射防止膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記１２） 前記受光領域外の分割部上および前記受光領域外の分割部近傍の領域上に前記保護層を形成する工程においては、
前記保護層を、前記受光領域外の分割部上および前記受光領域外の分割部近傍の領域上に局所酸化によって形成することを特徴とする付記１１記載の半導体装置の製造方法。

（付記１３） 前記受光領域外の分割部は、前記受光素子間をｐｎ接合によって分割する領域であることを特徴とする付記１１記載の半導体装置の製造方法。
（付記１４） 前記受光領域上と前記保護層上に前記反射防止膜を形成する工程後に、前記保護層をエッチングストッパとするエッチング工程を有することを特徴とする付記１１記載の半導体装置の製造方法。

（付記１５） 受光素子を内蔵する半導体装置において、
分割タイプの受光素子間を分割する前記受光素子の受光領域外の分割部上および前記受光領域外の分割部近傍の領域上に反射防止膜を有していることを特徴とする半導体装置。

（付記１６） 前記反射防止膜は、前記受光領域外の分割部上および前記受光領域外の分割部近傍の領域上と前記受光領域内とに形成されていることを特徴とする付記１５記載の半導体装置。

（付記１７） 受光素子を内蔵する半導体装置において、
分割タイプの受光素子間を分割する前記受光素子の受光領域外の分割部上および前記受光領域外の分割部近傍の領域上に局所酸化によって形成された酸化膜を有していることを特徴とする半導体装置。

（付記１８） 受光素子を内蔵する半導体装置において、
分割タイプの受光素子間を分割する前記受光素子の受光領域外の分割部上および前記受光領域外の分割部近傍の領域上にＭＯＳトランジスタのサイドウォール形成用の絶縁膜を有していることを特徴とする半導体装置。

第１の実施の形態のフォトダイオード内蔵型半導体装置の形成工程の要部平面模式図である。 図１のＡ−Ａ断面模式図である。 エッチング工程後の状態を示す要部断面模式図である。 第１の実施の形態の第１の形成工程の要部断面模式図である。 第１の実施の形態の第２の形成工程の要部断面模式図である。 第１の実施の形態の第３の形成工程の要部断面模式図である。 第１の実施の形態の第４の形成工程の要部断面模式図である。 第１の実施の形態の第５の形成工程の要部断面模式図である。 第１の実施の形態の第６の形成工程の要部断面模式図である。 第１の実施の形態の第７の形成工程の要部断面模式図である。 第２の実施の形態の第１の形成工程の要部断面模式図である。 第２の実施の形態の第２の形成工程の要部断面模式図である。 第２の実施の形態の第３の形成工程の要部断面模式図である。 第２の実施の形態の第４の形成工程の要部断面模式図である。 第２の実施の形態の第５の形成工程の要部断面模式図である。 第２の実施の形態の第６の形成工程の要部断面模式図である。 第２の実施の形態の第７の形成工程の要部断面模式図である。 第２の実施の形態の第８の形成工程の要部断面模式図である。 第２の実施の形態の第９の形成工程の要部断面模式図である。 第３の実施の形態のフォトダイオード内蔵型半導体装置の形成工程の要部平面模式図である。 図２０のＣ−Ｃ断面模式図である。 第３の実施の形態のエッチング工程後の状態を示す要部断面模式図である。 第１の実施の形態の第４の形成工程の別の例の要部平面模式図（その１）である。 第１の実施の形態の第４の形成工程の別の例の要部平面模式図（その２）である。 従来のフォトダイオード内蔵型半導体装置の形成工程の要部平面模式図である。 図２５のＤ−Ｄ断面模式図である。 図２５のＥ−Ｅ断面模式図である。 エッチング工程の要部断面模式図（その１）である。 エッチング工程の要部断面模式図（その２）である。

符号の説明

１ 分割フォトダイオード領域
２ ｐ型シリコン基板
３ ｎ型エピタキシャル層
４ａ，４ｂ カソード領域ｎ型拡散層
５ａ，５ｂ，３１，５２ａ，５２ｂ ｐ型埋め込み拡散層
６ａ，３２，５３ａ，５３ｂ ｐ型ウェル拡散層
６ｂ 分割部ｐ型拡散層
７ 素子分離部
８ 分割部
９，１０，７０ 酸化シリコン膜
１１ 窒化シリコン膜
１２ 受光領域
１３ カソード電極領域
１４ ポリシリコン膜
１５ 電極引き出し領域
１６，７１ 領域
２０ 反射防止膜
３０ ＭＯＳトランジスタ領域
３３ マスク
３４ アノード電極領域
３５ ゲート酸化膜
３６ａ，３６ｂ ＬＤＤ拡散層
３７ サイドウォール
３８ａ，３８ｂ ソース／ドレイン拡散層
３８ｃ バックゲート拡散層
３９，４１ 配線層間膜
４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ，４０ｆ，４０ｇ，４０ｈ，５９ メタル電極
４２ カバー膜
５０ ｎｐｎトランジスタ領域
５１ ｎ型埋め込み拡散層
５４ ｎ型拡散層
５５ コレクタ層
５６ ベース層
５７ エミッタ層
５８ エミッタ電極
８０ａ，８０ｂ，９０ レジスト

Claims (6)

1. 受光素子とＭＯＳトランジスタとを内蔵する半導体装置の製造方法において、
   半導体基板上に、前記ＭＯＳトランジスタを形成するための第１領域と前記受光素子の複数の受光領域を形成するための第２領域とを形成する工程と、
   形成された前記第１領域および前記第２領域上に反射防止膜を成膜する工程と、
   前記反射防止膜の成膜後、前記第２領域に前記複数の受光領域を分割するための分割部を形成する工程と、
   前記分割部の形成後、前記第１領域、および前記第２領域の所定領域の前記反射防止膜を除去し、前記第２領域の前記複数の受光領域、前記分割部および前記分割部近傍の領域上に前記反射防止膜を残す工程と、
   前記第１領域、および前記第２領域の所定領域の前記反射防止膜を除去した後、前記第１領域および前記第２領域上にポリシリコン膜を成膜し、前記第１領域の所定領域と前記第２領域の所定領域の前記ポリシリコン膜を除去し、前記第１領域にゲート電極を形成すると共に、前記第２領域に残る前記反射防止膜上に前記反射防止膜をエッチングから保護する保護層を形成する工程と、
   前記保護層の形成後、前記第１領域と前記第２領域のうちの少なくとも前記第１領域上に、前記ゲート電極側壁のサイドウォール形成用の絶縁膜を形成する工程と、
   前記絶縁膜の形成後、前記絶縁膜をエッチングすることにより、前記第２領域の前記反射防止膜を前記保護層で保護しつつ、前記ゲート電極側壁にサイドウォールを形成する工程と、
   を有し、
   前記保護層は、前記第２領域の前記分割部および前記分割部近傍の前記反射防止膜上の領域においては前記反射防止膜上に選択的に形成されることを特徴とする半導体装置の製造方法。
2. 前記反射防止膜上に前記保護層を形成する工程においては、
   前記保護層を、前記複数の受光領域、前記分割部および前記分割部近傍の領域の前記反射防止膜上に同時に形成することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記保護層を、前記ポリシリコン膜の除去によって前記複数の受光領域および前記分割部の一部の領域の前記反射防止膜上に第１の保護層を形成した後、前記第１の保護層で覆われていない前記分割部および前記分割部近傍の領域の前記反射防止膜を覆う第２の保護層を形成することによって、形成することを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記第２の保護層は、レジストを用いて形成されることを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記第２の保護層は、前記絶縁膜および前記絶縁膜上に形成されたレジストであることを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記反射防止膜は、酸化シリコン膜と窒化シリコン膜との積層構造を有することを特徴とする請求項１乃至請求項５の何れか一に記載の半導体装置の製造方法。

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