JP3652095B2 - 回路内蔵受光素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、光電変換を行うフォトダイオードと、その変換された光信号を処理するための回路部とを同一の半導体基板上に備えた回路内受光素子の製造方法に関し、特に、フォトダイオードの受光領域に設けた反射防止膜の特性を劣化させることなくチップサイズを縮小することができる回路内蔵受光素子の製造方法に関する。
【０００２】
【従来の技術】
従来、フォトダイオード、特に拡散領域により受光領域が分割された分割フォトダイオードは、主として光ピックアップに用いられている。例えば、半導体レーザーの焦点位置をディスク上に合わせるためのフォーカス誤差信号や、半導体レーザーの焦点位置をディスクのピットに合わせるトラッキングのためのラジアル誤差信号を得るためにフォトダイオードが利用されている。
【０００３】
近年では、ＣＤ−ＲＯＭドライブ等に用いられる光ピックアップの高速化に伴って、高速で性能が良い分割フォトダイオードや、その回路部を同一の半導体基板上に備えた回路内蔵受光素子が求められている。そして、フォトダイオードの特性としては、応答速度の高速化の他、光感度の高感度化が求められている。
【０００４】
ここで、光感度は、入射した光のパワーに対してどの程度の電気信号（電流）が変換により得られるかを示すものであり、高感度であるほど性能が良いフォトダイオードである。
【０００５】
この光感度を高感度化するためには、通常、フォトダイオード表面に反射防止膜を形成し、これによりフォトダイオード表面での入射光の反射を防ぐ方法が知られている。
【０００６】
ここで、光感度は入射光の波長と反射防止膜の構造とにより変化する。
【０００７】
例えば、従来のシリコン酸化膜からなる反射防止膜の場合、ＣＤ−ＲＯＭの読み取りに使用される半導体レーザー光の波長（７８０ｎｍ）に対しては、シリコン酸化膜の膜厚を最適化しても反射率を１５％程度にしかできず、光感度が悪いものとなる。
【０００８】
これに対して、例えば特開平８−３２１００号公報では、図４に示すように、シリコン窒化膜４１からなる反射防止膜を用いることが提案されている。この反射防止膜では、シリコン窒化膜４１の膜厚を最適化することにより、７８０ｎｍの波長の光に対して反射率を１％程度にして光感度を改善することができる。
【０００９】
また、例えば特願平８−２３５６７０号では、図５に示すように、薄いシリコン酸化膜５１の上にシリコン窒化膜５２を積層した反射防止膜を用いることが提案されている。
【００１０】
この図５のフォトダイオードの構造は、図４の構造に比べて応答速度を低下させることなく接合容量を低減し、高周波ノイズを低減することを目的としたものである。この構造ではｐｎ接合が表面に出ているため、シリコン窒化膜のみからなる反射防止膜では接合リークが増加してしまう。これを防ぐためにはシリコン酸化膜からなる反射防止膜を設ける必要があるが、上述のようにシリコン酸化膜のみからなる反射防止膜では膜厚を最適化しても反射率が高く、光感度が悪い。そこで、シリコン酸化膜５１の上にシリコン窒化膜５２を積層した反射防止膜を設けているのである。この場合、各々の膜厚を最適化することにより７８０ｎｍの波長の光に対して反射率を５％程度にすることができる。
【００１１】
【発明が解決しようとする課題】
ところで、このフォトダイオードと、そのフォトダイオードで変換された光信号を処理するための回路部とを同一の半導体基板に備えた回路内受光素子においては、回路部のＩＣ等の配線としてＡｌＳｉ等の導電層が使用される。
【００１２】
従来、この導電層のエッチングは、化学薬品を用いたウェットエッチングにより行われている。しかし、等方性エッチングであるウェットエッチングでは、図６（ａ）及び図６（ｂ）に示すように、レジスト６１の下の導電層６２までエッチングされてしまう。従って、このようなエッチングシフトまで見込んだ配線の設計を行う必要があり、設計上の配線幅が太くなってチップサイズが全体的に大きくなるという問題がある。
【００１３】
一方、近年では、コストの低減、及びそのチップを搭載する機器の小型化という両方の観点からチップサイズの縮小が求められている。そこで、最近では、Ｃｌ2、ＢＣｌ3、ＣＦ4等のガスを用いたドライエッチングにより導電層のエッチングが行われている。このエッチングは異方性エッチングであり、図７（ａ）及び図７（ｂ）に示すように、レジスト７１を用いて導電層７２をエッチングする際のエッチングシフトが極めて小さい。従って、設計上の配線幅を細くしてチップサイズを縮小することができる。
【００１４】
以下に、特開平７−１０６５３５号公報に提案されている従来の回路内蔵受光素子の製造方法について、図８（ａ）〜図８（ｅ）を用いて説明する。ここでは、一例として、拡散領域４で分割された受光領域を有するフォトダイオード部２とＮＰＮトランジスタからなる回路部３とをＰ型半導体基板１上に備えた回路内蔵受光素子の製造工程について、２層の導電層からなる配線の形成工程以降を説明する。
【００１５】
まず、１層目の導電層（以下、第１の導電層と称する）１２をウェハ全面に形成した後、図８（ａ）に示すように、フォトリソグラフィ及びエッチングにより回路部に第１の導電層１２からなる配線を形成する。このとき、フォトダイオード部の第１の導電層１２はエッチングしないで残しておく。これにより、後の工程で第１の導電層１２と２層目の導電層（以下、第２の導電層と称する）１４との間の層間絶縁膜１３をエッチングするときに反射防止膜の最表面層のシリコン窒化（Ｓｉ3Ｎ4）膜１１が一緒にエッチングされないため、ドライエッチングを行っても反射防止膜に影響を及ぼさないようにすることができる。
【００１６】
次に、第１の導電層１２と第２の導電層１４との間の層間絶縁膜１３を形成し、図８（ｂ）に示すように、フォトリソグラフィ及びエッチングにより第１の導電層１２と第２の導電層１４とを接続するためのスルーホールを形成すると共にフォトダイオード部の上の層間絶縁膜１３を除去する。この層間絶縁膜１３としては、例えばＰ−ＳｉＮ（Ｓｉ3Ｎ4）、ＳＯＧ及びＰＳＧの３層からなるものを用いることができる。以下の図では簡単のために層間絶縁膜内の層構造は省略して示す。
【００１７】
続いて、図８（ｃ）に示すように、ウェハ全面に第２の導電層１４を形成する。
【００１８】
その後、図８（ｄ）に示すように、回路部に第２の導電層１４からなる配線を形成すると共にフォトダイオードの受光領域上の第１及び第２の導電層を除去するためにフォトリソグラフィによりレジスト１５を形成する。
【００１９】
最後に、第２の導電層１４をエッチングして回路部に第２の導電層１４からなる配線を形成すると共にフォトダイオードの受光領域上の導電層を除去する。
【００２０】
ここで、ドライエッチングを用いた場合には、エッチングシフトを小さくして設計上の配線幅を細くし、チップサイズを縮小することができる。
【００２１】
しかしながら、上述したように、フォトダイオードの光感度を改善することができる反射防止膜はシリコン窒化膜の単層、又はシリコン酸化膜の上にシリコン窒化膜を積層したものであり、いずれも最表面層がシリコン窒化膜からなる。このシリコン窒化膜は導電層のドライエッチングに使用されるガスによりエッチングされてしまうため、反射防止特性が最適化されたシリコン窒化膜の膜厚が薄くなったり、反射防止膜の下にあるｐｎ接合のリーク特性が劣化したりするという問題がある。従って、ドライエッチングにより反射防止膜の上にある導電層の除去を行うことはできず、ウェットエッチングにより除去する必要がある。
【００２２】
ところが、図８（ｅ）に示すように、ウェットエッチングを用いた場合には、レジスト１５の下の第２の導電層１４までエッチングされてしまうので、第２の導電層１４からなる配線の設計線幅が太くなってチップサイズが大きくなるという問題があった。
【００２３】
本発明は、このような従来技術の課題を解決すべくなされたものであり、反射防止膜の特性を変化させることなく第２の導電層からなる配線の設計線幅を細くしてチップサイズを縮小することができる回路内蔵受光素子の製造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の回路内蔵受光素子の製造方法は、フォトダイオードと、該フォトダイオードで検出された光信号を処理する回路部とを同一の半導体基板上に備えた回路内蔵受光素子を製造する方法において、回路部およびフォトダイオードが形成された半導体基板における該フォトダイオードの受光領域に、シリコン酸化膜上にシリコン窒化膜が積層された反射防止膜を形成する工程と、該回路部および反射防止膜上に第１の導電層を形成し、該反射防止膜上に該第１の導電層を残した状態で該回路部に該第１の導電層からなる配線をパターニングする工程と、該配線がパターニングされた回路部上および該反射防止膜上に残る該第１の導電層上に絶縁膜を形成する工程と、該回路部上にある該絶縁膜にスルーホールを形成すると共に、該反射防止膜上に残る該第１の導電層上の該絶縁膜を除去する工程と、該回路部上にある該絶縁膜上および該反射防止膜上に残る該第１の導電層上に第２の導電層を形成する工程と、その後、ドライエッチングにより、該回路部上にある該第２の導電層をパターニングして、該第１の導電層からなる配線と前記スルーホールを介して電気的に接続された該第２の導電層からなる配線を形成するとともに、該反射防止膜上に残る該第１の導電層上の該第２の導電層を除去する工程と、該ドライエッチングの工程に連続して、ウェットエッチングにより該反射防止膜上に残された該第１の導電層を除去する工程とを含み、そのことにより上記目的が達成される。
【００２５】
本発明の回路内蔵受光素子の製造方法は、フォトダイオードと、該フォトダイオードで検出された光信号を処理する回路部とを同一の半導体基板上に備えた回路内蔵受光素子を製造する方法において、回路部およびフォトダイオードが形成された半導体基板における該フォトダイオードの受光領域に、シリコン酸化膜上にシリコン窒化膜が積層された反射防止膜を形成する工程と、該回路部および反射防止膜上に第１の導電層を形成し、該反射防止膜上に該第１の導電層を残した状態で該回路部に該第１の導電層からなる配線をパターニングする工程と、該配線がパターニングされた回路部上および該反射防止膜上に残る該第１の導電層上に絶縁膜を形成する工程と、該回路部上にある該絶縁膜にスルーホールを形成すると共に、該該反射防止膜上に残る該第１の導電層上の該絶縁膜を除去する工程と、該回路部上にある該絶縁膜上および該反射防止膜上に残る該第１の導電層上に第２の導電層を形成する工程と、その後、該反射防止膜上に残る該第１の導電層上の第２の導電層がエッチングされない状態で、ドライエッチングにより、該回路部上にある該第２の導電層をパターニングして、該第１の導電層からなる配線と前記スルーホールを介して電気的に接続された該第２の導電層からなる配線を形成する工程と、該ドライエッチングの工程に連続して、ウェットエッチングにより該反射防止膜上に残された前記第１の導電層および第２の導電層を除去する工程とを含み、そのことにより上記目的が達成される。
【００２７】
以下、本発明の作用について説明する。
【００２８】
本発明にあっては、ドライエッチングとウェットエッチングとを適切に組み合わせることにより、エッチングによる線幅シフトの縮小及び反射防止膜の特性維持を両立させることができる。
【００２９】
第１の本発明にあっては、フォトダイオードの受光領域に反射防止膜を設けた半導体基板上にＡｌＳｉ等からなる第１の導電層を形成し、回路部に第１の導電層からなる配線をパターニングする。従って、受光領域上の反射防止膜の上には第１の導電層が残されているので、層間絶縁膜のエッチングの際に反射防止膜が一緒にエッチングされることはない。
【００３０】
次に、層間絶縁膜を設けた半導体基板上にＡｌＳｉ等からなる第２の導電層を形成し、ドライエッチングにより回路部に第２の導電層からなる配線をパターニングする。このとき、受光領域上に第１の導電層を残しておくので、反射防止特性を良好にするためにシリコン窒化膜の単層、又は最表面層にシリコン窒化膜を有する複数層の反射防止膜を用いても、ドライエッチングにより反射防止膜はエッチングされない。
【００３１】
その後、ウェットエッチングにより受光領域上に残された第１の導電層を除去する。このとき、回路部の第２の導電層からなる配線もエッチングされるが、第２の導電層からなる配線に対するウェットエッチングの時間を従来よりも短くすることができるので、第２の導電層からなる配線の線幅シフトを小さくして設計線幅をより細くすることができる。また、反射防止膜上に残された第１の導電層はウェットエッチングで除去するため、反射防止膜がエッチングされることはない。
【００３２】
第２の本発明にあっては、フォトダイオードの受光領域に反射防止膜を設けた半導体基板上にＡｌＳｉ等からなる第１の導電層を形成し、回路部に第１の導電層からなる配線をパターニングする。従って、受光領域上の反射防止膜の上には第１の導電層が残されているので、層間絶縁膜のエッチングの際に反射防止膜が一緒にエッチングされることはない。
【００３３】
次に、層間絶縁膜を設けた半導体基板上にＡｌＳｉ等からなる第２の導電層を形成し、ドライエッチングにより回路部に第２の導電層からなる配線をパターニングする。このとき、受光領域上に第１の導電層及び第２の導電層を残しておくので、反射防止特性を良好にするためにシリコン窒化膜の単層、又は最表面層にシリコン窒化膜を有する複数層の反射防止膜を用いても、ドライエッチングにより反射防止膜はエッチングされない。
【００３４】
その後、ウェットエッチングにより受光領域上に残された両導電層を除去する。この場合、回路部の第２の導電層からなる配線はドライエッチングのみで形成されるので、従来の製造方法や請求項１の本発明に比べて第２の導電層からなる配線の線幅シフトが生じず、設計線幅をより細くすることができる。また、反射防止膜上に残された両導電層はウェットエッチングで除去するため、反射防止膜がエッチングされることはない。
【００３５】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００３６】
（実施形態１）
図１（ａ）〜図１（ｃ）は本発明の実施形態１による回路内蔵受光素子の製造工程を示す断面図である。ここでは、一例として、拡散領域４で分割された受光領域を有するフォトダイオード部２とＮＰＮトランジスタからなる回路部３とをＰ型半導体基板１上に備え、シリコン窒化膜からなる反射防止膜、又はシリコン酸化膜の上にシリコン窒化膜を積層した反射防止膜をフォトダイオードの受光領域に設けた回路内蔵受光素子の製造について説明する。なお、第２の導電層の形成工程までは図８（ａ）〜図８（ｃ）に示した従来の製造工程と同様であるので説明を省略する。
【００３７】
図１（ａ）に示すように、回路部に第２の導電層１４からなる配線を形成すると共にフォトダイオードの受光領域上の第２の導電層１４を除去するためにフォトリソグラフィによりレジスト１５ａを形成する。
【００３８】
次に、図１（ｂ）に示すように、ドライエッチングにより回路部に第２の導電層１４からなる配線を形成すると共にフォトダイオードの受光領域上の第２の導電層１４を除去する。このとき、フォトダイオードの受光領域上の第１の導電層１２を残すようにエッチング条件を設定する。
【００３９】
その後、図１（ｃ）に示すように、ウェットエッチングによりフォトダイオードの受光領域上の第１の導電層１２を除去する。
【００４０】
このように、本実施形態１においては、フォトダイオードの受光領域上の第１の導電層１２と第２の導電層１４とのうち、第２の導電層１４をドライエッチングで除去し、反射防止膜（最表面層のシリコン窒化膜１１）の直上の第１の導電層１２のみをウェットエッチングで除去しているので、第２の導電層の線幅シフトを小さくすることができる。
【００４１】
例えば、第１の導電層１２の膜厚が０．８μｍで第２の導電層１４の膜厚が１．１μｍの場合、１．１μｍの導電層をドライエッチングで除去し、０．８μｍの導電層をウェットエッチングで除去することになる。実際のドライエッチングにおけるウェハ面内でのエッチングばらつきを考慮して、第１の導電層１２がフォトダイオードの受光領域上に残るように条件を設定した場合、受光領域上に残った導電層を除去するためには、ウェットエッチングの時間は１００秒となる。ここで、フォトダイオードの受光領域の第１の導電層１２をエッチングしているとき、同時に回路部の第２の導電層１４からなる配線もエッチングされるが、ウェットエッチングの時間が短いとエッチング液の染み込みによる線幅シフトを小さくできるので、同じ太さの配線を形成する場合には設計寸法をより細く設計できる。ウェットエッチングの時間が半分であるからといって線幅シフトが単純に半分になるわけではないが、例えば上記条件では約３．５μｍの線幅シフトとなり、ウェットエッチングのみで処理した従来の場合の線幅シフト５．０μｍに比べて線幅シフトを小さくすることができる。
【００４２】
これに対して、従来の製造方法では、ドライエッチングによる反射防止膜の特性変化を避けるためにフォトダイオードの受光領域上の第１の導電層１２と第２の導電層１４とをウェットエッチングのみで除去しており、２層分の厚みを除去するのでエッチング液に浸す時間が長くなる。
【００４３】
例えば、第１の導電層１２の膜厚が０．８μｍで第２の導電層１４の膜厚が１．１μｍの場合、ウェットエッチングの時間は１７５秒となる。ここで、フォトダイオードの受光領域の導電層１２、１４をエッチングしているとき、同時に回路部の第２の導電層１４からなる配線もエッチングされているので、エッチング液の染み込みによる線幅シフトが大きくなる。例えば上記条件では約５．０μｍの線幅シフトが発生するため、それを見越して設計寸法を太くせざるを得ない。
【００４４】
また、本実施形態１においては、ドライエッチングを行っている間、フォトダイオードの受光領域上には第１の導電層１２が残されているので、反射防止膜の最表面層のシリコン窒化膜１１がエッチングガスの影響を受けて反射防止特性が変化したり、ｐｎ接合のリーク特性が劣化することはない。
【００４５】
例えば、本実施形態１による場合には、図２（ａ）に示すように接合リークがデバイスの定格９Ｖで２．５ｐＡであり、受光領域上の導電層１２、１４をウェットエッチングのみで除去した従来の製造方法による場合には図２（ｂ）に示すようにデバイスの定格９Ｖで２．４ｐＡであり、両者のリーク特性は殆ど差が無いことがわかる。
【００４６】
これに対して、受光領域上の導電層１２、１４をドライエッチングのみで除去した場合には、図２（ｃ）に示すようにウェハ面内でのばらつきも大きく、７ｐＡ〜８３ｐＡ（３倍〜３５倍）とかなり接合リーク特性が劣化している。また、この場合には、ドライエッチングによりシリコン窒化膜（例えば膜厚９６ｎｍ）が４ｎｍ〜５ｎｍ／分の割合でエッチングされるため、反射率を低減するために最適化した膜厚からずれて、反射率が高くなってしまうという問題もある。
【００４７】
さらに、本実施形態１においては、回路部に第２の導電層１４からなる配線を形成するためのレジスト１５ａを、フォトダイオードの受光領域上の第１の導電層１２を除去するためのレジストとしても用いることができるので、後述する実施形態２に比べてフォトリソグラフィの工程を減らしてコストを低減することができる。
【００４８】
（実施形態２）
図３（ａ）〜図３（ｄ）は本発明の実施形態２による回路内蔵受光素子の製造工程を示す断面図である。ここでも、実施形態１と同様に、フォトダイオード部２とＮＰＮトランジスタからなる回路部３とをＰ型半導体基板１上に備え、フォトダイオードの受光領域に反射防止膜を設けた回路内蔵受光素子の製造について説明する。なお、第２の導電層の形成工程までは図８（ａ）〜図８（ｃ）に示した従来の製造工程と同様であるので説明を省略する。
【００４９】
図３（ａ）に示すように、回路部に第２の導電層１４からなる配線を形成するためにフォトリソグラフィによりレジスト１５ｂを形成する。
【００５０】
次に、図３（ｂ）に示すように、ドライエッチングにより回路部に第２の導電層１４からなる配線を形成する。このとき、フォトダイオードの受光領域上の第２の導電層１４はレジスト１５ｂで覆われているのでエッチングされない。
【００５１】
その後、図３（ｃ）に示すように、フォトダイオードの受光領域上の第１の導電層１２及び第２の導電層１４を除去するためにフォトリソグラフィによりレジスト１５ｃを形成する。
【００５２】
最後に、図３（ｄ）に示すように、ウェットエッチングによりフォトダイオードの受光領域上の第１の導電層１２及び第２の導電層１４を除去する。
【００５３】
このように、本実施形態２においては、回路部に第２の導電層１４からなる配線をドライエッチングで形成する際に、フォトダイオードの受光領域上に第１の導電層１２及び第２の導電層１４が残されているので、殆ど設計通りの配線幅を得ることができる。
【００５４】
また、フォトダイオードの受光領域上の第１の導電層１２及び第２の導電層１４はウェットエッチングで除去されるので、反射防止膜の最表面層のシリコン窒化膜１１に影響を与えない。このとき、回路部の配線を覆うようにレジスト１５ｃを形成しており、第２の導電層１４からなる配線がエッチングされないので、配線シフトを無くすることができる。よって、実施形態１よりもさらに第２の導電層１４からなる配線の設計線幅を細くすることができる。
【００５５】
【発明の効果】
以上詳述したように、本発明による場合には、ドライエッチングとウェットエッチングとを適切に組み合わせることによって、光感度を改善するためにフォトダイオードの受光領域に設けたシリコン窒化膜からなる反射防止膜、又はシリコン酸化膜とシリコン窒化膜とを積層した反射防止膜の特性を維持すると共に、回路部に設けた第２の導電層からなる配線の設計線幅を縮小することが可能である。
【００５６】
請求項１の本発明による場合には、第２の導電層を線幅シフトの少ないドライエッチングでパターニングし、フォトダイオードの受光領域上の第１の導電層を反射防止膜の特性を変化させないウェットエッチングで除去する。これにより、第２の導電層がエッチング液に浸される時間を短くすることができ、例えば、従来では約５μｍであった線幅シフトを約３．５μｍと小さくすることができる。また、この場合、受光領域の第１の導電層を除去するためのレジストを第２の導電層からなる配線をパターン形成するためのレジストとしても用いることができ、レジストを形成するためのフォトリソグラフィ工程を増やす必要がないので、コストを低く抑えることができる。
【００５７】
請求項２の本発明による場合には、第２の導電層のエッチングを回路部の配線部分と受光領域上の部分とで別々に行っており、回路部の第２の導電層からなる配線はドライエッチングのみで形成できるので、線幅シフトをほぼ０μｍにすることができる。また、受光領域上の第１の導電層及び第２の導電層はウェットエッチングで除去することができるので、反射防止膜の特性を変化しないようにすることができる。
【００５８】
このように、本発明によれば、ドライエッチングとウェットエッチングとを適切に組み合わせることにより、光感度を低下させることなくチップサイズの縮小化を図って優れた性能の回路内蔵受光素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１による回路内蔵受光素子の製造工程を示す断面図である。
【図２】本発明の実施形態１、ドライエッチングのみ、及びウェットエッチングのみで処理した場合について、フォトダイオードのｐｎ接合のリーク特性を示すグラフである。
【図３】本発明の実施形態２による回路内蔵受光素子の製造工程を示す断面図である。
【図４】従来のフォトダイオードの断面図である。
【図５】従来のフォトダイオードの断面図である。
【図６】ウェットエッチングによる線幅シフトを説明するための断面図である。
【図７】ドライエッチングによる線幅シフトを説明するための断面図である。
【図８】従来の回路内蔵受光素子の製造工程を示す断面図である。
【符号の説明】
１ Ｐ型半導体基板
２ フォトダイオード部
３ 回路部
４ 拡散領域
１１ 窒化シリコン膜
１２ 第１の導電層
１３ 層間絶縁膜
１４ 第２の導電層
１５ａ、１５ｂ、１５ｃ レジスト
【発明の属する技術分野】
本発明は、光電変換を行うフォトダイオードと、その変換された光信号を処理するための回路部とを同一の半導体基板上に備えた回路内受光素子の製造方法に関し、特に、フォトダイオードの受光領域に設けた反射防止膜の特性を劣化させることなくチップサイズを縮小することができる回路内蔵受光素子の製造方法に関する。
【０００２】
【従来の技術】
従来、フォトダイオード、特に拡散領域により受光領域が分割された分割フォトダイオードは、主として光ピックアップに用いられている。例えば、半導体レーザーの焦点位置をディスク上に合わせるためのフォーカス誤差信号や、半導体レーザーの焦点位置をディスクのピットに合わせるトラッキングのためのラジアル誤差信号を得るためにフォトダイオードが利用されている。
【０００３】
近年では、ＣＤ−ＲＯＭドライブ等に用いられる光ピックアップの高速化に伴って、高速で性能が良い分割フォトダイオードや、その回路部を同一の半導体基板上に備えた回路内蔵受光素子が求められている。そして、フォトダイオードの特性としては、応答速度の高速化の他、光感度の高感度化が求められている。
【０００４】
ここで、光感度は、入射した光のパワーに対してどの程度の電気信号（電流）が変換により得られるかを示すものであり、高感度であるほど性能が良いフォトダイオードである。
【０００５】
この光感度を高感度化するためには、通常、フォトダイオード表面に反射防止膜を形成し、これによりフォトダイオード表面での入射光の反射を防ぐ方法が知られている。
【０００６】
ここで、光感度は入射光の波長と反射防止膜の構造とにより変化する。
【０００７】
例えば、従来のシリコン酸化膜からなる反射防止膜の場合、ＣＤ−ＲＯＭの読み取りに使用される半導体レーザー光の波長（７８０ｎｍ）に対しては、シリコン酸化膜の膜厚を最適化しても反射率を１５％程度にしかできず、光感度が悪いものとなる。
【０００８】
これに対して、例えば特開平８−３２１００号公報では、図４に示すように、シリコン窒化膜４１からなる反射防止膜を用いることが提案されている。この反射防止膜では、シリコン窒化膜４１の膜厚を最適化することにより、７８０ｎｍの波長の光に対して反射率を１％程度にして光感度を改善することができる。
【０００９】
また、例えば特願平８−２３５６７０号では、図５に示すように、薄いシリコン酸化膜５１の上にシリコン窒化膜５２を積層した反射防止膜を用いることが提案されている。
【００１０】
この図５のフォトダイオードの構造は、図４の構造に比べて応答速度を低下させることなく接合容量を低減し、高周波ノイズを低減することを目的としたものである。この構造ではｐｎ接合が表面に出ているため、シリコン窒化膜のみからなる反射防止膜では接合リークが増加してしまう。これを防ぐためにはシリコン酸化膜からなる反射防止膜を設ける必要があるが、上述のようにシリコン酸化膜のみからなる反射防止膜では膜厚を最適化しても反射率が高く、光感度が悪い。そこで、シリコン酸化膜５１の上にシリコン窒化膜５２を積層した反射防止膜を設けているのである。この場合、各々の膜厚を最適化することにより７８０ｎｍの波長の光に対して反射率を５％程度にすることができる。
【００１１】
【発明が解決しようとする課題】
ところで、このフォトダイオードと、そのフォトダイオードで変換された光信号を処理するための回路部とを同一の半導体基板に備えた回路内受光素子においては、回路部のＩＣ等の配線としてＡｌＳｉ等の導電層が使用される。
【００１２】
従来、この導電層のエッチングは、化学薬品を用いたウェットエッチングにより行われている。しかし、等方性エッチングであるウェットエッチングでは、図６（ａ）及び図６（ｂ）に示すように、レジスト６１の下の導電層６２までエッチングされてしまう。従って、このようなエッチングシフトまで見込んだ配線の設計を行う必要があり、設計上の配線幅が太くなってチップサイズが全体的に大きくなるという問題がある。
【００１３】
一方、近年では、コストの低減、及びそのチップを搭載する機器の小型化という両方の観点からチップサイズの縮小が求められている。そこで、最近では、Ｃｌ2、ＢＣｌ3、ＣＦ4等のガスを用いたドライエッチングにより導電層のエッチングが行われている。このエッチングは異方性エッチングであり、図７（ａ）及び図７（ｂ）に示すように、レジスト７１を用いて導電層７２をエッチングする際のエッチングシフトが極めて小さい。従って、設計上の配線幅を細くしてチップサイズを縮小することができる。
【００１４】
以下に、特開平７−１０６５３５号公報に提案されている従来の回路内蔵受光素子の製造方法について、図８（ａ）〜図８（ｅ）を用いて説明する。ここでは、一例として、拡散領域４で分割された受光領域を有するフォトダイオード部２とＮＰＮトランジスタからなる回路部３とをＰ型半導体基板１上に備えた回路内蔵受光素子の製造工程について、２層の導電層からなる配線の形成工程以降を説明する。
【００１５】
まず、１層目の導電層（以下、第１の導電層と称する）１２をウェハ全面に形成した後、図８（ａ）に示すように、フォトリソグラフィ及びエッチングにより回路部に第１の導電層１２からなる配線を形成する。このとき、フォトダイオード部の第１の導電層１２はエッチングしないで残しておく。これにより、後の工程で第１の導電層１２と２層目の導電層（以下、第２の導電層と称する）１４との間の層間絶縁膜１３をエッチングするときに反射防止膜の最表面層のシリコン窒化（Ｓｉ3Ｎ4）膜１１が一緒にエッチングされないため、ドライエッチングを行っても反射防止膜に影響を及ぼさないようにすることができる。
【００１６】
次に、第１の導電層１２と第２の導電層１４との間の層間絶縁膜１３を形成し、図８（ｂ）に示すように、フォトリソグラフィ及びエッチングにより第１の導電層１２と第２の導電層１４とを接続するためのスルーホールを形成すると共にフォトダイオード部の上の層間絶縁膜１３を除去する。この層間絶縁膜１３としては、例えばＰ−ＳｉＮ（Ｓｉ3Ｎ4）、ＳＯＧ及びＰＳＧの３層からなるものを用いることができる。以下の図では簡単のために層間絶縁膜内の層構造は省略して示す。
【００１７】
続いて、図８（ｃ）に示すように、ウェハ全面に第２の導電層１４を形成する。
【００１８】
その後、図８（ｄ）に示すように、回路部に第２の導電層１４からなる配線を形成すると共にフォトダイオードの受光領域上の第１及び第２の導電層を除去するためにフォトリソグラフィによりレジスト１５を形成する。
【００１９】
最後に、第２の導電層１４をエッチングして回路部に第２の導電層１４からなる配線を形成すると共にフォトダイオードの受光領域上の導電層を除去する。
【００２０】
ここで、ドライエッチングを用いた場合には、エッチングシフトを小さくして設計上の配線幅を細くし、チップサイズを縮小することができる。
【００２１】
しかしながら、上述したように、フォトダイオードの光感度を改善することができる反射防止膜はシリコン窒化膜の単層、又はシリコン酸化膜の上にシリコン窒化膜を積層したものであり、いずれも最表面層がシリコン窒化膜からなる。このシリコン窒化膜は導電層のドライエッチングに使用されるガスによりエッチングされてしまうため、反射防止特性が最適化されたシリコン窒化膜の膜厚が薄くなったり、反射防止膜の下にあるｐｎ接合のリーク特性が劣化したりするという問題がある。従って、ドライエッチングにより反射防止膜の上にある導電層の除去を行うことはできず、ウェットエッチングにより除去する必要がある。
【００２２】
ところが、図８（ｅ）に示すように、ウェットエッチングを用いた場合には、レジスト１５の下の第２の導電層１４までエッチングされてしまうので、第２の導電層１４からなる配線の設計線幅が太くなってチップサイズが大きくなるという問題があった。
【００２３】
本発明は、このような従来技術の課題を解決すべくなされたものであり、反射防止膜の特性を変化させることなく第２の導電層からなる配線の設計線幅を細くしてチップサイズを縮小することができる回路内蔵受光素子の製造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の回路内蔵受光素子の製造方法は、フォトダイオードと、該フォトダイオードで検出された光信号を処理する回路部とを同一の半導体基板上に備えた回路内蔵受光素子を製造する方法において、回路部およびフォトダイオードが形成された半導体基板における該フォトダイオードの受光領域に、シリコン酸化膜上にシリコン窒化膜が積層された反射防止膜を形成する工程と、該回路部および反射防止膜上に第１の導電層を形成し、該反射防止膜上に該第１の導電層を残した状態で該回路部に該第１の導電層からなる配線をパターニングする工程と、該配線がパターニングされた回路部上および該反射防止膜上に残る該第１の導電層上に絶縁膜を形成する工程と、該回路部上にある該絶縁膜にスルーホールを形成すると共に、該反射防止膜上に残る該第１の導電層上の該絶縁膜を除去する工程と、該回路部上にある該絶縁膜上および該反射防止膜上に残る該第１の導電層上に第２の導電層を形成する工程と、その後、ドライエッチングにより、該回路部上にある該第２の導電層をパターニングして、該第１の導電層からなる配線と前記スルーホールを介して電気的に接続された該第２の導電層からなる配線を形成するとともに、該反射防止膜上に残る該第１の導電層上の該第２の導電層を除去する工程と、該ドライエッチングの工程に連続して、ウェットエッチングにより該反射防止膜上に残された該第１の導電層を除去する工程とを含み、そのことにより上記目的が達成される。
【００２５】
本発明の回路内蔵受光素子の製造方法は、フォトダイオードと、該フォトダイオードで検出された光信号を処理する回路部とを同一の半導体基板上に備えた回路内蔵受光素子を製造する方法において、回路部およびフォトダイオードが形成された半導体基板における該フォトダイオードの受光領域に、シリコン酸化膜上にシリコン窒化膜が積層された反射防止膜を形成する工程と、該回路部および反射防止膜上に第１の導電層を形成し、該反射防止膜上に該第１の導電層を残した状態で該回路部に該第１の導電層からなる配線をパターニングする工程と、該配線がパターニングされた回路部上および該反射防止膜上に残る該第１の導電層上に絶縁膜を形成する工程と、該回路部上にある該絶縁膜にスルーホールを形成すると共に、該該反射防止膜上に残る該第１の導電層上の該絶縁膜を除去する工程と、該回路部上にある該絶縁膜上および該反射防止膜上に残る該第１の導電層上に第２の導電層を形成する工程と、その後、該反射防止膜上に残る該第１の導電層上の第２の導電層がエッチングされない状態で、ドライエッチングにより、該回路部上にある該第２の導電層をパターニングして、該第１の導電層からなる配線と前記スルーホールを介して電気的に接続された該第２の導電層からなる配線を形成する工程と、該ドライエッチングの工程に連続して、ウェットエッチングにより該反射防止膜上に残された前記第１の導電層および第２の導電層を除去する工程とを含み、そのことにより上記目的が達成される。
【００２７】
以下、本発明の作用について説明する。
【００２８】
本発明にあっては、ドライエッチングとウェットエッチングとを適切に組み合わせることにより、エッチングによる線幅シフトの縮小及び反射防止膜の特性維持を両立させることができる。
【００２９】
第１の本発明にあっては、フォトダイオードの受光領域に反射防止膜を設けた半導体基板上にＡｌＳｉ等からなる第１の導電層を形成し、回路部に第１の導電層からなる配線をパターニングする。従って、受光領域上の反射防止膜の上には第１の導電層が残されているので、層間絶縁膜のエッチングの際に反射防止膜が一緒にエッチングされることはない。
【００３０】
次に、層間絶縁膜を設けた半導体基板上にＡｌＳｉ等からなる第２の導電層を形成し、ドライエッチングにより回路部に第２の導電層からなる配線をパターニングする。このとき、受光領域上に第１の導電層を残しておくので、反射防止特性を良好にするためにシリコン窒化膜の単層、又は最表面層にシリコン窒化膜を有する複数層の反射防止膜を用いても、ドライエッチングにより反射防止膜はエッチングされない。
【００３１】
その後、ウェットエッチングにより受光領域上に残された第１の導電層を除去する。このとき、回路部の第２の導電層からなる配線もエッチングされるが、第２の導電層からなる配線に対するウェットエッチングの時間を従来よりも短くすることができるので、第２の導電層からなる配線の線幅シフトを小さくして設計線幅をより細くすることができる。また、反射防止膜上に残された第１の導電層はウェットエッチングで除去するため、反射防止膜がエッチングされることはない。
【００３２】
第２の本発明にあっては、フォトダイオードの受光領域に反射防止膜を設けた半導体基板上にＡｌＳｉ等からなる第１の導電層を形成し、回路部に第１の導電層からなる配線をパターニングする。従って、受光領域上の反射防止膜の上には第１の導電層が残されているので、層間絶縁膜のエッチングの際に反射防止膜が一緒にエッチングされることはない。
【００３３】
次に、層間絶縁膜を設けた半導体基板上にＡｌＳｉ等からなる第２の導電層を形成し、ドライエッチングにより回路部に第２の導電層からなる配線をパターニングする。このとき、受光領域上に第１の導電層及び第２の導電層を残しておくので、反射防止特性を良好にするためにシリコン窒化膜の単層、又は最表面層にシリコン窒化膜を有する複数層の反射防止膜を用いても、ドライエッチングにより反射防止膜はエッチングされない。
【００３４】
その後、ウェットエッチングにより受光領域上に残された両導電層を除去する。この場合、回路部の第２の導電層からなる配線はドライエッチングのみで形成されるので、従来の製造方法や請求項１の本発明に比べて第２の導電層からなる配線の線幅シフトが生じず、設計線幅をより細くすることができる。また、反射防止膜上に残された両導電層はウェットエッチングで除去するため、反射防止膜がエッチングされることはない。
【００３５】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００３６】
（実施形態１）
図１（ａ）〜図１（ｃ）は本発明の実施形態１による回路内蔵受光素子の製造工程を示す断面図である。ここでは、一例として、拡散領域４で分割された受光領域を有するフォトダイオード部２とＮＰＮトランジスタからなる回路部３とをＰ型半導体基板１上に備え、シリコン窒化膜からなる反射防止膜、又はシリコン酸化膜の上にシリコン窒化膜を積層した反射防止膜をフォトダイオードの受光領域に設けた回路内蔵受光素子の製造について説明する。なお、第２の導電層の形成工程までは図８（ａ）〜図８（ｃ）に示した従来の製造工程と同様であるので説明を省略する。
【００３７】
図１（ａ）に示すように、回路部に第２の導電層１４からなる配線を形成すると共にフォトダイオードの受光領域上の第２の導電層１４を除去するためにフォトリソグラフィによりレジスト１５ａを形成する。
【００３８】
次に、図１（ｂ）に示すように、ドライエッチングにより回路部に第２の導電層１４からなる配線を形成すると共にフォトダイオードの受光領域上の第２の導電層１４を除去する。このとき、フォトダイオードの受光領域上の第１の導電層１２を残すようにエッチング条件を設定する。
【００３９】
その後、図１（ｃ）に示すように、ウェットエッチングによりフォトダイオードの受光領域上の第１の導電層１２を除去する。
【００４０】
このように、本実施形態１においては、フォトダイオードの受光領域上の第１の導電層１２と第２の導電層１４とのうち、第２の導電層１４をドライエッチングで除去し、反射防止膜（最表面層のシリコン窒化膜１１）の直上の第１の導電層１２のみをウェットエッチングで除去しているので、第２の導電層の線幅シフトを小さくすることができる。
【００４１】
例えば、第１の導電層１２の膜厚が０．８μｍで第２の導電層１４の膜厚が１．１μｍの場合、１．１μｍの導電層をドライエッチングで除去し、０．８μｍの導電層をウェットエッチングで除去することになる。実際のドライエッチングにおけるウェハ面内でのエッチングばらつきを考慮して、第１の導電層１２がフォトダイオードの受光領域上に残るように条件を設定した場合、受光領域上に残った導電層を除去するためには、ウェットエッチングの時間は１００秒となる。ここで、フォトダイオードの受光領域の第１の導電層１２をエッチングしているとき、同時に回路部の第２の導電層１４からなる配線もエッチングされるが、ウェットエッチングの時間が短いとエッチング液の染み込みによる線幅シフトを小さくできるので、同じ太さの配線を形成する場合には設計寸法をより細く設計できる。ウェットエッチングの時間が半分であるからといって線幅シフトが単純に半分になるわけではないが、例えば上記条件では約３．５μｍの線幅シフトとなり、ウェットエッチングのみで処理した従来の場合の線幅シフト５．０μｍに比べて線幅シフトを小さくすることができる。
【００４２】
これに対して、従来の製造方法では、ドライエッチングによる反射防止膜の特性変化を避けるためにフォトダイオードの受光領域上の第１の導電層１２と第２の導電層１４とをウェットエッチングのみで除去しており、２層分の厚みを除去するのでエッチング液に浸す時間が長くなる。
【００４３】
例えば、第１の導電層１２の膜厚が０．８μｍで第２の導電層１４の膜厚が１．１μｍの場合、ウェットエッチングの時間は１７５秒となる。ここで、フォトダイオードの受光領域の導電層１２、１４をエッチングしているとき、同時に回路部の第２の導電層１４からなる配線もエッチングされているので、エッチング液の染み込みによる線幅シフトが大きくなる。例えば上記条件では約５．０μｍの線幅シフトが発生するため、それを見越して設計寸法を太くせざるを得ない。
【００４４】
また、本実施形態１においては、ドライエッチングを行っている間、フォトダイオードの受光領域上には第１の導電層１２が残されているので、反射防止膜の最表面層のシリコン窒化膜１１がエッチングガスの影響を受けて反射防止特性が変化したり、ｐｎ接合のリーク特性が劣化することはない。
【００４５】
例えば、本実施形態１による場合には、図２（ａ）に示すように接合リークがデバイスの定格９Ｖで２．５ｐＡであり、受光領域上の導電層１２、１４をウェットエッチングのみで除去した従来の製造方法による場合には図２（ｂ）に示すようにデバイスの定格９Ｖで２．４ｐＡであり、両者のリーク特性は殆ど差が無いことがわかる。
【００４６】
これに対して、受光領域上の導電層１２、１４をドライエッチングのみで除去した場合には、図２（ｃ）に示すようにウェハ面内でのばらつきも大きく、７ｐＡ〜８３ｐＡ（３倍〜３５倍）とかなり接合リーク特性が劣化している。また、この場合には、ドライエッチングによりシリコン窒化膜（例えば膜厚９６ｎｍ）が４ｎｍ〜５ｎｍ／分の割合でエッチングされるため、反射率を低減するために最適化した膜厚からずれて、反射率が高くなってしまうという問題もある。
【００４７】
さらに、本実施形態１においては、回路部に第２の導電層１４からなる配線を形成するためのレジスト１５ａを、フォトダイオードの受光領域上の第１の導電層１２を除去するためのレジストとしても用いることができるので、後述する実施形態２に比べてフォトリソグラフィの工程を減らしてコストを低減することができる。
【００４８】
（実施形態２）
図３（ａ）〜図３（ｄ）は本発明の実施形態２による回路内蔵受光素子の製造工程を示す断面図である。ここでも、実施形態１と同様に、フォトダイオード部２とＮＰＮトランジスタからなる回路部３とをＰ型半導体基板１上に備え、フォトダイオードの受光領域に反射防止膜を設けた回路内蔵受光素子の製造について説明する。なお、第２の導電層の形成工程までは図８（ａ）〜図８（ｃ）に示した従来の製造工程と同様であるので説明を省略する。
【００４９】
図３（ａ）に示すように、回路部に第２の導電層１４からなる配線を形成するためにフォトリソグラフィによりレジスト１５ｂを形成する。
【００５０】
次に、図３（ｂ）に示すように、ドライエッチングにより回路部に第２の導電層１４からなる配線を形成する。このとき、フォトダイオードの受光領域上の第２の導電層１４はレジスト１５ｂで覆われているのでエッチングされない。
【００５１】
その後、図３（ｃ）に示すように、フォトダイオードの受光領域上の第１の導電層１２及び第２の導電層１４を除去するためにフォトリソグラフィによりレジスト１５ｃを形成する。
【００５２】
最後に、図３（ｄ）に示すように、ウェットエッチングによりフォトダイオードの受光領域上の第１の導電層１２及び第２の導電層１４を除去する。
【００５３】
このように、本実施形態２においては、回路部に第２の導電層１４からなる配線をドライエッチングで形成する際に、フォトダイオードの受光領域上に第１の導電層１２及び第２の導電層１４が残されているので、殆ど設計通りの配線幅を得ることができる。
【００５４】
また、フォトダイオードの受光領域上の第１の導電層１２及び第２の導電層１４はウェットエッチングで除去されるので、反射防止膜の最表面層のシリコン窒化膜１１に影響を与えない。このとき、回路部の配線を覆うようにレジスト１５ｃを形成しており、第２の導電層１４からなる配線がエッチングされないので、配線シフトを無くすることができる。よって、実施形態１よりもさらに第２の導電層１４からなる配線の設計線幅を細くすることができる。
【００５５】
【発明の効果】
以上詳述したように、本発明による場合には、ドライエッチングとウェットエッチングとを適切に組み合わせることによって、光感度を改善するためにフォトダイオードの受光領域に設けたシリコン窒化膜からなる反射防止膜、又はシリコン酸化膜とシリコン窒化膜とを積層した反射防止膜の特性を維持すると共に、回路部に設けた第２の導電層からなる配線の設計線幅を縮小することが可能である。
【００５６】
請求項１の本発明による場合には、第２の導電層を線幅シフトの少ないドライエッチングでパターニングし、フォトダイオードの受光領域上の第１の導電層を反射防止膜の特性を変化させないウェットエッチングで除去する。これにより、第２の導電層がエッチング液に浸される時間を短くすることができ、例えば、従来では約５μｍであった線幅シフトを約３．５μｍと小さくすることができる。また、この場合、受光領域の第１の導電層を除去するためのレジストを第２の導電層からなる配線をパターン形成するためのレジストとしても用いることができ、レジストを形成するためのフォトリソグラフィ工程を増やす必要がないので、コストを低く抑えることができる。
【００５７】
請求項２の本発明による場合には、第２の導電層のエッチングを回路部の配線部分と受光領域上の部分とで別々に行っており、回路部の第２の導電層からなる配線はドライエッチングのみで形成できるので、線幅シフトをほぼ０μｍにすることができる。また、受光領域上の第１の導電層及び第２の導電層はウェットエッチングで除去することができるので、反射防止膜の特性を変化しないようにすることができる。
【００５８】
このように、本発明によれば、ドライエッチングとウェットエッチングとを適切に組み合わせることにより、光感度を低下させることなくチップサイズの縮小化を図って優れた性能の回路内蔵受光素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１による回路内蔵受光素子の製造工程を示す断面図である。
【図２】本発明の実施形態１、ドライエッチングのみ、及びウェットエッチングのみで処理した場合について、フォトダイオードのｐｎ接合のリーク特性を示すグラフである。
【図３】本発明の実施形態２による回路内蔵受光素子の製造工程を示す断面図である。
【図４】従来のフォトダイオードの断面図である。
【図５】従来のフォトダイオードの断面図である。
【図６】ウェットエッチングによる線幅シフトを説明するための断面図である。
【図７】ドライエッチングによる線幅シフトを説明するための断面図である。
【図８】従来の回路内蔵受光素子の製造工程を示す断面図である。
【符号の説明】
１ Ｐ型半導体基板
２ フォトダイオード部
３ 回路部
４ 拡散領域
１１ 窒化シリコン膜
１２ 第１の導電層
１３ 層間絶縁膜
１４ 第２の導電層
１５ａ、１５ｂ、１５ｃ レジスト
Claims (2)
- フォトダイオードと、該フォトダイオードで検出された光信号を処理する回路部とを同一の半導体基板上に備えた回路内蔵受光素子を製造する方法において、
回路部およびフォトダイオードが形成された半導体基板における該フォトダイオードの受光領域に、シリコン酸化膜上にシリコン窒化膜が積層された反射防止膜を形成する工程と、
該回路部および反射防止膜上に第１の導電層を形成し、該反射防止膜上に該第１の導電層を残した状態で該回路部に該第１の導電層からなる配線をパターニングする工程と、
該配線がパターニングされた回路部上および該反射防止膜上に残る該第１の導電層上に絶縁膜を形成する工程と、
該回路部上にある該絶縁膜にスルーホールを形成すると共に、該反射防止膜上に残る該第１の導電層上の該絶縁膜を除去する工程と、
該回路部上にある該絶縁膜上および該反射防止膜上に残る該第１の導電層上に第２の導電層を形成する工程と、
その後、ドライエッチングにより、該回路部上にある該第２の導電層をパターニングして、該第１の導電層からなる配線と前記スルーホールを介して電気的に接続された該第２の導電層からなる配線を形成するとともに、該反射防止膜上に残る該第１の導電層上の該第２の導電層を除去する工程と、
該ドライエッチングの工程に連続して、ウェットエッチングにより該反射防止膜上に残された該第１の導電層を除去する工程と
を含む回路内蔵受光素子の製造方法。 - フォトダイオードと、該フォトダイオードで検出された光信号を処理する回路部とを同一の半導体基板上に備えた回路内蔵受光素子を製造する方法において、
回路部およびフォトダイオードが形成された半導体基板における該フォトダイオードの受光領域に、シリコン酸化膜上にシリコン窒化膜が積層された反射防止膜を形成する工程と、
該回路部および反射防止膜上に第１の導電層を形成し、該反射防止膜上に該第１の導電層を残した状態で該回路部に該第１の導電層からなる配線をパターニングする工程と、
該配線がパターニングされた回路部上および該反射防止膜上に残る該第１の導電層上に絶縁膜を形成する工程と、
該回路部上にある該絶縁膜にスルーホールを形成すると共に、該該反射防止膜上に残る該第１の導電層上の該絶縁膜を除去する工程と、
該回路部上にある該絶縁膜上および該反射防止膜上に残る該第１の導電層上に第２の導電層を形成する工程と、
その後、該反射防止膜上に残る該第１の導電層上の第２の導電層がエッチングされない状態で、ドライエッチングにより、該回路部上にある該第２の導電層をパターニングして、該第１の導電層からなる配線と前記スルーホールを介して電気的に接続された該第２の導電層からなる配線を形成する工程と、
該ドライエッチングの工程に連続して、ウェットエッチングにより該反射防止膜上に残された前記第１の導電層および第２の導電層を除去する工程と
を含む回路内蔵受光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00995198A JP3652095B2 (ja) | 1998-01-21 | 1998-01-21 | 回路内蔵受光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00995198A JP3652095B2 (ja) | 1998-01-21 | 1998-01-21 | 回路内蔵受光素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214739A JPH11214739A (ja) | 1999-08-06 |
| JP3652095B2 true JP3652095B2 (ja) | 2005-05-25 |
Family
ID=11734288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00995198A Expired - Fee Related JP3652095B2 (ja) | 1998-01-21 | 1998-01-21 | 回路内蔵受光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3652095B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109048A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 光半導体集積回路装置の製造方法 |
| JP4326513B2 (ja) | 2005-08-31 | 2009-09-09 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP5022795B2 (ja) * | 2007-07-09 | 2012-09-12 | 株式会社東芝 | 半導体受光素子およびその製造方法 |
| EP2346094A1 (en) | 2010-01-13 | 2011-07-20 | FEI Company | Method of manufacturing a radiation detector |
-
1998
- 1998-01-21 JP JP00995198A patent/JP3652095B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11214739A (ja) | 1999-08-06 |
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| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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