JPH11214739A - 回路内蔵受光素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 反射防止膜の特性を変化させることなく第２
の導電層からなる配線の設計線幅を細くしてチップサイ
ズを縮小する。 【解決手段】 フォトダイオードの受光領域にシリコン
窒化膜、又はシリコン酸化膜とシリコン窒化膜とを積層
した反射防止膜１１を形成し、回路部の第１の導電層１
２と第２の導電層１４とからなる配線を、層間絶縁膜１
３のスルーホールを介して電気的に接続する。第２の導
電層１４からなる配線は、線幅シフトの少ないドライエ
ッチングでパターニングする。このとき、フォトダイオ
ードの受光領域上に第１の導電層１２を残して反射防止
膜１１がエッチングされないようにする。その後、フォ
トダイオードの受光領域上に残った第１の導電層１２
は、反射防止膜１１に影響を与えないウェットエッチン
グにより除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光電変換を行うフ
ォトダイオードと、その変換された光信号を処理するた
めの回路部とを同一の半導体基板上に備えた回路内受光
素子の製造方法に関し、特に、フォトダイオードの受光
領域に設けた反射防止膜の特性を劣化させることなくチ
ップサイズを縮小することができる回路内蔵受光素子の
製造方法に関する。

【０００２】

【従来の技術】従来、フォトダイオード、特に拡散領域
により受光領域が分割された分割フォトダイオードは、
主として光ピックアップに用いられている。例えば、半
導体レーザーの焦点位置をディスク上に合わせるための
フォーカス誤差信号や、半導体レーザーの焦点位置をデ
ィスクのピットに合わせるトラッキングのためのラジア
ル誤差信号を得るためにフォトダイオードが利用されて
いる。

【０００３】近年では、ＣＤ−ＲＯＭドライブ等に用い
られる光ピックアップの高速化に伴って、高速で性能が
良い分割フォトダイオードや、その回路部を同一の半導
体基板上に備えた回路内蔵受光素子が求められている。
そして、フォトダイオードの特性としては、応答速度の
高速化の他、光感度の高感度化が求められている。

【０００４】ここで、光感度は、入射した光のパワーに
対してどの程度の電気信号（電流）が変換により得られ
るかを示すものであり、高感度であるほど性能が良いフ
ォトダイオードである。

【０００５】この光感度を高感度化するためには、通
常、フォトダイオード表面に反射防止膜を形成し、これ
によりフォトダイオード表面での入射光の反射を防ぐ方
法が知られている。

【０００６】ここで、光感度は入射光の波長と反射防止
膜の構造とにより変化する。

【０００７】例えば、従来のシリコン酸化膜からなる反
射防止膜の場合、ＣＤ−ＲＯＭの読み取りに使用される
半導体レーザー光の波長（７８０ｎｍ）に対しては、シ
リコン酸化膜の膜厚を最適化しても反射率を１５％程度
にしかできず、光感度が悪いものとなる。

【０００８】これに対して、例えば特開平８−３２１０
０号公報では、図４に示すように、シリコン窒化膜４１
からなる反射防止膜を用いることが提案されている。こ
の反射防止膜では、シリコン窒化膜４１の膜厚を最適化
することにより、７８０ｎｍの波長の光に対して反射率
を１％程度にして光感度を改善することができる。

【０００９】また、例えば特願平８−２３５６７０号で
は、図５に示すように、薄いシリコン酸化膜５１の上に
シリコン窒化膜５２を積層した反射防止膜を用いること
が提案されている。

【００１０】この図５のフォトダイオードの構造は、図
４の構造に比べて応答速度を低下させることなく接合容
量を低減し、高周波ノイズを低減することを目的とした
ものである。この構造ではｐｎ接合が表面に出ているた
め、シリコン窒化膜のみからなる反射防止膜では接合リ
ークが増加してしまう。これを防ぐためにはシリコン酸
化膜からなる反射防止膜を設ける必要があるが、上述の
ようにシリコン酸化膜のみからなる反射防止膜では膜厚
を最適化しても反射率が高く、光感度が悪い。そこで、
シリコン酸化膜５１の上にシリコン窒化膜５２を積層し
た反射防止膜を設けているのである。この場合、各々の
膜厚を最適化することにより７８０ｎｍの波長の光に対
して反射率を５％程度にすることができる。

【００１１】

【発明が解決しようとする課題】ところで、このフォト
ダイオードと、そのフォトダイオードで変換された光信
号を処理するための回路部とを同一の半導体基板に備え
た回路内受光素子においては、回路部のＩＣ等の配線と
してＡｌＳｉ等の導電層が使用される。

【００１２】従来、この導電層のエッチングは、化学薬
品を用いたウェットエッチングにより行われている。し
かし、等方性エッチングであるウェットエッチングで
は、図６（ａ）及び図６（ｂ）に示すように、レジスト
６１の下の導電層６２までエッチングされてしまう。従
って、このようなエッチングシフトまで見込んだ配線の
設計を行う必要があり、設計上の配線幅が太くなってチ
ップサイズが全体的に大きくなるという問題がある。

【００１３】一方、近年では、コストの低減、及びその
チップを搭載する機器の小型化という両方の観点からチ
ップサイズの縮小が求められている。そこで、最近で
は、Ｃｌ₂、ＢＣｌ₃、ＣＦ₄等のガスを用いたドライエ
ッチングにより導電層のエッチングが行われている。こ
のエッチングは異方性エッチングであり、図７（ａ）及
び図７（ｂ）に示すように、レジスト７１を用いて導電
層７２をエッチングする際のエッチングシフトが極めて
小さい。従って、設計上の配線幅を細くしてチップサイ
ズを縮小することができる。

【００１４】以下に、特開平７−１０６５３５号公報に
提案されている従来の回路内蔵受光素子の製造方法につ
いて、図８（ａ）〜図８（ｅ）を用いて説明する。ここ
では、一例として、拡散領域４で分割された受光領域を
有するフォトダイオード部２とＮＰＮトランジスタから
なる回路部３とをＰ型半導体基板１上に備えた回路内蔵
受光素子の製造工程について、２層の導電層からなる配
線の形成工程以降を説明する。

【００１５】まず、１層目の導電層（以下、第１の導電
層と称する）１２をウェハ全面に形成した後、図８
（ａ）に示すように、フォトリソグラフィ及びエッチン
グにより回路部に第１の導電層１２からなる配線を形成
する。このとき、フォトダイオード部の第１の導電層１
２はエッチングしないで残しておく。これにより、後の
工程で第１の導電層１２と２層目の導電層（以下、第２
の導電層と称する）１４との間の層間絶縁膜１３をエッ
チングするときに反射防止膜の最表面層のシリコン窒化
（Ｓｉ₃Ｎ₄）膜１１が一緒にエッチングされないため、
ドライエッチングを行っても反射防止膜に影響を及ぼさ
ないようにすることができる。

【００１６】次に、第１の導電層１２と第２の導電層１
４との間の層間絶縁膜１３を形成し、図８（ｂ）に示す
ように、フォトリソグラフィ及びエッチングにより第１
の導電層１２と第２の導電層１４とを接続するためのス
ルーホールを形成すると共にフォトダイオード部の上の
層間絶縁膜１３を除去する。この層間絶縁膜１３として
は、例えばＰ−ＳｉＮ（Ｓｉ₃Ｎ₄）、ＳＯＧ及びＰＳＧ
の３層からなるものを用いることができる。以下の図で
は簡単のために層間絶縁膜内の層構造は省略して示す。

【００１７】続いて、図８（ｃ）に示すように、ウェハ
全面に第２の導電層１４を形成する。

【００１８】その後、図８（ｄ）に示すように、回路部
に第２の導電層１４からなる配線を形成すると共にフォ
トダイオードの受光領域上の第１及び第２の導電層を除
去するためにフォトリソグラフィによりレジスト１５を
形成する。

【００１９】最後に、第２の導電層１４をエッチングし
て回路部に第２の導電層１４からなる配線を形成すると
共にフォトダイオードの受光領域上の導電層を除去す
る。

【００２０】ここで、ドライエッチングを用いた場合に
は、エッチングシフトを小さくして設計上の配線幅を細
くし、チップサイズを縮小することができる。

【００２１】しかしながら、上述したように、フォトダ
イオードの光感度を改善することができる反射防止膜は
シリコン窒化膜の単層、又はシリコン酸化膜の上にシリ
コン窒化膜を積層したものであり、いずれも最表面層が
シリコン窒化膜からなる。このシリコン窒化膜は導電層
のドライエッチングに使用されるガスによりエッチング
されてしまうため、反射防止特性が最適化されたシリコ
ン窒化膜の膜厚が薄くなったり、反射防止膜の下にある
ｐｎ接合のリーク特性が劣化したりするという問題があ
る。従って、ドライエッチングにより反射防止膜の上に
ある導電層の除去を行うことはできず、ウェットエッチ
ングにより除去する必要がある。

【００２２】ところが、図８（ｅ）に示すように、ウェ
ットエッチングを用いた場合には、レジスト１５の下の
第２の導電層１４までエッチングされてしまうので、第
２の導電層１４からなる配線の設計線幅が太くなってチ
ップサイズが大きくなるという問題があった。

【００２３】本発明は、このような従来技術の課題を解
決すべくなされたものであり、反射防止膜の特性を変化
させることなく第２の導電層からなる配線の設計線幅を
細くしてチップサイズを縮小することができる回路内蔵
受光素子の製造方法を提供することを目的とする。

【００２４】

【課題を解決するための手段】本発明の回路内蔵受光素
子の製造方法は、フォトダイオードと、該フォトダイオ
ードで検出された光信号を処理する回路部とを同一の半
導体基板上に備えた回路内蔵受光素子を製造する方法に
おいて、該フォトダイオードの受光領域に反射防止膜を
形成する工程と、該半導体基板上に第１の導電層を形成
し、該受光領域上に該第１の導電層を残した状態で該回
路部に該第１の導電層からなる配線をパターニングする
工程と、該半導体基板上に絶縁膜を形成する工程と、該
回路部にある該絶縁膜にスルーホールを形成すると共
に、該受光領域上の該絶縁膜を除去する工程と、該半導
体基板上に第２の導電層を形成する工程と、ドライエッ
チングにより、該受光領域上に該第１の導電層を残した
状態で該回路部に該第２の導電層からなる配線をパター
ニングして、該第１の導電層からなる配線と該第２の導
電層からなる配線とを該スルーホールを介して電気的に
接続させる工程と、ウェットエッチングにより該受光領
域上に残された該第１の導電層を除去する工程とを含
み、そのことにより上記目的が達成される。

【００２５】本発明の回路内蔵受光素子の製造方法は、
フォトダイオードと、該フォトダイオードで検出された
光信号を処理する回路部とを同一の半導体基板上に備え
た回路内蔵受光素子を製造する方法において、該フォト
ダイオードの受光領域に反射防止膜を形成する工程と、
該半導体基板上に第１の導電層を形成し、該受光領域上
に該第１の導電層を残した状態で該回路部に該第１の導
電層からなる配線をパターニングする工程と、該半導体
基板上に絶縁膜を形成する工程と、該回路部にある該絶
縁膜にスルーホールを形成すると共に、該受光領域上の
該絶縁膜を除去する工程と、該半導体基板上に第２の導
電層を形成する工程と、ドライエッチングにより、該受
光領域上に該第１の導電層及び該第２の導電層を残した
状態で該回路部に該第２の導電層からなる配線をパター
ニングして、該第１の導電層からなる配線と該第２の導
電層からなる配線とを該スルーホールを介して電気的に
接続させる工程と、ウェットエッチングにより該受光領
域上に残された両導電層を除去する工程とを含み、その
ことにより上記目的が達成される。

【００２６】前記反射防止膜としてシリコン窒化膜の単
層、又は最表面層にシリコン窒化膜を有する複数層を用
いてもよい。

【００２７】以下、本発明の作用について説明する。

【００２８】本発明にあっては、ドライエッチングとウ
ェットエッチングとを適切に組み合わせることにより、
エッチングによる線幅シフトの縮小及び反射防止膜の特
性維持を両立させることができる。

【００２９】第１の本発明にあっては、フォトダイオー
ドの受光領域に反射防止膜を設けた半導体基板上にＡｌ
Ｓｉ等からなる第１の導電層を形成し、回路部に第１の
導電層からなる配線をパターニングする。従って、受光
領域上の反射防止膜の上には第１の導電層が残されてい
るので、層間絶縁膜のエッチングの際に反射防止膜が一
緒にエッチングされることはない。

【００３０】次に、層間絶縁膜を設けた半導体基板上に
ＡｌＳｉ等からなる第２の導電層を形成し、ドライエッ
チングにより回路部に第２の導電層からなる配線をパタ
ーニングする。このとき、受光領域上に第１の導電層を
残しておくので、反射防止特性を良好にするためにシリ
コン窒化膜の単層、又は最表面層にシリコン窒化膜を有
する複数層の反射防止膜を用いても、ドライエッチング
により反射防止膜はエッチングされない。

【００３１】その後、ウェットエッチングにより受光領
域上に残された第１の導電層を除去する。このとき、回
路部の第２の導電層からなる配線もエッチングされる
が、第２の導電層からなる配線に対するウェットエッチ
ングの時間を従来よりも短くすることができるので、第
２の導電層からなる配線の線幅シフトを小さくして設計
線幅をより細くすることができる。また、反射防止膜上
に残された第１の導電層はウェットエッチングで除去す
るため、反射防止膜がエッチングされることはない。

【００３２】第２の本発明にあっては、フォトダイオー
ドの受光領域に反射防止膜を設けた半導体基板上にＡｌ
Ｓｉ等からなる第１の導電層を形成し、回路部に第１の
導電層からなる配線をパターニングする。従って、受光
領域上の反射防止膜の上には第１の導電層が残されてい
るので、層間絶縁膜のエッチングの際に反射防止膜が一
緒にエッチングされることはない。

【００３３】次に、層間絶縁膜を設けた半導体基板上に
ＡｌＳｉ等からなる第２の導電層を形成し、ドライエッ
チングにより回路部に第２の導電層からなる配線をパタ
ーニングする。このとき、受光領域上に第１の導電層及
び第２の導電層を残しておくので、反射防止特性を良好
にするためにシリコン窒化膜の単層、又は最表面層にシ
リコン窒化膜を有する複数層の反射防止膜を用いても、
ドライエッチングにより反射防止膜はエッチングされな
い。

【００３４】その後、ウェットエッチングにより受光領
域上に残された両導電層を除去する。この場合、回路部
の第２の導電層からなる配線はドライエッチングのみで
形成されるので、従来の製造方法や請求項１の本発明に
比べて第２の導電層からなる配線の線幅シフトが生じ
ず、設計線幅をより細くすることができる。また、反射
防止膜上に残された両導電層はウェットエッチングで除
去するため、反射防止膜がエッチングされることはな
い。

【００３５】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。

【００３６】（実施形態１）図１（ａ）〜図１（ｃ）は
本発明の実施形態１による回路内蔵受光素子の製造工程
を示す断面図である。ここでは、一例として、拡散領域
４で分割された受光領域を有するフォトダイオード部２
とＮＰＮトランジスタからなる回路部３とをＰ型半導体
基板１上に備え、シリコン窒化膜からなる反射防止膜、
又はシリコン酸化膜の上にシリコン窒化膜を積層した反
射防止膜をフォトダイオードの受光領域に設けた回路内
蔵受光素子の製造について説明する。なお、第２の導電
層の形成工程までは図８（ａ）〜図８（ｃ）に示した従
来の製造工程と同様であるので説明を省略する。

【００３７】図１（ａ）に示すように、回路部に第２の
導電層１４からなる配線を形成すると共にフォトダイオ
ードの受光領域上の第２の導電層１４を除去するために
フォトリソグラフィによりレジスト１５ａを形成する。

【００３８】次に、図１（ｂ）に示すように、ドライエ
ッチングにより回路部に第２の導電層１４からなる配線
を形成すると共にフォトダイオードの受光領域上の第２
の導電層１４を除去する。このとき、フォトダイオード
の受光領域上の第１の導電層１２を残すようにエッチン
グ条件を設定する。

【００３９】その後、図１（ｃ）に示すように、ウェッ
トエッチングによりフォトダイオードの受光領域上の第
１の導電層１２を除去する。

【００４０】このように、本実施形態１においては、フ
ォトダイオードの受光領域上の第１の導電層１２と第２
の導電層１４とのうち、第２の導電層１４をドライエッ
チングで除去し、反射防止膜（最表面層のシリコン窒化
膜１１）の直上の第１の導電層１２のみをウェットエッ
チングで除去しているので、第２の導電層の線幅シフト
を小さくすることができる。

【００４１】例えば、第１の導電層１２の膜厚が０．８
μｍで第２の導電層１４の膜厚が１．１μｍの場合、
１．１μｍの導電層をドライエッチングで除去し、０．
８μｍの導電層をウェットエッチングで除去することに
なる。実際のドライエッチングにおけるウェハ面内での
エッチングばらつきを考慮して、第１の導電層１２がフ
ォトダイオードの受光領域上に残るように条件を設定し
た場合、受光領域上に残った導電層を除去するために
は、ウェットエッチングの時間は１００秒となる。ここ
で、フォトダイオードの受光領域の第１の導電層１２を
エッチングしているとき、同時に回路部の第２の導電層
１４からなる配線もエッチングされるが、ウェットエッ
チングの時間が短いとエッチング液の染み込みによる線
幅シフトを小さくできるので、同じ太さの配線を形成す
る場合には設計寸法をより細く設計できる。ウェットエ
ッチングの時間が半分であるからといって線幅シフトが
単純に半分になるわけではないが、例えば上記条件では
約３．５μｍの線幅シフトとなり、ウェットエッチング
のみで処理した従来の場合の線幅シフト５．０μｍに比
べて線幅シフトを小さくすることができる。

【００４２】これに対して、従来の製造方法では、ドラ
イエッチングによる反射防止膜の特性変化を避けるため
にフォトダイオードの受光領域上の第１の導電層１２と
第２の導電層１４とをウェットエッチングのみで除去し
ており、２層分の厚みを除去するのでエッチング液に浸
す時間が長くなる。

【００４３】例えば、第１の導電層１２の膜厚が０．８
μｍで第２の導電層１４の膜厚が１．１μｍの場合、ウ
ェットエッチングの時間は１７５秒となる。ここで、フ
ォトダイオードの受光領域の導電層１２、１４をエッチ
ングしているとき、同時に回路部の第２の導電層１４か
らなる配線もエッチングされているので、エッチング液
の染み込みによる線幅シフトが大きくなる。例えば上記
条件では約５．０μｍの線幅シフトが発生するため、そ
れを見越して設計寸法を太くせざるを得ない。

【００４４】また、本実施形態１においては、ドライエ
ッチングを行っている間、フォトダイオードの受光領域
上には第１の導電層１２が残されているので、反射防止
膜の最表面層のシリコン窒化膜１１がエッチングガスの
影響を受けて反射防止特性が変化したり、ｐｎ接合のリ
ーク特性が劣化することはない。

【００４５】例えば、本実施形態１による場合には、図
２（ａ）に示すように接合リークがデバイスの定格９Ｖ
で２．５ｐＡであり、受光領域上の導電層１２、１４を
ウェットエッチングのみで除去した従来の製造方法によ
る場合には図２（ｂ）に示すようにデバイスの定格９Ｖ
で２．４ｐＡであり、両者のリーク特性は殆ど差が無い
ことがわかる。

【００４６】これに対して、受光領域上の導電層１２、
１４をドライエッチングのみで除去した場合には、図２
（ｃ）に示すようにウェハ面内でのばらつきも大きく、
７ｐＡ〜８３ｐＡ（３倍〜３５倍）とかなり接合リーク
特性が劣化している。また、この場合には、ドライエッ
チングによりシリコン窒化膜（例えば膜厚９６ｎｍ）が
４ｎｍ〜５ｎｍ／分の割合でエッチングされるため、反
射率を低減するために最適化した膜厚からずれて、反射
率が高くなってしまうという問題もある。

【００４７】さらに、本実施形態１においては、回路部
に第２の導電層１４からなる配線を形成するためのレジ
スト１５ａを、フォトダイオードの受光領域上の第１の
導電層１２を除去するためのレジストとしても用いるこ
とができるので、後述する実施形態２に比べてフォトリ
ソグラフィの工程を減らしてコストを低減することがで
きる。

【００４８】（実施形態２）図３（ａ）〜図３（ｄ）は
本発明の実施形態２による回路内蔵受光素子の製造工程
を示す断面図である。ここでも、実施形態１と同様に、
フォトダイオード部２とＮＰＮトランジスタからなる回
路部３とをＰ型半導体基板１上に備え、フォトダイオー
ドの受光領域に反射防止膜を設けた回路内蔵受光素子の
製造について説明する。なお、第２の導電層の形成工程
までは図８（ａ）〜図８（ｃ）に示した従来の製造工程
と同様であるので説明を省略する。

【００４９】図３（ａ）に示すように、回路部に第２の
導電層１４からなる配線を形成するためにフォトリソグ
ラフィによりレジスト１５ｂを形成する。

【００５０】次に、図３（ｂ）に示すように、ドライエ
ッチングにより回路部に第２の導電層１４からなる配線
を形成する。このとき、フォトダイオードの受光領域上
の第２の導電層１４はレジスト１５ｂで覆われているの
でエッチングされない。

【００５１】その後、図３（ｃ）に示すように、フォト
ダイオードの受光領域上の第１の導電層１２及び第２の
導電層１４を除去するためにフォトリソグラフィにより
レジスト１５ｃを形成する。

【００５２】最後に、図３（ｄ）に示すように、ウェッ
トエッチングによりフォトダイオードの受光領域上の第
１の導電層１２及び第２の導電層１４を除去する。

【００５３】このように、本実施形態２においては、回
路部に第２の導電層１４からなる配線をドライエッチン
グで形成する際に、フォトダイオードの受光領域上に第
１の導電層１２及び第２の導電層１４が残されているの
で、殆ど設計通りの配線幅を得ることができる。

【００５４】また、フォトダイオードの受光領域上の第
１の導電層１２及び第２の導電層１４はウェットエッチ
ングで除去されるので、反射防止膜の最表面層のシリコ
ン窒化膜１１に影響を与えない。このとき、回路部の配
線を覆うようにレジスト１５ｃを形成しており、第２の
導電層１４からなる配線がエッチングされないので、配
線シフトを無くすることができる。よって、実施形態１
よりもさらに第２の導電層１４からなる配線の設計線幅
を細くすることができる。

【００５５】

【発明の効果】以上詳述したように、本発明による場合
には、ドライエッチングとウェットエッチングとを適切
に組み合わせることによって、光感度を改善するために
フォトダイオードの受光領域に設けたシリコン窒化膜か
らなる反射防止膜、又はシリコン酸化膜とシリコン窒化
膜とを積層した反射防止膜の特性を維持すると共に、回
路部に設けた第２の導電層からなる配線の設計線幅を縮
小することが可能である。

【００５６】請求項１の本発明による場合には、第２の
導電層を線幅シフトの少ないドライエッチングでパター
ニングし、フォトダイオードの受光領域上の第１の導電
層を反射防止膜の特性を変化させないウェットエッチン
グで除去する。これにより、第２の導電層がエッチング
液に浸される時間を短くすることができ、例えば、従来
では約５μｍであった線幅シフトを約３．５μｍと小さ
くすることができる。また、この場合、受光領域の第１
の導電層を除去するためのレジストを第２の導電層から
なる配線をパターン形成するためのレジストとしても用
いることができ、レジストを形成するためのフォトリソ
グラフィ工程を増やす必要がないので、コストを低く抑
えることができる。

【００５７】請求項２の本発明による場合には、第２の
導電層のエッチングを回路部の配線部分と受光領域上の
部分とで別々に行っており、回路部の第２の導電層から
なる配線はドライエッチングのみで形成できるので、線
幅シフトをほぼ０μｍにすることができる。また、受光
領域上の第１の導電層及び第２の導電層はウェットエッ
チングで除去することができるので、反射防止膜の特性
を変化しないようにすることができる。

【００５８】このように、本発明によれば、ドライエッ
チングとウェットエッチングとを適切に組み合わせるこ
とにより、光感度を低下させることなくチップサイズの
縮小化を図って優れた性能の回路内蔵受光素子を得るこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施形態１による回路内蔵受光素子の
製造工程を示す断面図である。

【図２】本発明の実施形態１、ドライエッチングのみ、
及びウェットエッチングのみで処理した場合について、
フォトダイオードのｐｎ接合のリーク特性を示すグラフ
である。

【図３】本発明の実施形態２による回路内蔵受光素子の
製造工程を示す断面図である。

【図４】従来のフォトダイオードの断面図である。

【図５】従来のフォトダイオードの断面図である。

【図６】ウェットエッチングによる線幅シフトを説明す
るための断面図である。

【図７】ドライエッチングによる線幅シフトを説明する
ための断面図である。

【図８】従来の回路内蔵受光素子の製造工程を示す断面
図である。

【符号の説明】

１ Ｐ型半導体基板 ２ フォトダイオード部 ３ 回路部 ４ 拡散領域 １１ 窒化シリコン膜 １２ 第１の導電層 １３ 層間絶縁膜 １４ 第２の導電層 １５ａ、１５ｂ、１５ｃ レジスト

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フォトダイオードと、該フォトダイオー
   ドで検出された光信号を処理する回路部とを同一の半導
   体基板上に備えた回路内蔵受光素子を製造する方法にお
   いて、 該フォトダイオードの受光領域に反射防止膜を形成する
   工程と、 該半導体基板上に第１の導電層を形成し、該受光領域上
   に該第１の導電層を残した状態で該回路部に該第１の導
   電層からなる配線をパターニングする工程と、 該半導体基板上に絶縁膜を形成する工程と、 該回路部にある該絶縁膜にスルーホールを形成すると共
   に、該受光領域上の該絶縁膜を除去する工程と、 該半導体基板上に第２の導電層を形成する工程と、 ドライエッチングにより、該受光領域上に該第１の導電
   層を残した状態で該回路部に該第２の導電層からなる配
   線をパターニングして、該第１の導電層からなる配線と
   該第２の導電層からなる配線とを該スルーホールを介し
   て電気的に接続させる工程と、 ウェットエッチングにより該受光領域上に残された該第
   １の導電層を除去する工程とを含む回路内蔵受光素子の
   製造方法。
2. 【請求項２】 フォトダイオードと、該フォトダイオー
   ドで検出された光信号を処理する回路部とを同一の半導
   体基板上に備えた回路内蔵受光素子を製造する方法にお
   いて、 該フォトダイオードの受光領域に反射防止膜を形成する
   工程と、 該半導体基板上に第１の導電層を形成し、該受光領域上
   に該第１の導電層を残した状態で該回路部に該第１の導
   電層からなる配線をパターニングする工程と、 該半導体基板上に絶縁膜を形成する工程と、 該回路部にある該絶縁膜にスルーホールを形成すると共
   に、該受光領域上の該絶縁膜を除去する工程と、 該半導体基板上に第２の導電層を形成する工程と、 ドライエッチングにより、該受光領域上に該第１の導電
   層及び該第２の導電層を残した状態で該回路部に該第２
   の導電層からなる配線をパターニングして、該第１の導
   電層からなる配線と該第２の導電層からなる配線とを該
   スルーホールを介して電気的に接続させる工程と、 ウェットエッチングにより該受光領域上に残された両導
   電層を除去する工程とを含む回路内蔵受光素子の製造方
   法。
3. 【請求項３】 前記反射防止膜としてシリコン窒化膜の
   単層、又は最表面層にシリコン窒化膜を有する複数層を
   用いる請求項１又は請求項２に記載の回路内蔵受光素子
   の製造方法。