KR100460404B1 - 회로내장 감광 장치 - Google Patents

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KR100460404B1
KR100460404B1 KR10-2001-0029678A KR20010029678A KR100460404B1 KR 100460404 B1 KR100460404 B1 KR 100460404B1 KR 20010029678 A KR20010029678 A KR 20010029678A KR 100460404 B1 KR100460404 B1 KR 100460404B1
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샤프 가부시키가이샤
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Abstract

본 발명은 제1 실리콘 기판, 제2 실리콘 기판, 및 산화막을 포함하는 SOI 웨이퍼; SOI 웨이퍼의 제1 영역에 형성된 포토다이오드; 및 SOI 웨이퍼의 제2 영역에 형성된 신호 처리 회로를 포함하고, 포토다이오드가 SiGe층으로 이루어진 감광층을 포함하는 회로내장 감광 장치를 제공한다.

Description

회로내장 감광 장치{CIRCUIT-INCORPORATING PHOTOSENSITIVE DEVICE}
본 발명은 SOI(Silicon on Insulator) 웨이퍼를 이용한 회로내장 감광 장치, 특히 전력 소비가 낮은 고감도 회로내장 감광 장치에 관한 것이다.
회로내장 감광 장치는 광학 픽업, 광통신 또는 광센서, 이를테면 포토커플러로서 널리 이용되고 있다. 최근, 보다 높은 감도, 보다 빠른 동작, 및 이러한 모든 이용 분야에서 회로내장 감광 장치의 저전력 소비에 대한 요구가 강해졌다.
도 8은 종래의 회로내장 감광 장치(400)의 구조를 나타낸 단면도이다. 도 8에 나타낸 종래의 회로내장 감광 장치(400)는 P-형 실리콘 기판(1) 및 P-형 실리콘 기판(1) 상에서 에피택셜 성장한 N-형 실리콘 기판(4)의 적층 구조를 갖는다. 이 적층 구조에서, 포토다이오드(270), 및 포토다이오드(270)로부터 출력되는 신호를 처리하기 위한 회로인 바이폴라 트랜지스터(280)가 일체형으로 제공된다. N-형 실리콘 기판(4)은 P-형 매립 확산층(13)에 의해 복수 영역으로 분리된다. 포토다이오드(270)와 바이폴라 트랜지스터(280)는 P-형 매립 확산층(13)에 의해 분리된 영역에 각각 제공된다.
포토다이오드(270)는 P-형 실리콘 기판(1)과 N-형 실리콘 기판(4)의 적층 구조로 형성된 PN 접합형으로 되어 있다.
바이폴라 트랜지스터(280)는 그 표면과 인접하여 N-형 실리콘 기판(4)에 형성된 P-형 확산층(7)을 갖는다. N-형 확산층(8)은 P-형 확산층(7)에 형성되어 있다. 또한, N-형 실리콘 기판(4)은 N-형 실리콘 기판(4)의 표면으로부터 N-형 확산층(12)으로 연장되어 있는 N-형 확산층(6)을 포함한다.
산화막 층(9)은 N-형 실리콘 기판(4)의 표면 전체에 제공된다. 바이폴라 트랜지스터(280) 영역에서는, N-형 확산층(6)에 연결된 배선(10a), P-형 확산층(7)에 연결된 배선(10b), 및 N-형 확산층(8)(P-형 확산층(7)의 표면 근처에 매립됨)에 연결된 배선(10a)이 산화막 층(9)에 제공된다.
이러한 구조를 갖는 회로내장 감광 장치(400)에서는, 포토다이오드(270)의 감광부에 대한 감광성은 PN 접합부에서의 감광도뿐만 아니라 포토다이오드(270)의 크기 및 두께에 해당하는 흡광량에 따라 달라진다.
광학 픽업으로서 사용된 회로내장 감광 장치에서는, DVD 분야에서 약 635 nm, CD 분야에서 780 nm, 공간 광학 투과에서 850 nm, 또는 광센서(예, 포토커플러)에 대해서 약 950 nm의 파장을 갖는 빛이 통상적으로 이용된다. 이들 파장에 대해 실리콘으로의 광투과 깊이 및 실리콘(Si)의 흡광 계수를 표 1에 나타냈다.
파 장 흡 광 계 수 투과 깊이 활성층 1㎛에서의 흡광율
650 nm 2500 cm-1 4 ㎛ 22%
780 nm 1200 cm-1 8.5 ㎛ 11%
850 nm 800 cm-1 12.5 ㎛ 8%
950 nm 400 cm-1 25 ㎛ 4%
표 1에 나타낸 바와 같이, 이들 광 파장이 실리콘에 침투하는 깊이는 4 ㎛이상이다. 통상, 깊이는 회로내장 감광 장치(400)를 형성하는 N-형 실리콘 기판(4)의 두께보다 크다. 그러므로, N-형 실리콘 기판(4)과 P-형 실리콘 기판(1) 간의 PN 접합은 포토다이오드(270)의 감광성과 이들 광 파장에서의 흡수율을 개선시키는 데 이용된다.
한편, 더 빠른 동작과 더 낮은 전력 소비를 위해서, 일본 특허공개 제6-61434호에 나타낸 바와 같이, SOI(Silicon on Insulator) 웨이퍼뿐만 아니라 베이스층으로서 SiGe층(더 높은 흡광률을 가짐)을 사용하는 것이 효과적이다.
도 9는 SOI 웨이퍼(290)가 사용되는 회로내장 감광 장치(410)를 나타내는 단면도이다. SOI 웨이퍼(290)는 실리콘 기판(1)과 N-형 실리콘 기판(4)을 포함하며, N-형 확산층(3)은 그의 하면에 형성되고 산화막(2)은 그 들 사이에 놓여 있다.
SOI 웨이퍼(290)의 N-형 실리콘 기판(4)은 트렌치형 분리층(5)에 의해 복수의 영역으로 분리된다. 포토다이오드(270)와 바이폴라 트랜지스터(280)는 트렌치형 분리층(5)에 의해 분리된 영역에 각각 제공된다. 트렌치형 분리층(5)은 N-형 확산층(3)을 통해 N-형 실리콘 기판(4)의 표면으로부터 연장되어 산화막(2)에 도달한다.
포토다이오드(270)에서는, 활성층으로 작용하는 P-형 확산층(7a)이 N-형 실리콘 기판(4)의 표면 근처에 형성된다. N-형 확산층(6)은 N-형 실리콘 기판(4)의 표면으로부터 N-형 확산층(3)에 연장되도록 제공된다.
포토다이오드(270)의 신호 처리 회로인 NPN-형 바이폴라 트랜지스터(280)에서는, SiGe로 이루어진 베이스층(7b)이 N-형 실리콘 기판(4)의 표면 근처의 P-형 확산층으로서 매립되어 있다. N-형 확산층(8)은 베이스층(7b)의 표면 근처에 제공된다. 또한, N-형 실리콘 기판(4)에서는, N-형 확산층(6)이 N-형 실리콘 기판(4)으로부터 N-형 확산층(3)으로 연장되도록 제공된다.
산화막(9)은 N-형 실리콘 기판(4)의 표면 전체에 제공된다. NPN-형 바이폴라 트랜지스터(280) 영역에서는, N-형 확산층(6)에 연결된 전극(10a), 베이스층(7b)에 연결된 베이스 전극(10b), 및 N-형 확산층(8)에 연결된 전극(10c)(베이스층(7b)의 표면 근처에 매립됨)이 산화막(9)에 제공된다.
이러한 구조를 갖는 회로내장 감광 장치(410)에서는, 포토다이오드(270)의 감광부를 형성하는 활성층으로서 작용하는 실리콘층(7a)의 두께가 통상 약 1 ㎛이므로, 흡광량이 적은 문제점이 있다. 표 1은 또한 실리콘층(7a)의 두께가 1 ㎛인 경우에 서로 다른 파장에서의 흡광률을 나타낸다. 흡광률은 650 nm의 광 파장에서 22%, 780 nm의 광파장에서 11%, 850 nm의 광파장에서 8%, 및 950 nm의 광파장에서 4%이다.
실리콘 감광층(3a, 4a, 7a) 각각에 대한 흡광량이 적기 때문에, 포토다이오드 (270)는 낮은 감광성을 갖는다.
이러한 낮은 감광성을 갖는 포토다이오드(270)의 출력은 신호 처리 회로에 의해 이득을 보상하는 데 이용될 수 있다. 그러나, 출력의 이득이 보상될 때, 신호 처리 회로의 응답 속도와 신호-잡음비(S/N)는 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 회로내장 감광 장치의 단면도.
도 2는 SiGe층의 조성비와 그 밴드갭 사이의 관계를 나타낸 다이어그램.
도 3은 조사광의 파장과 Si층 및 Ge층의 흡광 계수와의 관계를 나타낸 그래프.
도 4는 본 발명의 일 실시예에 따른 회로내장 감광 장치의 단면도.
도 5A 내지 5F는 본 발명의 일 실시예에 따른 회로내장 감광 장치의 제조 방법의 공정을 나타낸 단면도.
도 5G는 본 발명의 일 실시예에 따른 회로내장 감광 장치의 단면도.
도 6은 본 발명의 일 실시예에 따른 회로내장 감광 장치의 단면도.
도 7은 본 발명의 일 실시예에 따른 회로내장 감광 장치의 단면도.
도 8은 종래의 회로내장 감광 장치를 나타낸 단면도.
도 9는 SOI 구조를 갖는 종래의 회로내장 감광 장치를 나타낸 단면도.
*도면 부호의 설명
1: P-형 실리콘 기판 2: 산화막
3: N-형 확산층 4: N-형 실리콘 기판
5: 트렌치형 분리층 6,8: N-형 확산층
7: P-형 확산층 7a: 실리콘층
9: 산화막 층 10a, 10b, 10c: 금속 배선
13: P-형 매립 확산층 27, 270: 포토다이오드
300, 310, 310', 320, 330, 400, 410: 회로내장 감광 장치
280: 바이폴라 트랜지스터 290: SOI 웨이퍼
본 발명의 요지에 따라서, 제1 실리콘 기판, 제2 실리콘 기판, 및 산화막을 포함하는 SOI 웨이퍼; SOI 웨이퍼의 제1 영역에 형성된 포토다이오드; 및 SOI 웨이퍼의 제2 영역에 형성된 신호 처리 회로를 포함하고, 포토다이오드가 SiGe층으로 이루어진 감광층을 포함하는 회로내장 감광 장치를 제공한다.
본 발명의 일 실시예에서, 감광층은 신호 처리 회로가 형성된 후 형성된다.
본 발명의 일 실시예에서, 감광층은 SOI 웨이퍼에 형성된 요부(凹部)에 제공된다.
본 발명의 일 실시예에서, 신호 처리 회로는 고속 트랜지스터를 포함하고, 상기 고속 트랜지스터의 베이스층이 SiGe층으로 이루어진다.
본 발명의 일 실시예에서, 감광층의 SiGe층과 고속 트랜지스터의 SiGe층은 동시에 형성된다.
본 발명의 일 실시예에서, 포토다이오드의 하부에는 반사막이 형성되어 있다.
본 발명의 일 실시예에서, 반사막은 고융점 금속막을 포함한다.
본 발명의 일 실시예에서, 반사 방지막은 감광층 상에 제공된다.
본 발명의 일 실시예에서, 반사 방지막은 SiN막을 포함한다.
본 발명의 일 실시예에서, 열 산화막은 감광층과 SiN층의 사이에 형성된다.
본 발명의 일 실시예에서, 반사 방지막은 감광층과 일체로 형성되어 있다.
본 발명의 일 실시예에서, 반사 방지막은 비정질 탄소막을 포함한다.
본 발명의 일 실시예에서, 감광층에 충돌하는 광과 제2 실리콘 기판의 저면에서 반사되는 광의 사이에 위상차는 감광층 상에 충돌하는 광 파장의 1/2이다.
본 발명의 일 실시예에서, 감광층은 트렌치형 분리층에 의해 복수의 감광 영역으로 분리된다.
본 발명의 일 실시예에서, 감광층은 선택적 에피택셜 성장법으로 감광층을 형성함으로써 복수의 감광 영역으로 분리된다.
그러므로, 상기에서 설명한 본 발명에 의하면, 고감광도, 빠른 동작, 및 낮은 전력 소비를 갖고, S/N 비의 감소를 방지하는 회로내장 감광 장치를 제공할 수 있다.
본 발명의 이러한 장점 및 기타 장점은 첨부 도면을 참고로 하기 설명에 의해 본 분야의 숙련자라면 쉽게 이해할 수 있을 것이다.
[발명의 실시의 형태]
이하, 본 발명의 실시예를 도면을 참고로 상세히 설명한다.
[실시예 1]
도 1은 본 발명의 실시예 1에 따른 회로내장 감광 장치(300)의 단면도이다. 도 1에 나타낸 회로내장 감광 장치(300)는 SOI 웨이퍼(29)를 포함한다. 회로내장 감광 장치(300)에서는, 그 하면에 형성된 N-형 확산층(3)을 갖는 N-형 실리콘 기판(4)이 실리콘 기판(1)에 제공되고, 산화막(2)(예, SiO2)은 N-형 확산층(3)과 실리콘 기판(1)의 사이에 존재한다. SOI 웨이퍼(29)는 작은 기생 용량을 갖기 때문에, SOI 웨이퍼(29)를 사용하는 회로내장 감광 장치(300)는 낮은 전력을 소비하면서 빠르게 동작을 할 수 있다.
SOI 웨이퍼(29)는 포토다이오드(27)와 바이폴라 트랜지스터(28)를 포함하는 데, 이들은 N-형 실리콘 기판(4)에 제공된 트렌치형 분리층(5)에 의해 분리된 영역에 형성된다. 포토다이오드(27)는 수광을 위해 감광층(SiGe로 이루어짐)(17a)을 포함한다. 바이폴라 트랜지스터(28)는 포토다이오드(27)의 신호 처리 회로를 구성한다. 트렌치형 분리층(5)은 N-형 실리콘 기판(4)의 표면으로부터 N-형 확산층(3)을 통해 산화막(2)까지 연장되어 있다.
SiGe 감광층(17a)은 포토다이오드(27)에서 N-형 실리콘 기판(4)의 표면 근처에 형성되어 있다. 특히, N-형 실리콘 기판(4)의 표면 근처 영역은 감광층(17a)의 두께에 해당하는 깊이까지 에칭되어 요부(35)을 형성한다. 감광층(17a)은 요부(35)에서 SiGe의 결정을 성장시킴으로써 형성된다. 감광층(17a)은 포토다이오드(27)의 감광 영역으로서 작용한다. 또한, 포토다이오드(27)의 N-형 실리콘 기판(4)에서는, N-형 실리콘 기판(4)의 표면으로부터 N-형 확산층(3)까지 연장된 N-형 확산층(6)이 제공되어 있다.
포토다이오드(27)의 감광층(17a)은 N-형 실리콘 기판(4)에 제공된 요부(35)에 매립되어 있고, 감광층(17a)의 표면은 N-형 실리콘 기판(4)의 표면과 동일 평면이 되도록 평탄화되어 있다. 표면에 제공된 어떠한 배선도 마찬가지로 평탄화되어 있다.
포토다이오드(27)의 신호 처리 회로로서 작용하는 바이폴라 트랜지스터(28)는 N-형 실리콘 기판(4)의 표면 근처에 베이스층(SiGe로 이루어짐)(17b)을 포함한다. N-형 확산층(8)은 베이스층(17b)에 형성되어 있다. 또한, N-형 실리콘 기판(4)은 N-형 실리콘 기판(4)의 표면으로부터 N-형 확산층(3)으로 연장되어 있는 N-형 확산층(6)을 포함한다.
산화막층(9)은 N-형 실리콘 기판(4)의 표면 전체에 제공되어 있다. 바이폴라 트랜지스터(28) 영역에서는, N-형 확산층(6)에 연결된 금속 배선(10a), 베이스층(17b)에 연결된 금속 배선(10b), 및 베이스층(17b)에 형성되어 있는 N-형 확산층(8)에 연결된 금속 배선(10c)이 산화막층(9)에 제공되어 있다.
회로내장 감광 장치(300)는 고흡광율을 갖는 SiGe로 이루어진 감광층(17a)이 포토다이오드(27)의 감광 영역에 제공되어 있기 때문에, 감광성이 크게 개선된 포토다이오드(27)를 포함한다. 또한, 바이폴라 트랜지스터(28)의 베이스층(17b)이 SiGe로 형성되어 있기 때문에, 바이폴라 트랜지스터(28)의 캐리어 주입 효율이 증가된다. 그러므로, 전류 증폭율(hfe)이 증가되므로 종래의 회로내장 장치에서 보다 더 빠르게 동작할 수 있다.
도 2는 SiGe층에서 Si와 Ge간의 조성비와 그 밴드갭 사이의 관계를 나타낸그래프이다. 도 3은 Si층 및 Ge층이 조사되는 광파장과 흡광 계수와의 관계를 나타낸 그래프이다. 도 2에서 나타낸 바와 같이, SiGe층의 밴드갭은 Si와 Ge 간의 조성비에 따라 달라진다. Si에 대한 Ge의 농도가 증가함에 따라, SiGe층의 밴드갭은 더 좁아진다. 밴드갭이 더 좁아짐에 따라, 흡광 효율이 증가한다. 그러므로, SiGe 감광층(17a)의 특징을 이루는 포토다이오드(27)의 감광성이 증가하고, 동작은 더 빨라질 수 있다.
또한, Si층과 Ge층은 도 3에 나타낸 바와 같이 서로 다른 흡광 계수를 갖는다. 그러므로, Si 및 Ge와 상호 결정화되는 SiGe층을 사용함으로써 총괄 흡광 계수는 Si만을 사용하는 경우에 비해 특정 파장에서 크게 증가한다.
도 1에 나타낸 회로내장 감광 장치(300)에서는, 포토다이오드(27)의 감광층(17a)은, 결정성의 점에서, 약 1㎛이하의 두께로 고안된다. 1-1/e의 광량이 1 ㎛의 두께를 갖는 감광층(17a)에 흡수되도록 하기 위해서, 약 10,000 cm-1의 흡광 계수가 요구된다. 그러므로, 도 1에 나타낸 바와 같이 포토다이오드(27)의 감광성을 개선시키기 위해서, 감광층(17a)에서 Si와 Ge의 조성비는, 수광된 파장 대역에서의 흡광 계수가 약 10,000 cm-1이상이 되도록 설정된다.
감광층(17a)을 형성하는 SiGe층(즉, 포토다이오드(27)의 활성층)과 바이폴라 트랜지스터(28)의 베이스층(17b)을 형성하는 SiGe 층이 N-형 실리콘 기판(4)의 표면 근처에 제공된다. 따라서, SiGe층은 동시에 형성될 수 있으며, 회로내장 감광 장치(300)를 제조하는 데 필요한 공정 수는 증가하지 않는다.
또한, SiGe층의 각각은 다층막 또는 초격자(superlattice) 층으로 될 수 있다. 다층막 또는 초격자 층을 이용함으로써, 캐리어 주입 효율은 층의 두께를 증가시키지 않고도 증가될 수 있다.
SiGe층의 성질과 조성이 변경되기 때문에 SiGe층이 형성된 후 고온처리가 된다면 열처리를 피하는 것이 바람직하다. 그러므로, 도 1에서 나타낸 바와 같이 회로내장 감광 장치(300)에서는, 바이폴라 트랜지스터(28)를 형성하는 데 사용될 수 있는 열 확산 공정을 종료한 후 감광층(17a)과 베이스층(17b)(모두 SiGe층임)을 형성하는 것이 바람직하다.
[실시예 2]
도 4는 본 발명의 실시예2에 따른 회로내장 감광 장치(310)의 단면도이다. 회로내장 감광 장치(300)에서와 마찬가지로, 도 4에 나타낸 회로내장 감광 장치(310)는 SOI 웨이퍼(29)를 포함한다. SOI 웨이퍼(29)에서는, 그 하면에 형성된 N-형 확산층(3)을 갖는 N-형 실리콘 기판(4)이 P-형 실리콘 기판(1)에 제공되고, 산화막(2)은 N-형 확산층(3)과 실리콘 기판(1)의 사이에 존재한다.
SOI 웨이퍼(29)는 포토다이오드(27)와 바이폴라 트랜지스터(28)를 포함하는 데, 이들은 N-형 실리콘 기판(4)에 제공된 트렌치형 분리층(5)에 의해 분리된 영역에 형성되어 있다. 포토다이오드(27)는 수광을 위해 감광층(SiGe)으로 이루어짐) (17a)을 포함한다. 바이폴라 트랜지스터(28)는 포토다이오드(27)의 신호 처리 회로를 구성한다. 트렌치형 분리층(5)은 N-형 실리콘 기판(4)으로부터 N-형 확산층(3)을 통해 산화막(2)까지 연장되어 있다. 포토다이오드(27)와 바이폴라 트랜지스터 (28)가 형성되어 있는 각 영역에서, N-형 확산층(6)이 각 트렌치형 분리층(5)을 따라 제공되어 N-형 실리콘 기판(4)의 표면으로부터 N-형 확산층(3)으로 연장되어 있다.
포토다이오드(27)에서, SiGe로 이루어진 감광층(17a)은 N-형 실리콘 기판(4)의 표면에 적층되어 있다. 감광층(17a) 상에는 반사 방지막(21)이 적층되어 있다. 함께 적층되어 있는 감광층(17a)과 반사 방지막(21)의 측면에는, P-형 불순물로 도포된 폴리실리콘층(16)이 N-형 실리콘 기판(4)의 표면에 제공되어 포토다이오드 (27)의 양극을 도통하게 한다. 감광층(17a)과 반사 방지막(21)의 적층부 이외의 영역은 산화 절연막(15)으로 덮인다. 감광층(17a)과 반사 방지막(21)의 각 측면의 에지에는 측벽 스페이서(18)가 제공되어 있다.
산화 절연막(15)에서는, 금속 배선(22d, 22e)이 산화 절연막(15)을 통해 연장되고 폴리실리콘층(16)과 N-형 확산층(6)을 각각 접속하는 전극으로서 제공된다.
바이폴라 트랜지스터(28)에서는, SiGe층으로 이루어진 베이스층(17b)이 N-형 실리콘 기판(4)의 표면에 적층되어 있다. 베이스층(17b)의 각 측면에는, P-형 불순물로 도포된 폴리실리콘층(16)이 N-형 실리콘 기판(4)의 표면에 제공되어 바이폴라 트랜지스터(28)의 베이스 전극을 도통하게 한다. 베이스층(17b)과 폴리실리콘층 (16) 이외의 영역은 산화 절연막(15)으로 덮인다.
베이스층(17b)에서는, N-형 불순물로 도포된 폴리실리콘층(19)이 적층되어 에미터를 형성한다. 측벽 스페이서(18)는 베이스층(17b)과 폴리실리콘층(19)의 각 단부 사이에 각각 놓인다. 폴리실리콘층(19)의 각 측부는 산화 절연층(15)에 매립된다. 폴리실리콘층(19)의 표면은 산화 절연층(15)으로 또한 덮인다.
산화 절연막(15)에서는, 금속 배선(22a, 22b, 22c)이 산화 절연막(15)을 통해 연장되고 N-형 확산층(6), 베이스층(17b) 및 폴리실리콘층(16)을 접속하는 전극으로서 각각 제공된다.
도 4에서는 설명을 간단히 하기 위해서, 회로내장 감광 장치(310)에 제공된 다층 배선, 오버코트 등을 생략한다.
감광층(17a)과 베이스층(17b)은 다층막 또는 SiGe의 초격자층으로 이루어질 수 있다.
도5A 내지 도5F는 도 4에 나타낸 회로내장 감광 장치(310)의 제조 공정을 나타낸 단면도이다. 회로내장 감광 장치(310)를 제조하는 방법은 도5A 내지 도 5F를 참고로 설명한다.
먼저, 도 5A에 나타낸 바와 같이, 저면에 형성된 N-형 확산층(3)을 갖는 N-형 실리콘 기판(4)은 실리콘 기판(1)에 제공되고, 산화막(2)은 N-형 확산층(3)과 실리콘 기판(1)의 사이에 놓여 SOI 웨이퍼(29)를 형성한다.
SOI 웨이퍼(29) 상에 형성된 바이폴라 트랜지스터(28)가 CMOS 트랜지스터인 경우에, N-형 확산층(3)은 요구되지 않는다. N-형 실리콘 기판(4)은 반드시 N-형 필요는 없고, P-형이어도 좋다. 또한, SOI 웨이퍼(29)는 실리콘 기판(1)과 N-형 실리콘 기판(4)을 함께 접착하거나 SIMOX와 같은 방법으로 형성될 수 있다.
그 다음, 도 5B에서 나타낸 것처럼, 포토다이오드(27)와 바이폴라 트랜지스터(28)가 형성될 실리콘 기판(4)의 영역의 경계에서, 트렌치형 분리층(5)이 형성된다. 각 분리층(5)은 N-형 실리콘 기판(4)의 두께 방향을 따라 형성되어 실리콘 기판(4)의 표면으로부터 N-형 확산층(3)을 통해 산화막(2)으로 연장된다. 각 분리층(5)이 형성된 후, 포토다이오드(27)와 바이폴라 트랜지스터(28)가 각각 형성된 영역에서, N-형 확산층(6)이 각 트렌치형 분리층(5)을 따라 형성된다. 그 다음, 산화막(15)이 N-형 실리콘 기판(4)의 표면 전체에 형성된다.
형성 후, 포토다이오드(27)와 바이폴라 트랜지스터(28)가 각각 형성되는 영역의 중심부의 산화막(15)은 에칭에 의해 제거되어 N-형 실리콘 기판(4)의 표면을 노출시킨다. 포토다이오드(27)를 형성하는 영역에서 N-형 실리콘 기판(4)의 노출된 표면 상에, N-형 불순물(도5C 참조)로 도포된 폴리실리콘층(16)이 형성되어 포토다이오드(27)의 양극을 도통시킨다. 바이폴라 트랜지스터(28)를 형성하는 영역에 N-형 실리콘 기판(4)의 노출된 표면 전체에서는, P-형 불순물(도5C 참조)로 도포된 폴리실리콘층(16)이 형성되어 바이폴라 트랜지스터(28)의 베이스 전극을 도통시킨다.
그 다음, 도 5C에서 나타낸 것처럼, 산화막(15)과 폴리실리콘층(16)의 부분들이 에칭에 의해 제거되어 포토다이오드(27)를 형성하는 영역에서 폴리실리콘층(16)의 더 먼 쪽의 단부(N-형 확산층(6)으로부터)를 제외하고 N-형 실리콘 기판(4)의 표면을 노출시킨다. 또한, 산화막(15)과 폴리실리콘층(16)이 에칭에 의해 제거되어 바이폴라 트랜지스터(28)를 형성하는 영역에서 폴리실리콘층(16)의 양 단부를 제외하고 N-형 실리콘 기판(4)의 표면을 노출시킨다.
그 다음, 도5D에서 나타낸 바와 같이, MBE와 같은 방법에 의한 선택적 성장을 통해 포토다이오드(27)와 바이폴라 트랜지스터(28)를 형성하는 영역에서 N-형 실리콘 기판(4)의 노출된 표면 상에 SiGe층들이 동시에 형성된다. 이와 같이, 포토다이오드(27)의 감광 영역으로서 감광층(17a)과 바이폴라 트랜지스터(28)의 베이스층 (17b)은 동시에 형성된다. SiGe로 감광층(17a)과 베이스층(17b)을 동시에 형성함으로써, 제조 공정 수를 줄일 수 있다. 한편, 감광층(17a)은 선택적 에피택셜법에 의해 형성될 수 있다. 이 경우에, 도 7에서 나타낸 바와 같이, 감광층(17a)이 별도의 복수 감광 영역으로 형성될 수 있다.
그 다음, 측벽 스페이서(18)가 감광층(17a)과 베이스층(17b)의 양 단부에서의 각 에지 부분 상에 제공된다. 그 다음, 도 5E에서 나타낸 바와 같이, N-형 불순물로 도포된 폴리실리콘층(19)은 베이스층(17b) 상에 그리고 베이스층(17b) 다음에 폴리실리콘층(16)을 덮는 산화막(15)의 일부에 형성된다.
그 다음, 도 5F에 도시한 바와 같이, 반사 방지막(21)은 포토다이오드(27)가 위치하는 영역에서 감광층(17a) 상에 형성된다. 그 다음, 산화막(20)이 CVD 등에 의해 반사 방지막(21) 이외의 부분 상에 형성된다.
SiGe로 이루어진 감광층(17a)의 표면측의 Ge 농도를 내측의 그것보다 적도록 조정함으로써 포텐셜 배리어가 형성된다. 그러므로, 표면 재결합이 억제되어 감광성이 낮아지는 것을 방지한다.
그러므로, 감광층(17a)을 형성하는 SiGe층의 Ge 농도를 낮게 조절함으로써 표면 재결합을 억제할 수 있다. 따라서, SiN 막은 반사 방지막(21)으로서 감광층(17a)의 표면 상에 일체형으로 형성될 수 있다. 도 5G에 나타낸 회로내장 감광 장치(310')로서, SiO2와 같은 열 산화막(21')이 먼저 감광층(17a)의 표면 상에 형성되고, 그 다음 SiN 막이 반사 방지막(21)으로서 형성될 수 있다. 저온에서 형성될 수 있는 비정질 탄소막은 반사 방지막(21)으로서 형성될 수 있다.
콘택트홀이 각각 폴리실리콘층(16) 및 N-형 확산층(6)의 표면에 도달하도록 포토다이오드(27)를 형성하는 영역에서 산화막(15)에 제공된다. 형성된 콘택트홀의 각각에 금속 배선(22d 또는 22e)이 제공되어 전극을 형성한다. 바이폴라 트랜지스터(28)를 형성하는 영역에서, 폴리실리콘층(16), 베이스층(17b) 상의 폴리실리콘층(19) 및 N-형 확산층(6) 중 하나에 도달하는 콘택트홀이 형성된다. 이와 같이 형성된 각각의 콘택트홀에 금속배선(22a, 22b 또는 22c)이 제공되어 전극을 형성한다. 그러므로, 도4에 나타낸 회로내장 감광 장치(310)가 완성된다.
회로내장 감광 장치(310)는 포토다이오드(27)의 감광 영역으로서 작용하는 고흡광률을 갖는 SiGe층으로 이루어진 감광층(17a)을 포함한다. 그러므로, 포토다이오드(27)의 감광성은 크게 개선된다. 또한, 바이폴라 트랜지스터(28)의 베이스층(17b)은 SiGe로 이루어져 있기 때문에, 바이폴라 트랜지스터(28)에서 캐리어의 주입 효율은 증가된다. 그러므로, 전류 증폭(hfe)은 더 높아질 수 있으며 동작은 더 빨라질 수 있다.
또한, 포토다이오드(27)의 감광층(17a) 상에 반사 방지층(21)이 제공되기 때문에, 감광층(17a)에 충돌하는 광이 효과적으로 흡수될 수 있어 포토다이오드(27)의 감광성을 개선시킨다.
감광층(17a) 상에 제공된 반사 방지막(21)에 대하여, 100℃ 미만의 낮은 온도에서 성장될 수 있는 비정질 탄소막이 특히 바람직하다. 감광층(17a)을 형성하는 SiGe의 조성 및 특성은 고온 열처리에 의해 영향을 받는다. 그러므로, 비정질 탄소막이 100℃ 미만의 온도에서 성장될 때, 감광층(17a)을 형성하는 SiGe의 조성은 변하지 않는다.
또한, 감광층(17a)의 표면에서 광반사를 줄이기 위해서, 감광층(17a)과 N-형 실리콘 기판(4)의 두께를 λ/4n(λ: 광의 파장, n: 굴절률)의 정수 배로 조절되므로, SiGe로 이루어진 감광층(17a)에 충돌하는 빛과 실리콘 기판(4)의 저면으로부터 반사하는 감광층(17a)을 통과하는 빛은 약 λ/2로 된다. 그러므로, 포토다이오드(27)의 감광성은 더 개선될 수 있다.
[실시예 3]
도 6은 본 발명의 실시예 3에 따른 회로내장 감광 장치(320) 단면도이다. 회로내장 감광 장치(320)에서는, 고융점 금속막으로 이루어진 반사막(23)이 실리콘 기판(1) 상에 제공된다. 그 구조는 반사막(23)을 제외하고는 회로내장 감광 장치 (310)의 구조와 유사하다.
감광층(17a)을 투과한 빛은 반사막(23)으로부터 반사되어 감광층(17a)으로 되돌아간다. 그러므로, 감광층(17a)은 2배 두께의 감광층의 수준과 동일한 감광도를 얻을 수 있다. 또한, 반사막(23)을 형성하는 고융점 금속막은 SOI 웨이퍼(29)를 형성할 때 함께 접착되는 N-형 실리콘 기판(4)이나 실리콘 기판(1)중 어느 하나의 표면에 스퍼터될 수 있다.
SiGe로 이루어진 감광층(17a)의 흡광 계수를 증가시키기 위해서 Ge 함량을 증가시킬 때, Si층의 왜곡이 커지고 결정성이 낮아진다. 그러므로, 감광층(17a)은 빛을 충분히 흡수하기에 충분할 정도로 두껍지 않을 것이다. 그러나, 회로내장 감광 장치(320)에 있어서, 반사막(23)을 제공함으로써 얇은 감광층(17a)으로 빛을 충분히 흡수할 수 있다.
상기 실시예 1 내지 3에서, 세그먼트 되지 않은 단일 감광층(17a)을 갖는 포토다이오드(27)와 관련하여 설명하였다. 그러나, 도7에 나타낸 회로내장 감광 장치(330)에서처럼, N-형 실리콘 기판(4)과 감광층(17a)은 트렌치형 분리층(5)에 의해 복수의 감광 영역으로 분리될 수 있다. 이 경우에, 광학 픽업 또는 카메라 장치로서 바람직하게 사용된 세그먼트된 포토다이오드가 제공된다. 포토다이오드(27a)의 감광 영역을 트렌치형 분리층(5)에 의해 복수의 영역으로 분리함으로써, 포토다이오드(27a)는 크로스토크(crosstalk)가 없어지므로 고해상도가 얻어질 수 있다. SiGe로 이루어진 감광층(17a)이 선택적 에피택셜법으로 형성될 수 있기 때문에, 감광층(17a)은 선택적 에피택셜 성장을 통해 형성될 때 복수 영역으로 분리될 수 있다.
상기한 바와 같이, 본 발명에 따른 회로내장 감광 장치에서는, SiGe로 이루어지는 감광층을 갖는 포토다이오드와 신호 처리 회로가 전력소비가 적은 SOI 웨이퍼 상에 제공된다. 이와 같이, 포토다이오드는 더 높은 감광성을 얻을 수 있고, 신호 처리 회로는 더 낮은 이득을 가질 수 있다. 따라서, 신호 처리 회로에서 응답 속도, S/N비 등은 감소되지 않을 수 있다. 또한, 신호 처리 회로와 동일한 SOI 웨이퍼 상에 SiGe로 이루어진 부분을 갖는 고속 트랜지스터를 제공함으로써, 신호처리 속도가 증가되고, 빠른 동작, 고감광도 및 저 전력 소비를 갖는 감광 장치가 제공될 수 있다.
본 분야의 숙련자라면 본 발명의 범위와 정신을 떠나지 않고 본 발명을 쉽게 변형할 수 있을 것이다. 따라서, 본 특허청구의 범위는 상세한 설명에 의해서 제한되지 않으며 더 넓게 해석되어야 할 것이다.

Claims (15)

  1. 제1 실리콘 기판, 제2 실리콘 기판, 및 산화막을 포함하는 SOI 웨이퍼;
    SOI 웨이퍼의 제1 영역에 형성된 포토다이오드; 및
    SOI 웨이퍼의 제2 영역에 형성된 트랜지스터를 구비하는 신호 처리 회로를 포함하는 회로내장 감광장치로서,
    상기 포토다이오드는 SiGe를 구비하는 감광층을 포함하고, 상기 트랜지스터는 SiGe를 구비하는 베이스층을 포함하고,
    상기 감광층은 신호 처리 회로가 형성된 후 형성되고,
    상기 감광층은 SOI 웨이퍼에 형성된 요부((凹部)에 제공되는 것을 특징으로 하는 회로내장 감광 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 감광층의 SiGe층과 상기 고속 트랜지스터의 SiGe층이 동시에 형성되는 것을 특징으로 하는 회로내장 감광 장치.
  6. 제1항에 있어서, 상기 포토다이오드의 하부에 반사막이 형성되어 있는 것을 특징으로 하는 회로내장 감광 장치.
  7. 제6항에 있어서, 상기 반사막은 고융점 금속막을 포함하는 것을 특징으로 하는 회로내장 감광 장치.
  8. 제1항에 있어서, 상기 감광층상에 반사 방지막이 제공되는 것을 특징으로 하는 회로내장 감광 장치.
  9. 제8항에 있어서, 상기 반사 방지막은 SiN막을 포함하는 것을 특징으로 하는 회로내장 감광 장치.
  10. 제9항에 있어서, 상기 감광층과 상기 SiN막 사이에 열 산화막이 형성되어 있는 것을 특징으로 하는 회로내장 감광 장치.
  11. 제8항에 있어서, 상기 반사 방지막이, 감광층과 일체로 형성되어 있는 것을 특징으로 하는 회로내장 감광 장치.
  12. 제8항에 있어서, 상기 반사 방지막이 비정질 탄소막을 포함하는 것을 특징으로 하는 회로내장 감광 장치.
  13. 제1항에 있어서, 상기 감광층에 충돌하는 광과 제2 실리콘 기판의 저면에서 반사되는 광의 사이에 위상차는, 감광층 상에 충돌하는 광 파장의 1/2로 되는 것을 특징으로 하는 회로내장 감광 장치.
  14. 제1항에 있어서, 상기 감광층이 트렌치형 분리층에 의해 복수의 감광 영역으로 분리되는 것을 특징으로 하는 회로내장 감광 장치.
  15. 제1항에 있어서, 상기 감광층이 선택적 에피택셜 성장법으로 감광층을 형성함으로써 복수의 감광 영역으로 분리되는 것을 특징으로 하는 회로내장 감광 장치.
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