JP2817703B2 - 光半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
- H01L31/035236—Superlattices; Multiple quantum well structures
- H01L31/035254—Superlattices; Multiple quantum well structures including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table, e.g. Si-SiGe superlattices
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Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板を用い
て形成される光半導体装置に関し、特にＳＯＩ基板面と
垂直方向に光を入出力できる面型光半導体素子（面発光
型発光素子又は面受光型受光素子）を有する光半導体装
置に関する。
て形成される光半導体装置に関し、特にＳＯＩ基板面と
垂直方向に光を入出力できる面型光半導体素子（面発光
型発光素子又は面受光型受光素子）を有する光半導体装
置に関する。
【０００２】
【従来の技術】光通信用ＩＣとしては、ＩＩＩ−Ｖ系化
合物を用いた光送信モジュールおよび光受信モジュール
あるいは光通信用トランシーバといったものが従来から
用いられている。例えば、ＩｎＧａＡｓＰ／ＩｎＰレー
ザーダイオード（ＬＤ）チップとその駆動回路を搭載し
たシリコンＩＣを実装した光通信モジュールやＩｎＧａ
Ａｓ／ＩｎＰ Ｐｉｎフォトダイオード（ＰＤ）チップ
と信号増幅器を搭載したシリコンＩＣを実装した光通信
モジュールがある。また、ＬＤチップとＰＤチップおよ
び光通信用駆動回路と光受信用増幅回路を搭載したシリ
コンＩＣを共に実装した光通信用トランシーバが実現さ
れている。
合物を用いた光送信モジュールおよび光受信モジュール
あるいは光通信用トランシーバといったものが従来から
用いられている。例えば、ＩｎＧａＡｓＰ／ＩｎＰレー
ザーダイオード（ＬＤ）チップとその駆動回路を搭載し
たシリコンＩＣを実装した光通信モジュールやＩｎＧａ
Ａｓ／ＩｎＰ Ｐｉｎフォトダイオード（ＰＤ）チップ
と信号増幅器を搭載したシリコンＩＣを実装した光通信
モジュールがある。また、ＬＤチップとＰＤチップおよ
び光通信用駆動回路と光受信用増幅回路を搭載したシリ
コンＩＣを共に実装した光通信用トランシーバが実現さ
れている。
【０００３】しかし、より低コスト化を計るためには、
シリコンプロセスへ適応可能なデバイスが望ましい。そ
こでＳｉＧｅを用いた光デバイスの開発が進められＬＤ
およびＰＤとＩＣを一体化したＳｉ−ＯＥＩＣの実現の
可能性が示されてきた。
シリコンプロセスへ適応可能なデバイスが望ましい。そ
こでＳｉＧｅを用いた光デバイスの開発が進められＬＤ
およびＰＤとＩＣを一体化したＳｉ−ＯＥＩＣの実現の
可能性が示されてきた。
【０００４】例えば、ミー（Ｍｉ）等により「アプライ
ド・フィジックス・レターズ（Ａｐｐｌｙｅｄ Ｐｈｙ
ｓｉｃｓ Ｌｅｔｔｅｒｓ）」誌、第６０巻、第２５
号、１９９２年、６月、第３１７７頁−第３１７９頁に
は、シリコン基板上に作製したＳｉ／ＳｉＧｅ超格子層
を用いたメサ型ダイオードにおける室温での電気−光変
換（ＥＬ）に関する報告がなされている。
ド・フィジックス・レターズ（Ａｐｐｌｙｅｄ Ｐｈｙ
ｓｉｃｓ Ｌｅｔｔｅｒｓ）」誌、第６０巻、第２５
号、１９９２年、６月、第３１７７頁−第３１７９頁に
は、シリコン基板上に作製したＳｉ／ＳｉＧｅ超格子層
を用いたメサ型ダイオードにおける室温での電気−光変
換（ＥＬ）に関する報告がなされている。
【０００５】また、特開昭６２−６６６６８号公報には
同一チップ上に形成したＳｉ／ＳｉＧｅ超格子層を用い
たＳｉ−ＯＥＩＣについての藤森等の発明が開示されて
いる。
同一チップ上に形成したＳｉ／ＳｉＧｅ超格子層を用い
たＳｉ−ＯＥＩＣについての藤森等の発明が開示されて
いる。
【０００６】これらのデバイスは、ＳｉとＳｉＧｅと交
互に重ねた超格子構造を受光部及び又は発光部として成
長させた後、電極となる高濃度不純物層を成長し、メサ
型にエッチングを行なって形成される。超格子構造によ
って、ＳｉＧｅの光吸収層の総膜厚を厚くすることが可
能となり、変換効率が向上できる。
互に重ねた超格子構造を受光部及び又は発光部として成
長させた後、電極となる高濃度不純物層を成長し、メサ
型にエッチングを行なって形成される。超格子構造によ
って、ＳｉＧｅの光吸収層の総膜厚を厚くすることが可
能となり、変換効率が向上できる。
【０００７】図６は前述したミー等による発光素子の電
気−光変換測定を行ったデバイスの構成を示す断面図で
ある。このデバイスは、Ｎ型シリコン基板１０１上にＮ
+ 型エピタキシャル層１０３を成長し、ノンドープシリ
コンエピタキシャル層１０７、Ｓｉ／Ｓｉ0.65Ｇｅ0.35
超格子層１０８、ノンドープシリコンバッファ層１０
９、Ｐ+ 型コンタクト層１１０を順次形成した後、メサ
状にＮ+ 型エピタキシャル層１０３までエッチングを行
っている。側壁と上部は酸化シリコン膜１１２で被覆
し、Ｐ側とＮ側に開孔を行い、それぞれ電極１１３−
１，１１３−２を付加し、ダイオードを形成している。
ＰＮ接合に対して順方向に電圧を印加することで、電気
−光変換により、波長１．３μｍの光を放射する構造に
なっている。
気−光変換測定を行ったデバイスの構成を示す断面図で
ある。このデバイスは、Ｎ型シリコン基板１０１上にＮ
+ 型エピタキシャル層１０３を成長し、ノンドープシリ
コンエピタキシャル層１０７、Ｓｉ／Ｓｉ0.65Ｇｅ0.35
超格子層１０８、ノンドープシリコンバッファ層１０
９、Ｐ+ 型コンタクト層１１０を順次形成した後、メサ
状にＮ+ 型エピタキシャル層１０３までエッチングを行
っている。側壁と上部は酸化シリコン膜１１２で被覆
し、Ｐ側とＮ側に開孔を行い、それぞれ電極１１３−
１，１１３−２を付加し、ダイオードを形成している。
ＰＮ接合に対して順方向に電圧を印加することで、電気
−光変換により、波長１．３μｍの光を放射する構造に
なっている。
【０００８】また、図７は、藤森らの特開昭６２−６６
６６８号公報に示されるＳｉ−ＯＥＩＣの発光素子部
と、受光素子部における断面図である。これらのデバイ
スはシリコン基板２０１上にＮ型シリコン層２２２、Ｓ
ｉ／ＳｉＧｅ超格子層２０８、Ｐ型シリコン層２２３を
順次成長し、Ｐ型シリコン層２２３からＮ型シリコン層
２２２に達するまでメサ状にダイオード部をエッチング
し、また、発光素子部と受光素子部を分離するために、
さらにシリコン基板２０１に達するまでエッチングを行
い、各々、下部電極２１３−１ａ，２１３−１ｂを取り
出し、また、シリコン基板２０１内には、素子分離領域
２２１（酸化シリコン膜）を設ける構成になっている。
６６８号公報に示されるＳｉ−ＯＥＩＣの発光素子部
と、受光素子部における断面図である。これらのデバイ
スはシリコン基板２０１上にＮ型シリコン層２２２、Ｓ
ｉ／ＳｉＧｅ超格子層２０８、Ｐ型シリコン層２２３を
順次成長し、Ｐ型シリコン層２２３からＮ型シリコン層
２２２に達するまでメサ状にダイオード部をエッチング
し、また、発光素子部と受光素子部を分離するために、
さらにシリコン基板２０１に達するまでエッチングを行
い、各々、下部電極２１３−１ａ，２１３−１ｂを取り
出し、また、シリコン基板２０１内には、素子分離領域
２２１（酸化シリコン膜）を設ける構成になっている。
【０００９】
【発明が解決しようとする課題】第１の問題点は、上述
のミー等により発光素子は面型発光素子としては発生し
た光を効率良く外部に取り出せないことである。その理
由は、下部シリコン基板方向にはＮ+ 型シリコン層があ
るだけで充分な反射層になっていないからである。
のミー等により発光素子は面型発光素子としては発生し
た光を効率良く外部に取り出せないことである。その理
由は、下部シリコン基板方向にはＮ+ 型シリコン層があ
るだけで充分な反射層になっていないからである。
【００１０】第２の問題点は、上述した従来の発光素子
や受光素子は、メサ型であるためシリコン基板との段差
が大きく同一チップ上に内部回路を形成するのが困難で
ある。その理由は、内部回路用のトランジスタは集積化
の容易なプレーナ構造とするのが好ましいが、そうする
とプロセスの共通化が極めて難しくなるからである。
や受光素子は、メサ型であるためシリコン基板との段差
が大きく同一チップ上に内部回路を形成するのが困難で
ある。その理由は、内部回路用のトランジスタは集積化
の容易なプレーナ構造とするのが好ましいが、そうする
とプロセスの共通化が極めて難しくなるからである。
【００１１】従って本発明の第１の目的は、電気−光
（もしくは光−電気）変換効率の改善されたプレーナ構
造の光半導体装置を有する光半導体装置を提供すること
にある。
（もしくは光−電気）変換効率の改善されたプレーナ構
造の光半導体装置を有する光半導体装置を提供すること
にある。
【００１２】本発明の第２の目的は、発光素子と受光素
子とを光学的に遮蔽された状態で同一チップに集積でき
るプレーナ構造の光半導体装置を提供することにある。
子とを光学的に遮蔽された状態で同一チップに集積でき
るプレーナ構造の光半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の光半導体装置
は、第１の半導体層、前記第１の半導体層と異なる屈折
率を有する第１の絶縁層、高濃度第１導電型の第２の半
導体層及び第１導電型の第３の半導体層の積層でなるＳ
ＯＩ領域を含む半導体基板と、前記第３の半導体層の表
面から前記第１の絶縁層に達する素子分離領域で区画さ
れる素子形成領域と、前記素子形成領域に前記第２の半
導体層に達して設けられた溝と、前記溝の側面を覆う第
２の絶縁層と、前記溝部に設けられた量子井戸層及び第
２導電型コンタクト層を含む積層構造体と、前記素子形
成領域の第３の半導体層から第２の半導体層に達する接
続領域に接触する第１の電極と、前記第２導電型コンタ
クト層に接触する第２の電極と、前記溝の外側に前記第
３の半導体層の表面から前記第１の絶縁層に達して設け
られた遮光領域とを含む光半導体素子を有するというも
のである。
は、第１の半導体層、前記第１の半導体層と異なる屈折
率を有する第１の絶縁層、高濃度第１導電型の第２の半
導体層及び第１導電型の第３の半導体層の積層でなるＳ
ＯＩ領域を含む半導体基板と、前記第３の半導体層の表
面から前記第１の絶縁層に達する素子分離領域で区画さ
れる素子形成領域と、前記素子形成領域に前記第２の半
導体層に達して設けられた溝と、前記溝の側面を覆う第
２の絶縁層と、前記溝部に設けられた量子井戸層及び第
２導電型コンタクト層を含む積層構造体と、前記素子形
成領域の第３の半導体層から第２の半導体層に達する接
続領域に接触する第１の電極と、前記第２導電型コンタ
クト層に接触する第２の電極と、前記溝の外側に前記第
３の半導体層の表面から前記第１の絶縁層に達して設け
られた遮光領域とを含む光半導体素子を有するというも
のである。
【００１４】ここで、量子井戸層に対応する光の波長に
対して、第２の半導体層側から見た反射率が増大となる
値に第１の絶縁膜の厚さが設定されているのが好まし
い。
対して、第２の半導体層側から見た反射率が増大となる
値に第１の絶縁膜の厚さが設定されているのが好まし
い。
【００１５】更に、第１乃至第３の半導体層、第１のバ
ッファ層及び第２のバッファ層を全て単結晶シリコン層
で構成し、量子井戸層をＳｉ1-X ＧｅX ／Ｓｉ（０＜ｘ
＜１）超格子層で構成することができる。その場合、第
１の絶縁層及び第２の絶縁層をいずれも酸化シリコン膜
と有することができる。この場合、第１の絶縁層の厚さ
を０．２０μｍ以上，０．２５μｍ以下とするのが好ま
しい。
ッファ層及び第２のバッファ層を全て単結晶シリコン層
で構成し、量子井戸層をＳｉ1-X ＧｅX ／Ｓｉ（０＜ｘ
＜１）超格子層で構成することができる。その場合、第
１の絶縁層及び第２の絶縁層をいずれも酸化シリコン膜
と有することができる。この場合、第１の絶縁層の厚さ
を０．２０μｍ以上，０．２５μｍ以下とするのが好ま
しい。
【００１６】又、遮光領域を高融点金属膜で構成し接続
領域を兼ねさることができる。高融点金属膜はタングス
テン膜とすることができる。
領域を兼ねさることができる。高融点金属膜はタングス
テン膜とすることができる。
【００１７】ＳＯＩ領域に素子分離領域を設けて区画さ
れた素子形成領域に第２の半導体層に達する溝を形成
し、その溝の側面を第２の絶縁層で覆って積層構造体を
設けることにより、第１，第２の電極を基板表面に設け
ることができる。第１の絶縁層が反射増強膜として作用
する。積層構造体の側面と同一チップ上の素子との間の
光のやりとりを遮光膜が防止する。
れた素子形成領域に第２の半導体層に達する溝を形成
し、その溝の側面を第２の絶縁層で覆って積層構造体を
設けることにより、第１，第２の電極を基板表面に設け
ることができる。第１の絶縁層が反射増強膜として作用
する。積層構造体の側面と同一チップ上の素子との間の
光のやりとりを遮光膜が防止する。
【００１８】
【発明の実施の形態】図１（ａ）は本発明の第１の実施
の形態を示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ
線断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線断面図で
ある。
の形態を示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ
線断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線断面図で
ある。
【００１９】本実施の形態の光半導体装置は、第１の半
導体層（シリコン基板１）、第１の絶縁層（埋込酸化シ
リコン膜２）、第２の半導体層（Ｎ+ 型埋込層３）及び
第３の半導体層（Ｎ型エピタキシャル層４）の積層でな
るＳＯＩ領域を含む半導体基板と、Ｎ型エピタキシャル
層４の表面から埋込酸化シリコン膜２に達する素子分離
領域５で区画される素子形成領域と、前述の素子形成領
域にＮ+ 型埋込層３に達して設けられた溝と、この溝の
側面を覆う第２の絶縁層（酸化シリコン層６）と、前述
の溝部に設けられたノンドープシリコンエピタキシャル
層７（第１のバッファ層）、Ｓｉ／Ｓｉ0.65Ｇｅ0.35超
格子層８（厚さ３２ｎｍのＳｉ層／厚さ６ｎｍのＳｉ
0.65Ｇｅ0.35層を１０周期有する多量量子井戸）、ノン
ドープシリコンバッファ層９（第２のバッファ層）及び
Ｐ+ 型コンタクト層１０でなる積層構造体と、前述の素
子形成領域の第３の半導体層（４）から第２の半導体層
（３）に達する接続領域（Ｎ+ 型拡散層１４−１）に接
触する第１の電極１３−１ａと、Ｐ+ 型コンタクト層１
０に接触する第２の電極１３−２ａと、前記溝の外側に
第３の半導体層（４）の表面から第１の絶縁層（２）に
達して設けられた遮光領域１１とを含む発光素子１７
と、同様の構造の受光素子１８とを有し、第１の電極１
３−１ａ，１３−１ｂを基準として第２の電極１３−２
ａに正の電圧を印加し、第２の電極１３−２ｂに負の電
圧を印加することにより、発光素子及び受光素子として
動作させる。
導体層（シリコン基板１）、第１の絶縁層（埋込酸化シ
リコン膜２）、第２の半導体層（Ｎ+ 型埋込層３）及び
第３の半導体層（Ｎ型エピタキシャル層４）の積層でな
るＳＯＩ領域を含む半導体基板と、Ｎ型エピタキシャル
層４の表面から埋込酸化シリコン膜２に達する素子分離
領域５で区画される素子形成領域と、前述の素子形成領
域にＮ+ 型埋込層３に達して設けられた溝と、この溝の
側面を覆う第２の絶縁層（酸化シリコン層６）と、前述
の溝部に設けられたノンドープシリコンエピタキシャル
層７（第１のバッファ層）、Ｓｉ／Ｓｉ0.65Ｇｅ0.35超
格子層８（厚さ３２ｎｍのＳｉ層／厚さ６ｎｍのＳｉ
0.65Ｇｅ0.35層を１０周期有する多量量子井戸）、ノン
ドープシリコンバッファ層９（第２のバッファ層）及び
Ｐ+ 型コンタクト層１０でなる積層構造体と、前述の素
子形成領域の第３の半導体層（４）から第２の半導体層
（３）に達する接続領域（Ｎ+ 型拡散層１４−１）に接
触する第１の電極１３−１ａと、Ｐ+ 型コンタクト層１
０に接触する第２の電極１３−２ａと、前記溝の外側に
第３の半導体層（４）の表面から第１の絶縁層（２）に
達して設けられた遮光領域１１とを含む発光素子１７
と、同様の構造の受光素子１８とを有し、第１の電極１
３−１ａ，１３−１ｂを基準として第２の電極１３−２
ａに正の電圧を印加し、第２の電極１３−２ｂに負の電
圧を印加することにより、発光素子及び受光素子として
動作させる。
【００２０】次に、本実施の形態の製造方法について説
明する。
明する。
【００２１】まず図２（ａ）に示すように、シリコン基
板１（第１の半導体層）を支持基板として、埋込酸化シ
リコン膜２を内部に有するＳＯＩ基板を、例えば張り合
わせ技術によって形成する。このとき、埋込酸化シリコ
ン膜２の厚さは０．２μｍ、ＳＯＩ層１９の厚さは１．
５μｍとする。次にＳＯＩ層１９に例えばヒ素をドーズ
量５×１０15ｃｍ-2程度の高ドーズイオン注入を行なっ
てＮ+ 型埋込層３を形成し、シリコンをエピタキシャル
成長して厚さ３μｍのＮ型エピタキシャル層４を形成す
る。次に、図２（ｂ）に示すように、所定の位置に、表
面から埋込酸化シリコン膜２に達するように溝状にシリ
コンエッチングを行い、例えば酸化シリコン膜を埋設す
ることによって素子分離領域５を形成する。続けて、Ｎ
側の引き出し電極として、所定の位置に、例えばリンを
約５×１０15ｃｍ-2の高ドーズイオン注入した後、熱処
理を行うことでＮ+ 型拡散層１４−１，１４−２（図
１）を形成する。
板１（第１の半導体層）を支持基板として、埋込酸化シ
リコン膜２を内部に有するＳＯＩ基板を、例えば張り合
わせ技術によって形成する。このとき、埋込酸化シリコ
ン膜２の厚さは０．２μｍ、ＳＯＩ層１９の厚さは１．
５μｍとする。次にＳＯＩ層１９に例えばヒ素をドーズ
量５×１０15ｃｍ-2程度の高ドーズイオン注入を行なっ
てＮ+ 型埋込層３を形成し、シリコンをエピタキシャル
成長して厚さ３μｍのＮ型エピタキシャル層４を形成す
る。次に、図２（ｂ）に示すように、所定の位置に、表
面から埋込酸化シリコン膜２に達するように溝状にシリ
コンエッチングを行い、例えば酸化シリコン膜を埋設す
ることによって素子分離領域５を形成する。続けて、Ｎ
側の引き出し電極として、所定の位置に、例えばリンを
約５×１０15ｃｍ-2の高ドーズイオン注入した後、熱処
理を行うことでＮ+ 型拡散層１４−１，１４−２（図
１）を形成する。
【００２２】次に図２（ｃ）に示すように、表面に酸化
シリコン膜２０を成長し、発光素子１７と受光素子１８
を作製する形状（長方形状）にパターニングを行い、こ
れをマスクとして、Ｎ+ 型埋込層３に達するように、シ
リコンエッチングを行なって溝を形成する。さらに、全
面に酸化シリコン膜を成長し、エッチバックを行うこと
で図３（ａ）に示すように、溝の側面を覆う酸化シリコ
ン層６を形成する。次に、この溝部に意図的に不純物の
ドーピングを行なうことなくエピタキシャル成長を行な
って厚さ１μｍのノンドープシリコン層７を成長する。
次に、圧力８００Ｐａ，温度７００℃で３２ｎｍのＳｉ
層、６２５℃で６ｎｍのＳｉ0.65Ｇｅ0.35層を成長する
ことによって１０個のＳｉ0.65Ｇｅ0.35量子井戸を形成
し、厚さ１μｍのノンドープシリコンバッファ層９を形
成し、１×１０20ｃｍ-3程度のボロンをドープしたＰ+
型コンタクト層１０（シリコン）を形成する。こうして
ｐ−ｉ−ｎで近似できるダイオード構造が得られる。表
面に残っている酸化シリコン膜２０ａ及び酸化シリコン
膜６の一部を除去した後、図３（ｂ）に示すように、改
めて酸化シリコン膜２１を全面に堆積し、発光素子領域
の周辺部に溝状にパターニングを行い埋込酸化シリコン
膜２に達するように、シリコンエッチングを行う。続け
て、全面にタングステン膜を成長した後、エッチバック
を行なうことに遮光領域１１を形成する。次に酸化シリ
コン膜を除去してから改めて厚さ０．２０〜０．２５μ
ｍの酸化シリコン膜（図１の１２）を全面に堆積する。
シリコン膜２０を成長し、発光素子１７と受光素子１８
を作製する形状（長方形状）にパターニングを行い、こ
れをマスクとして、Ｎ+ 型埋込層３に達するように、シ
リコンエッチングを行なって溝を形成する。さらに、全
面に酸化シリコン膜を成長し、エッチバックを行うこと
で図３（ａ）に示すように、溝の側面を覆う酸化シリコ
ン層６を形成する。次に、この溝部に意図的に不純物の
ドーピングを行なうことなくエピタキシャル成長を行な
って厚さ１μｍのノンドープシリコン層７を成長する。
次に、圧力８００Ｐａ，温度７００℃で３２ｎｍのＳｉ
層、６２５℃で６ｎｍのＳｉ0.65Ｇｅ0.35層を成長する
ことによって１０個のＳｉ0.65Ｇｅ0.35量子井戸を形成
し、厚さ１μｍのノンドープシリコンバッファ層９を形
成し、１×１０20ｃｍ-3程度のボロンをドープしたＰ+
型コンタクト層１０（シリコン）を形成する。こうして
ｐ−ｉ−ｎで近似できるダイオード構造が得られる。表
面に残っている酸化シリコン膜２０ａ及び酸化シリコン
膜６の一部を除去した後、図３（ｂ）に示すように、改
めて酸化シリコン膜２１を全面に堆積し、発光素子領域
の周辺部に溝状にパターニングを行い埋込酸化シリコン
膜２に達するように、シリコンエッチングを行う。続け
て、全面にタングステン膜を成長した後、エッチバック
を行なうことに遮光領域１１を形成する。次に酸化シリ
コン膜を除去してから改めて厚さ０．２０〜０．２５μ
ｍの酸化シリコン膜（図１の１２）を全面に堆積する。
【００２３】光がある物質に入射したときの反射率およ
び透過率は、その物質のもつ屈折率の大小によって決ま
る。さらに、その物質の膜厚によっても影響を受けるこ
とになる。
び透過率は、その物質のもつ屈折率の大小によって決ま
る。さらに、その物質の膜厚によっても影響を受けるこ
とになる。
【００２４】まず、表面に酸化シリコン膜を成長したシ
リコン基板に、垂直に光が入射した場合を考える。ここ
で酸化シリコン膜、シリコンの屈折率はそれぞれ１．４
５、３．４４とした。
リコン基板に、垂直に光が入射した場合を考える。ここ
で酸化シリコン膜、シリコンの屈折率はそれぞれ１．４
５、３．４４とした。
【００２５】図４（ａ）に示すように、波長１．３μｍ
の光が最も透過するのは、酸化シリコン膜厚約０．２μ
ｍ〜０．２５μｍであり、素子内部へ効率良く光を入射
するにはこの程度の膜厚が適切であることがわかる。こ
れは受光素子に光ファイバからの光を入射する場合に相
当する。つまり、図２の酸化シリコン膜１２としては、
０．２〜０．２５μｍ成長させるのがよい。
の光が最も透過するのは、酸化シリコン膜厚約０．２μ
ｍ〜０．２５μｍであり、素子内部へ効率良く光を入射
するにはこの程度の膜厚が適切であることがわかる。こ
れは受光素子に光ファイバからの光を入射する場合に相
当する。つまり、図２の酸化シリコン膜１２としては、
０．２〜０．２５μｍ成長させるのがよい。
【００２６】次に、シリコン内部に埋め込まれた酸化シ
リコン膜に垂直に光が入射した場合を考える。
リコン膜に垂直に光が入射した場合を考える。
【００２７】図４（ｂ）に示すように、波長１．３μｍ
の光が最も反射するのは、酸化シリコン膜厚約０．２〜
０．２５μｍであり、基板側（埋込酸化シリコン膜より
下側）へ光が逃げないようにするには、この程度の膜厚
が適切であることがわかる。このとき下側への光の５０
％は反射されるため、上方向から光を取り出しやすくな
る。これは、発光素子から光を出す場合に相当する。さ
らには、受光素子に入射した光が電気変換されず下側に
通過してしまった光を反射して再びＳｉ／Ｓｉ0.65Ｇｅ
0.35超格子層に戻ってくることも考えられるので受光素
子の変換効率を向上することも可能である。つまり、図
２の埋込酸化シリコン膜２は、０．２〜０．２５μｍに
なるようにＳＯＩ基板を形成するのがよい。
の光が最も反射するのは、酸化シリコン膜厚約０．２〜
０．２５μｍであり、基板側（埋込酸化シリコン膜より
下側）へ光が逃げないようにするには、この程度の膜厚
が適切であることがわかる。このとき下側への光の５０
％は反射されるため、上方向から光を取り出しやすくな
る。これは、発光素子から光を出す場合に相当する。さ
らには、受光素子に入射した光が電気変換されず下側に
通過してしまった光を反射して再びＳｉ／Ｓｉ0.65Ｇｅ
0.35超格子層に戻ってくることも考えられるので受光素
子の変換効率を向上することも可能である。つまり、図
２の埋込酸化シリコン膜２は、０．２〜０．２５μｍに
なるようにＳＯＩ基板を形成するのがよい。
【００２８】発光素子と受光素子がプレーナ構造である
ので、内部回路ＩＣの製造方法と整合性が良いため、容
易に同一チップ上に作製できる。すなわち、Ｓｉ−ＯＥ
ＩＣ作製が著しく低コスト化できる。
ので、内部回路ＩＣの製造方法と整合性が良いため、容
易に同一チップ上に作製できる。すなわち、Ｓｉ−ＯＥ
ＩＣ作製が著しく低コスト化できる。
【００２９】またＳＯＩ基板上に作製しており、埋込酸
化シリコン膜が下方向へ逃げる光を反射するようにする
ことができる。とくに酸化シリコン膜厚を０．２〜０．
２５μｍにすることで、照射した光のうち約５０％が反
射するため、上方向から取り出す光が増加する。すなわ
ち電気−光変換効率を向上することが可能となる。
化シリコン膜が下方向へ逃げる光を反射するようにする
ことができる。とくに酸化シリコン膜厚を０．２〜０．
２５μｍにすることで、照射した光のうち約５０％が反
射するため、上方向から取り出す光が増加する。すなわ
ち電気−光変換効率を向上することが可能となる。
【００３０】さらに、発光素子を囲むように、遮光膜を
有する。このため、発光素子からの光が受光素子へ直接
伝搬しないため、ノイズが低減できる。
有する。このため、発光素子からの光が受光素子へ直接
伝搬しないため、ノイズが低減できる。
【００３１】図５（ａ）は本発明の第２の実施の形態を
示す平面図、図５（ｂ）及び図５（ｃ）はそれぞれ図５
（ａ）のＡ−Ａ線断面図及びＢ−Ｂ線断面図である。
示す平面図、図５（ｂ）及び図５（ｃ）はそれぞれ図５
（ａ）のＡ−Ａ線断面図及びＢ−Ｂ線断面図である。
【００３２】第１の実施の形態では遮光領域１１が発光
素子形成領域と受光素子形成領域との間に設けられてい
るが、第２の実施の形態では、遮光領域１１ａが発光素
子形成領域内に設けられていてＮ+ 型埋込層３への接続
領域を兼ねている。
素子形成領域と受光素子形成領域との間に設けられてい
るが、第２の実施の形態では、遮光領域１１ａが発光素
子形成領域内に設けられていてＮ+ 型埋込層３への接続
領域を兼ねている。
【００３３】受光素子１８についても、Ｎ+ 型拡散層１
４−２を形成する代わりに遮光領域１１ａを形成すると
きにＮ側の引き出し部を形成することが可能である。
４−２を形成する代わりに遮光領域１１ａを形成すると
きにＮ側の引き出し部を形成することが可能である。
【００３４】この第２の実施の形態では、発光素子１７
の素子占有面積は、第１の実施の形態に比べて大きくな
るため、容量が増加し、高速応答に不利であるが、Ｎ+
型拡散層を形成する必要が無く、工程短縮が計れる。さ
らに、Ｎ側の接続領域の抵抗成分も、拡散層によるもの
より低くすることが可能である。
の素子占有面積は、第１の実施の形態に比べて大きくな
るため、容量が増加し、高速応答に不利であるが、Ｎ+
型拡散層を形成する必要が無く、工程短縮が計れる。さ
らに、Ｎ側の接続領域の抵抗成分も、拡散層によるもの
より低くすることが可能である。
【００３５】以上の説明において、導電型と印加電圧の
極性を逆にしてもよいことは改めていうまでもないこと
である。又、埋込酸化シリコン膜が全域に設けられてい
る例について説明したが、これは、全域に設ける必要は
ない。
極性を逆にしてもよいことは改めていうまでもないこと
である。又、埋込酸化シリコン膜が全域に設けられてい
る例について説明したが、これは、全域に設ける必要は
ない。
【００３６】
【発明の効果】第１の効果は、ＳＯＩ領域を含む半導体
基板に量子井戸層を活性層とするプレーナ構造の光半導
体装置を実現できるので、集積化の容易なＯＥＩＣが得
られ、発光素子の電気−光変換効率を向上し、かつ受光
素子の光−電気変換効率を向上できるようになる。ＳＯ
Ｉ領域の第１の絶縁層を波長に応じた適当な膜厚にする
ことで、光の反射率を大きくできるからである。
基板に量子井戸層を活性層とするプレーナ構造の光半導
体装置を実現できるので、集積化の容易なＯＥＩＣが得
られ、発光素子の電気−光変換効率を向上し、かつ受光
素子の光−電気変換効率を向上できるようになる。ＳＯ
Ｉ領域の第１の絶縁層を波長に応じた適当な膜厚にする
ことで、光の反射率を大きくできるからである。
【００３７】第２の効果は、光半導体素子、とくに発光
素子の周辺部に高融点金属、例えばタングステン膜を埋
設した遮光領域を設けることで、受光素子へのノイズを
低減できる。発光素子から発生した光が、遮光領域で吸
収されて受光素子に到達するのを防止するからである。
素子の周辺部に高融点金属、例えばタングステン膜を埋
設した遮光領域を設けることで、受光素子へのノイズを
低減できる。発光素子から発生した光が、遮光領域で吸
収されて受光素子に到達するのを防止するからである。
【図１】本発明の第１の実施の形態を示す平面図（図１
（ａ））、図１（ａ）のＡ−Ａ線断面図（図１（ｂ））
及びＢ−Ｂ線断面図（図１（ｃ））。
（ａ））、図１（ａ）のＡ−Ａ線断面図（図１（ｂ））
及びＢ−Ｂ線断面図（図１（ｃ））。
【図２】本発明の第１の実施の形態の製造方法について
説明するための（ａ）〜（ｃ）に分図して示す工程順断
面図。
説明するための（ａ）〜（ｃ）に分図して示す工程順断
面図。
【図３】図２に続いて（ａ），（ｂ）に分図して示す工
程順断面図。
程順断面図。
【図４】酸化シリコン膜１２の膜厚と反射率の関係を示
すグラフ（図４（ａ））及び埋込酸化シリコン膜２の膜
厚と反射率の関係を示すグラフ（図４（ｂ））。
すグラフ（図４（ａ））及び埋込酸化シリコン膜２の膜
厚と反射率の関係を示すグラフ（図４（ｂ））。
【図５】本発明の第２の実施の形態を示す平面図（図５
（ａ））、図５（ａ）のＡ−Ａ線断面図（図５（ｂ））
及びＢ−Ｂ線断面図（図５（ｃ））。
（ａ））、図５（ａ）のＡ−Ａ線断面図（図５（ｂ））
及びＢ−Ｂ線断面図（図５（ｃ））。
【図６】従来の発光素子を示す断面図。
【図７】従来の光ＩＣを示す断面図。
１，１０１，２０１ シリコン基板 ２ 埋込酸化シリコン ３，１０３ Ｎ+ 型埋込層 ４ Ｎ型エピタキシャル層 ５ 素子分離領域 ６ 溝側面の酸化シリコン膜 ７，１０７ ノンドープシリコンエピタキシャル層 ８，１０８ Ｓｉ／Ｓｉ0.65Ｇｅ0.35超格子層 ９，１０９ ノンドープシリコンバッファ層 １０，１１０ Ｐ+ 型コンタクト層 １１，１１ａ 遮光領域 １２，１１２，２２２ 酸化シリコン膜 １３−１ａ，１３−１ｂ，１１３−１，２１３−１ａ，
２１３−１ｂ 第１の電極 １３−２ａ，１３−２ｂ，１１３−２，２１３−２ａ，
２１３−２ｂ 第２の電極 １４−１，１４−２ Ｎ+ 型拡散層 １５−１ａ，１５−１ｂ，１５−２ａ，１５−２ｂ
コンタクト孔 １６ 半導体チップ １７ 発光素子 １８ 受光素子 １９ ＳＯＩ層 ２０，２０ａ，２１ 酸化シリコン膜 ２２１ 素子分離領域 ２２２ Ｎ型シリコン層 ２２３ Ｐ型シリコン層 ２２４ 窒化シリコン膜
２１３−１ｂ 第１の電極 １３−２ａ，１３−２ｂ，１１３−２，２１３−２ａ，
２１３−２ｂ 第２の電極 １４−１，１４−２ Ｎ+ 型拡散層 １５−１ａ，１５−１ｂ，１５−２ａ，１５−２ｂ
コンタクト孔 １６ 半導体チップ １７ 発光素子 １８ 受光素子 １９ ＳＯＩ層 ２０，２０ａ，２１ 酸化シリコン膜 ２２１ 素子分離領域 ２２２ Ｎ型シリコン層 ２２３ Ｐ型シリコン層 ２２４ 窒化シリコン膜
Claims (9)
- 【請求項１】 第１の半導体層、前記第１の半導体層と
異なる屈折率を有する第１の絶縁層、高濃度第１導電型
の第２の半導体層及び第１導電型の第３の半導体層の積
層でなるＳＯＩ領域を含む半導体基板と、前記第３の半
導体層の表面から前記第１の絶縁層に達する素子分離領
域で区画される素子形成領域と、前記素子形成領域に前
記第２の半導体層に達して設けられた溝と、前記溝の側
面を覆う第２の絶縁層と、前記溝部に設けられた量子井
戸層及び第２導電型コンタクト層を含む積層構造体と、
前記素子形成領域の第３の半導体層から第２の半導体層
に達する接続領域に接触する第１の電極と、前記第２導
電型コンタクト層に接触する第２の電極と、前記溝の外
側に前記第３の半導体層の表面から前記第１の絶縁層に
達して設けられた遮光領域とを含む光半導体素子を有す
ることを特徴とする光半導体装置。 - 【請求項２】 量子井戸層と第２の半導体層及び第２導
電型コンタクト層との間にそれぞれ第１のバッファ層及
び第２のバッファ層が設けられている請求項１記載の光
半導体装置。 - 【請求項３】 量子井戸層に対応する光の波長に対して
第２の半導体層側から見た反射率が大きくなる値に第１
の絶縁膜の厚さが設定されている請求項１又は２記載の
光半導体装置。 - 【請求項４】 第１乃至第３の半導体層、第１のバッフ
ァ層及び第２のバッファ層が全て単結晶シリコン層であ
り、量子井戸層がＳｉ1-X ＧｅX ／Ｓｉ（０＜ｘ＜１）
超格子層でなる請求項１乃至３記載の光半導体装置。 - 【請求項５】 第１の絶縁層及び第２の絶縁層がいずれ
も酸化シリコン膜である請求項４記載の光半導体装置。 - 【請求項６】 第１の絶縁層の厚さが０．２０μｍ以
上，０．２５μｍ以下である請求項５記載の光半導体装
置。 - 【請求項７】 遮光領域が高融点金属膜でなり接続領域
を兼ねる請求項１乃至６記載の光半導体装置。 - 【請求項８】 高融点金属膜はタングステン膜である請
求項７記載の光半導体装置。 - 【請求項９】 光半導体素子が順方向にバイアスされる
発光素子若しくは逆方向にバイアスされる受光素子のい
ずれかである請求項１乃至８記載の光半導体装置。
Priority Applications (6)
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|---|---|---|---|
| JP10560096A JP2817703B2 (ja) | 1996-04-25 | 1996-04-25 | 光半導体装置 |
| US08/840,975 US5793060A (en) | 1996-04-25 | 1997-04-21 | SOI Optical semiconductor device |
| KR1019970015690A KR100244048B1 (ko) | 1996-04-25 | 1997-04-25 | 광반도체 장치 및 그의 제조방법 |
| DE19717562A DE19717562C2 (de) | 1996-04-25 | 1997-04-25 | Optische Halbleitervorrichtung und Verfahren zu iherer Herstellung |
| US09/067,620 US6008506A (en) | 1996-04-25 | 1998-04-28 | SOI optical semiconductor device |
| US09/067,619 US5994154A (en) | 1996-04-25 | 1998-04-28 | Method of fabricating an optical semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10560096A JP2817703B2 (ja) | 1996-04-25 | 1996-04-25 | 光半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293893A JPH09293893A (ja) | 1997-11-11 |
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Family
ID=14411999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10560096A Expired - Fee Related JP2817703B2 (ja) | 1996-04-25 | 1996-04-25 | 光半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5793060A (ja) |
| JP (1) | JP2817703B2 (ja) |
| KR (1) | KR100244048B1 (ja) |
| DE (1) | DE19717562C2 (ja) |
Families Citing this family (37)
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|---|---|---|---|---|
| US6458619B1 (en) | 1998-02-05 | 2002-10-01 | Integration Associates, Inc. | Process for producing an isolated planar high speed pin photodiode with improved capacitance |
| US6548878B1 (en) * | 1998-02-05 | 2003-04-15 | Integration Associates, Inc. | Method for producing a thin distributed photodiode structure |
| US6753586B1 (en) | 1998-03-09 | 2004-06-22 | Integration Associates Inc. | Distributed photodiode structure having majority dopant gradient and method for making same |
| JP2001144317A (ja) * | 1999-11-15 | 2001-05-25 | Sharp Corp | 回路内蔵型受光素子 |
| JP3717104B2 (ja) | 2000-05-30 | 2005-11-16 | シャープ株式会社 | 回路内蔵受光素子 |
| JP3722279B2 (ja) * | 2001-01-26 | 2005-11-30 | 日本電気株式会社 | 光送受信モジュール |
| JP2003017704A (ja) | 2001-06-29 | 2003-01-17 | Denso Corp | 半導体装置 |
| US7501303B2 (en) * | 2001-11-05 | 2009-03-10 | The Trustees Of Boston University | Reflective layer buried in silicon and method of fabrication |
| KR100940530B1 (ko) * | 2003-01-17 | 2010-02-10 | 삼성전자주식회사 | 실리콘 광소자 제조방법 및 이에 의해 제조된 실리콘광소자 및 이를 적용한 화상 입력 및/또는 출력장치 |
| US6730914B2 (en) * | 2002-02-05 | 2004-05-04 | E-Phocus, Inc. | Photoconductor-on-active-pixel (POAP) sensor utilizing equal-potential pixel electrodes |
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