JP2874570B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2874570B2 JP2874570B2 JP6307319A JP30731994A JP2874570B2 JP 2874570 B2 JP2874570 B2 JP 2874570B2 JP 6307319 A JP6307319 A JP 6307319A JP 30731994 A JP30731994 A JP 30731994A JP 2874570 B2 JP2874570 B2 JP 2874570B2
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Description
【0001】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にシリコン基板に選択的にSi/Ge
Si超格子構造を有する光受信装置に関する。
造方法に関し、特にシリコン基板に選択的にSi/Ge
Si超格子構造を有する光受信装置に関する。
【0002】
【従来の技術】第1の従来例の光受信器は、図11に示
すようにP+ シリコン基板18上に約30オングストロ
ームのGe0.6 Si0.4 と約290オングストロームの
Siとが交互に重なったいわゆる超格子構造をMBE
(分子線エピタキシー)法により合わせて6000オン
グストローム厚になるように成長し、Si/Gex Si
1-x 超格子層7を形成し、次いでP型のシリコン層6を
MBE法により形成し、P型シリコン層6上にN+ 型の
シリコン層19を形成し、図のようにメサ型にエッチン
グ形成し、シリコン酸化膜9をCVD法により堆積し、
選択的に開孔を設けた後、基板裏面および表面にアルミ
電極11を形成していた(IEEE ELECTRON
DEVICE LETTERS VOL.EDL−
7,NO.5,1986,pp330−332)。
すようにP+ シリコン基板18上に約30オングストロ
ームのGe0.6 Si0.4 と約290オングストロームの
Siとが交互に重なったいわゆる超格子構造をMBE
(分子線エピタキシー)法により合わせて6000オン
グストローム厚になるように成長し、Si/Gex Si
1-x 超格子層7を形成し、次いでP型のシリコン層6を
MBE法により形成し、P型シリコン層6上にN+ 型の
シリコン層19を形成し、図のようにメサ型にエッチン
グ形成し、シリコン酸化膜9をCVD法により堆積し、
選択的に開孔を設けた後、基板裏面および表面にアルミ
電極11を形成していた(IEEE ELECTRON
DEVICE LETTERS VOL.EDL−
7,NO.5,1986,pp330−332)。
【0003】次に、特開平3−53567号公報に示さ
れている第2の従来例として、超格子素子の製造方法つ
いて工程順に説明する。図12(a)において、GaA
s基板20上に、MBE法によりAlx Ga1-x Asか
らなるクラッド層21を2μm、GaAs80オングス
トローム,Alx Ga1-x As80オングストロームの
4周期から成る超格子層22を640オングストロー
ム、Alx Ga1-x Asからなる上部クラッド層23を
1μm順次積層させる。次に、図12(b)に示すよう
に、フォトリソグラフィ技術およびRIE技術を用いて
幅2μm,高さ12μmのリッジ構造を形成し、その後
プラズマCVD法等の方法によりシリコン酸化膜24を
リッジ表面に堆積させる。
れている第2の従来例として、超格子素子の製造方法つ
いて工程順に説明する。図12(a)において、GaA
s基板20上に、MBE法によりAlx Ga1-x Asか
らなるクラッド層21を2μm、GaAs80オングス
トローム,Alx Ga1-x As80オングストロームの
4周期から成る超格子層22を640オングストロー
ム、Alx Ga1-x Asからなる上部クラッド層23を
1μm順次積層させる。次に、図12(b)に示すよう
に、フォトリソグラフィ技術およびRIE技術を用いて
幅2μm,高さ12μmのリッジ構造を形成し、その後
プラズマCVD法等の方法によりシリコン酸化膜24を
リッジ表面に堆積させる。
【0004】次に、図12(c)に示すように、シリコ
ン酸化膜24を堆積させた表面と別のGaAsウェハを
重ねた状態で、水素雰囲気中で熱処理を行い、超格子部
分のシリコン酸化膜24に接している側から横方向に部
分的混晶化が進み、リッジ構造の中心付近にのみ超格子
構造が残るようにする。
ン酸化膜24を堆積させた表面と別のGaAsウェハを
重ねた状態で、水素雰囲気中で熱処理を行い、超格子部
分のシリコン酸化膜24に接している側から横方向に部
分的混晶化が進み、リッジ構造の中心付近にのみ超格子
構造が残るようにする。
【0005】この従来例ではリッジ構造とし、さらにシ
リコン酸化膜により側面を保護しているが、さらに加工
表面のダメージの影響を除去するために側壁を混晶層2
5としている。
リコン酸化膜により側面を保護しているが、さらに加工
表面のダメージの影響を除去するために側壁を混晶層2
5としている。
【0006】次に、Ge1-x Six 混晶層を用いた光受
光素子とデバイスを組み合わせた例としては特開昭63
−122285号公報に記載のものがある。第3の従来
例として、図13にMOS型イメージセンサの断面図を
示す。Si基板1上にMBE法などにより、SiからG
e0.85Si0.15まで混晶比を徐々に変化させたバッファ
ー層26を形成し、さらにMBE法によりN型のGe
0.85Si0.15層27を形成し、P+ ドレイン領域29お
よびP+ ソース領域30を形成し、シリコン酸化膜2
8,ドレイン電極31,ゲート電極32を形成し、光受
光素子とMOS型イメージセンサをSi基板上に同時に
形成している。
光素子とデバイスを組み合わせた例としては特開昭63
−122285号公報に記載のものがある。第3の従来
例として、図13にMOS型イメージセンサの断面図を
示す。Si基板1上にMBE法などにより、SiからG
e0.85Si0.15まで混晶比を徐々に変化させたバッファ
ー層26を形成し、さらにMBE法によりN型のGe
0.85Si0.15層27を形成し、P+ ドレイン領域29お
よびP+ ソース領域30を形成し、シリコン酸化膜2
8,ドレイン電極31,ゲート電極32を形成し、光受
光素子とMOS型イメージセンサをSi基板上に同時に
形成している。
【0007】
【発明が解決しようとする課題】第1の従来例の光受信
器は、受光効率を上げるためにSi層とGe1-x Six
層との多層構造によるいわゆる超格子構造を構成してい
る。これはシリコンの光吸収係数が小さいため高効率化
を進めるためであるが、この超格子構造による効率化は
超格子の膜厚に結晶性などの問題から6000オングス
トローム以上厚くできず、限界が有る。したがって、さ
らに受光効率を上げるには、光吸収層の膜厚以外の端面
での損失を防ぐ必要があるが、第1の従来例ではSi/
Ge1-x Six による超格子の側壁は切出した状態であ
るか、メサ構造でシリコン酸化膜で覆われている構造と
なっていた。そのため、この構造では横方向から入射し
た光は側壁で損失となるために、さらに吸収効率を上げ
ることはできなかった。また、この方法は光を基板横方
向から入射し、Si/Ge1-x Six 超格子構造の横方
向距離による吸収距離を調整できるが、Si基板上にメ
サ型に成長する構造となっているために、光入射源とな
る光ファイバーを固定し精度よくSi/Ge1-x Six
端面に光入射することが困難であった。
器は、受光効率を上げるためにSi層とGe1-x Six
層との多層構造によるいわゆる超格子構造を構成してい
る。これはシリコンの光吸収係数が小さいため高効率化
を進めるためであるが、この超格子構造による効率化は
超格子の膜厚に結晶性などの問題から6000オングス
トローム以上厚くできず、限界が有る。したがって、さ
らに受光効率を上げるには、光吸収層の膜厚以外の端面
での損失を防ぐ必要があるが、第1の従来例ではSi/
Ge1-x Six による超格子の側壁は切出した状態であ
るか、メサ構造でシリコン酸化膜で覆われている構造と
なっていた。そのため、この構造では横方向から入射し
た光は側壁で損失となるために、さらに吸収効率を上げ
ることはできなかった。また、この方法は光を基板横方
向から入射し、Si/Ge1-x Six 超格子構造の横方
向距離による吸収距離を調整できるが、Si基板上にメ
サ型に成長する構造となっているために、光入射源とな
る光ファイバーを固定し精度よくSi/Ge1-x Six
端面に光入射することが困難であった。
【0008】第1の従来例のように超格子端面をエッチ
ングおよびメサ形に形成する方法では、端面にダメージ
が発生しあるいはカバーした酸化膜中の準位の問題から
信頼性上問題があった。第2の従来例では、この問題を
解決するために端面からの混晶化によりエッチング側面
を保護する方法をとっている。しかしながらこの方法
は、GaAs基板を用いれば可能であるが、Si基板を
用いる場合には採用することはできなかった。
ングおよびメサ形に形成する方法では、端面にダメージ
が発生しあるいはカバーした酸化膜中の準位の問題から
信頼性上問題があった。第2の従来例では、この問題を
解決するために端面からの混晶化によりエッチング側面
を保護する方法をとっている。しかしながらこの方法
は、GaAs基板を用いれば可能であるが、Si基板を
用いる場合には採用することはできなかった。
【0009】第3の従来例では、表面から光を入射する
受光素子を形成しこれに他の素子を組み合わせている
が、この方法では表面からの入射では受光効率を上げる
のに受光部の面積を大きく取る必要があり、またSi/
Gex Si1-x 超格子層を全面に形成していたので、他
素子との組み合わせは難しく、Siデバイスを採用する
こともできなかった。したがって受光素子面積が大きく
なるため、チップ上において受光部の占める割合が大き
くなり、大規模回路を組み込むことが難しかった。ま
た、前述のように基板上全面にSi/GeSi層を形成
するために、バイポーラデバイスを同時に形成すること
は第3の従来例では困難であった。
受光素子を形成しこれに他の素子を組み合わせている
が、この方法では表面からの入射では受光効率を上げる
のに受光部の面積を大きく取る必要があり、またSi/
Gex Si1-x 超格子層を全面に形成していたので、他
素子との組み合わせは難しく、Siデバイスを採用する
こともできなかった。したがって受光素子面積が大きく
なるため、チップ上において受光部の占める割合が大き
くなり、大規模回路を組み込むことが難しかった。ま
た、前述のように基板上全面にSi/GeSi層を形成
するために、バイポーラデバイスを同時に形成すること
は第3の従来例では困難であった。
【0010】本発明の目的は、以上のような従来例の問
題を解決し、光受信器を安定に形成すると共に、光吸収
効率を上げることを目的とする。
題を解決し、光受信器を安定に形成すると共に、光吸収
効率を上げることを目的とする。
【0011】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第1導電型のシリコン基板、第2導電型の埋
込層および第2導電型のシリコン層を形成する工程と、
少なくとも前記第2導電型のシリコン層に、側壁がシリ
コン酸化膜により覆われている第1の溝を形成する工程
と、前記第1の溝に囲まれた前記第2導電型のシリコン
層を所定の深さまで除去する工程と、露出した前記第2
導電型のシリコン層あるいは前記第2導電型の埋込層上
に、第1の第1導電型のシリコン層を選択的に形成する
工程と、前記第1の第1導電型のシリコン層上に、シリ
コン層とゲルマニウム−シリコン混晶層とが交互に1回
以上複数回成長したシリコン/ゲルマニウム・シリコン
混晶層を形成する工程と、前記シリコン/ゲルマニウム
・シリコン混晶層上に、第2の第1導電型のシリコン層
を形成する工程と、を含むことを特徴とする。
造方法は、第1導電型のシリコン基板、第2導電型の埋
込層および第2導電型のシリコン層を形成する工程と、
少なくとも前記第2導電型のシリコン層に、側壁がシリ
コン酸化膜により覆われている第1の溝を形成する工程
と、前記第1の溝に囲まれた前記第2導電型のシリコン
層を所定の深さまで除去する工程と、露出した前記第2
導電型のシリコン層あるいは前記第2導電型の埋込層上
に、第1の第1導電型のシリコン層を選択的に形成する
工程と、前記第1の第1導電型のシリコン層上に、シリ
コン層とゲルマニウム−シリコン混晶層とが交互に1回
以上複数回成長したシリコン/ゲルマニウム・シリコン
混晶層を形成する工程と、前記シリコン/ゲルマニウム
・シリコン混晶層上に、第2の第1導電型のシリコン層
を形成する工程と、を含むことを特徴とする。
【0012】また本発明の半導体装置の製造方法は、シ
リコン基板中に主にバイポーラ型トランジスタより成る
アナログ・ディジタル信号処理用の半導体装置を形成す
る工程と、前記シリコン基板中にシリコン層とゲルマニ
ウム・シリコン混晶層とが1回以上複数回交互に繰り返
し形成されたシリコン/ゲルマニウム・シリコン混晶層
より成る光受信部を形成する工程と、を含むことを特徴
とする。
リコン基板中に主にバイポーラ型トランジスタより成る
アナログ・ディジタル信号処理用の半導体装置を形成す
る工程と、前記シリコン基板中にシリコン層とゲルマニ
ウム・シリコン混晶層とが1回以上複数回交互に繰り返
し形成されたシリコン/ゲルマニウム・シリコン混晶層
より成る光受信部を形成する工程と、を含むことを特徴
とする。
【0013】本発明の半導体装置は、シリコン基板中
に、シリコン基板上裏面より所定の深さまで形成された
少なくとも側壁をシリコン酸化膜で覆われた第1の溝
と、前記第1の溝で囲まれた領域内に形成された第1の
第1導電型のシリコン層と、前記第1の第1導電型のシ
リコン層上にシリコン層とゲルマニウム・シリコン混晶
層とが交互に1回以上複数回成長したシリコン/ゲルマ
ニウム・シリコン混晶層と、前記シリコン/ゲルマニウ
ム・シリコン混晶層上の第2の第1導電型のシリコン層
と、前記第1あるいは第2の第1導電型のシリコン層と
PN接合を形成する第2導電型のシリコン層と、を有し
ていることを特徴とする。
に、シリコン基板上裏面より所定の深さまで形成された
少なくとも側壁をシリコン酸化膜で覆われた第1の溝
と、前記第1の溝で囲まれた領域内に形成された第1の
第1導電型のシリコン層と、前記第1の第1導電型のシ
リコン層上にシリコン層とゲルマニウム・シリコン混晶
層とが交互に1回以上複数回成長したシリコン/ゲルマ
ニウム・シリコン混晶層と、前記シリコン/ゲルマニウ
ム・シリコン混晶層上の第2の第1導電型のシリコン層
と、前記第1あるいは第2の第1導電型のシリコン層と
PN接合を形成する第2導電型のシリコン層と、を有し
ていることを特徴とする。
【0014】また本発明の半導体装置は、シリコン基板
中にシリコン層とゲルマニウム−シリコン混晶層とが1
回以上複数回交互に繰り返したシリコン/ゲルマニウム
・シリコン混晶層より成る光受信部と、バイポーラ型ト
ランジスタより成るアナログ・ディジタル信号処理部と
により構成されて成ることを特徴とする。
中にシリコン層とゲルマニウム−シリコン混晶層とが1
回以上複数回交互に繰り返したシリコン/ゲルマニウム
・シリコン混晶層より成る光受信部と、バイポーラ型ト
ランジスタより成るアナログ・ディジタル信号処理部と
により構成されて成ることを特徴とする。
【0015】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0016】図1は本発明の第1の実施例の半導体チッ
プの断面図である。このチップの製造に当たっては、ま
ずP型シリコン基板1にN型不純物原子、例えばヒ素原
子を1019cm-3〜1021cm-3の濃度に添加したN+
埋込層2を有し、エピタキシャル層3を例えば0.8μ
m程度の厚さに堆積して形成し、シリコン酸化膜などに
より埋設された溝4をN+ 埋込層2に達するまでの深さ
に形成し、第1の溝4に囲まれた領域のエピタキシャル
層3を除去した後、1016cm-3〜1020cm-3程度の
濃度のボロン原子を添加されたP型シリコン層6を20
00オングストローム〜6000オングストロームの厚
さに選択エピ成長法により形成し、次にUHVCVD
(超高真空CVD)法により、例えば100オングスト
ローム〜200オングストロームのSiと50オングス
トローム〜100オングストロームのGex Si1-x 層
を交互に繰り返し成長したいわゆるSi/Gex Si
1-x 超格子層7を合わせて1000オングストローム〜
6000オングストローム程度を800℃以下の温度で
選択的に成長し、その上にボロン原子を添加したP+ シ
リコン層8を約1000オングストローム厚に選択的に
成長する。シリコン基板表面に形成されたシリコン酸化
膜9に開孔を形成し、アルミ電極11を形成する。N+
埋込層2はエピタキシャル層3中に形成されたN+ 拡散
層12を介してアルミ電極11に接続されている。また
P型拡散層6のボロン原子の濃度は、N+埋込層2と接
する下側は低濃度に設定し、Si/Gex Si1-x 超格
子層7と接する領域は1019cm-3〜1020cm-3程度
のボロン濃度とし、Si/Gex Si1-x 超格子層7の
電界強度を弱め、リーク電流を低減する構造とした方が
特性上良い。
プの断面図である。このチップの製造に当たっては、ま
ずP型シリコン基板1にN型不純物原子、例えばヒ素原
子を1019cm-3〜1021cm-3の濃度に添加したN+
埋込層2を有し、エピタキシャル層3を例えば0.8μ
m程度の厚さに堆積して形成し、シリコン酸化膜などに
より埋設された溝4をN+ 埋込層2に達するまでの深さ
に形成し、第1の溝4に囲まれた領域のエピタキシャル
層3を除去した後、1016cm-3〜1020cm-3程度の
濃度のボロン原子を添加されたP型シリコン層6を20
00オングストローム〜6000オングストロームの厚
さに選択エピ成長法により形成し、次にUHVCVD
(超高真空CVD)法により、例えば100オングスト
ローム〜200オングストロームのSiと50オングス
トローム〜100オングストロームのGex Si1-x 層
を交互に繰り返し成長したいわゆるSi/Gex Si
1-x 超格子層7を合わせて1000オングストローム〜
6000オングストローム程度を800℃以下の温度で
選択的に成長し、その上にボロン原子を添加したP+ シ
リコン層8を約1000オングストローム厚に選択的に
成長する。シリコン基板表面に形成されたシリコン酸化
膜9に開孔を形成し、アルミ電極11を形成する。N+
埋込層2はエピタキシャル層3中に形成されたN+ 拡散
層12を介してアルミ電極11に接続されている。また
P型拡散層6のボロン原子の濃度は、N+埋込層2と接
する下側は低濃度に設定し、Si/Gex Si1-x 超格
子層7と接する領域は1019cm-3〜1020cm-3程度
のボロン濃度とし、Si/Gex Si1-x 超格子層7の
電界強度を弱め、リーク電流を低減する構造とした方が
特性上良い。
【0017】図2は前記第1の実施例の光受信器を方向
を変えて見た断面図である。光信号入射源となる光ファ
イバー14の径を例えば20μmとすると、この光受信
器は光入射端面において、P+ 型シリコン層8,Si/
Gex Si1-x 超格子層7,P型シリコン層6,N+ 埋
込層2,シリコン基板1を選択的に10μm深さまで蝕
刻し、蝕刻部に光ファイバー14をポリイミドなどの接
着剤13で接着し、光ファイバー14の中心と光吸収層
となるSi/Gex Si1-x 超格子層7とがほぼ一致す
るように配置する。これにより光ファイバー14からの
光信号は、最も効率良くかつ安定にSi/Gex Si
1-x 超格子層7に入射することが可能となる。なお本実
施例では光入射側のSi/Gex Si1-x 端面を露出し
た構造となっているが、ファイバー設置用の溝を蝕刻後
に、端面に酸化膜などの絶縁膜を覆う構造とした方が信
頼性上良い。
を変えて見た断面図である。光信号入射源となる光ファ
イバー14の径を例えば20μmとすると、この光受信
器は光入射端面において、P+ 型シリコン層8,Si/
Gex Si1-x 超格子層7,P型シリコン層6,N+ 埋
込層2,シリコン基板1を選択的に10μm深さまで蝕
刻し、蝕刻部に光ファイバー14をポリイミドなどの接
着剤13で接着し、光ファイバー14の中心と光吸収層
となるSi/Gex Si1-x 超格子層7とがほぼ一致す
るように配置する。これにより光ファイバー14からの
光信号は、最も効率良くかつ安定にSi/Gex Si
1-x 超格子層7に入射することが可能となる。なお本実
施例では光入射側のSi/Gex Si1-x 端面を露出し
た構造となっているが、ファイバー設置用の溝を蝕刻後
に、端面に酸化膜などの絶縁膜を覆う構造とした方が信
頼性上良い。
【0018】また、本実施例ではSi/Gex Si1-x
超格子層7を蝕刻する実施例を示したが、Si/Gex
Si1-x 超格子層を囲む溝4を残し、溝の外側のエピタ
キシャル層3,N+ 埋込層2,シリコン基板1を蝕刻し
ファイバー設置用の溝を形成する方法でも良く、最も信
頼性良く形成できる。なお溝の酸化膜は、光ファイバー
の波長が赤外域であり、ほとんど損失とならないと考え
られる。また、光ファイバー14の入射光がSi/Ge
x Si1-x 超格子層7に集光できるように光ファイバー
端面を加工するなどの方法をとるとさらに効率を上げら
れることは言うまでもない。
超格子層7を蝕刻する実施例を示したが、Si/Gex
Si1-x 超格子層を囲む溝4を残し、溝の外側のエピタ
キシャル層3,N+ 埋込層2,シリコン基板1を蝕刻し
ファイバー設置用の溝を形成する方法でも良く、最も信
頼性良く形成できる。なお溝の酸化膜は、光ファイバー
の波長が赤外域であり、ほとんど損失とならないと考え
られる。また、光ファイバー14の入射光がSi/Ge
x Si1-x 超格子層7に集光できるように光ファイバー
端面を加工するなどの方法をとるとさらに効率を上げら
れることは言うまでもない。
【0019】図3に、本発明の前記第1の実施例の平面
図を示す。ここでA−A′の切断面が図1であり、B−
B′の切断面が図2である。光ファイバー14を設置す
る第2の溝15の中心にSi/Gex Si1-x 超格子層
7が配置され、最も効率良く、精度良く光ファイバー1
4を含めた光受信部を構成することが可能である。
図を示す。ここでA−A′の切断面が図1であり、B−
B′の切断面が図2である。光ファイバー14を設置す
る第2の溝15の中心にSi/Gex Si1-x 超格子層
7が配置され、最も効率良く、精度良く光ファイバー1
4を含めた光受信部を構成することが可能である。
【0020】次に第2の実施例を説明する。図4
(a),(b),(c)、図5(a),(b),(c)
は、第2の実施例の工程順断面図である。
(a),(b),(c)、図5(a),(b),(c)
は、第2の実施例の工程順断面図である。
【0021】まず図4(a)に示すように、P型シリコ
ン基板1にイオン注入法などによりヒ素原子を添加し、
約1019cm-3の濃度で2μm深さにN+ 埋込層2を形
成し、エピタキシャル成長法により0.5μm〜1.5
μm厚にエピタキシャル層3を形成する。
ン基板1にイオン注入法などによりヒ素原子を添加し、
約1019cm-3の濃度で2μm深さにN+ 埋込層2を形
成し、エピタキシャル成長法により0.5μm〜1.5
μm厚にエピタキシャル層3を形成する。
【0022】次に図4(b)に示すように、N+ 埋込層
2に達する溝4を選択的に異方性蝕刻法で開口し、シリ
コン酸化膜あるいはボロン・リンガラス膜などによりC
VD法により堆積し、エッチバックし溝内部を埋設し、
CVD法により5000オングストローム厚のシリコン
酸化膜5を堆積する。
2に達する溝4を選択的に異方性蝕刻法で開口し、シリ
コン酸化膜あるいはボロン・リンガラス膜などによりC
VD法により堆積し、エッチバックし溝内部を埋設し、
CVD法により5000オングストローム厚のシリコン
酸化膜5を堆積する。
【0023】次に図4(c)のように、選択的にシリコ
ン酸化膜5を除去し、シリコン酸化膜を蝕刻用のマスク
として用いエピタキシャル層3を選択的に除去する。
ン酸化膜5を除去し、シリコン酸化膜を蝕刻用のマスク
として用いエピタキシャル層3を選択的に除去する。
【0024】次に図5(a)に示すように、500℃〜
800℃の成長温度のUHVCVD法により選択的に2
000オングストローム〜6000オングストロームの
厚さで約1016cm-3のボロン濃度にシリコンを成長
し、さらに1019cm-3のボロン濃度で1000オング
ストローム厚に成長したP型シリコン層6を形成する。
次に100オングストローム〜200オングストローム
厚のSiと50オングストローム〜100オングストロ
ーム厚のGex Si1-x 層を交互に繰り返し成長したS
i/Gex Si1-x 超格子層7を1000オングストロ
ーム〜6000オングストローム厚に形成する。さらに
1019cm-3〜1020cm-3程度のボロン濃度のP+ 型
シリコン層8を成長する。
800℃の成長温度のUHVCVD法により選択的に2
000オングストローム〜6000オングストロームの
厚さで約1016cm-3のボロン濃度にシリコンを成長
し、さらに1019cm-3のボロン濃度で1000オング
ストローム厚に成長したP型シリコン層6を形成する。
次に100オングストローム〜200オングストローム
厚のSiと50オングストローム〜100オングストロ
ーム厚のGex Si1-x 層を交互に繰り返し成長したS
i/Gex Si1-x 超格子層7を1000オングストロ
ーム〜6000オングストローム厚に形成する。さらに
1019cm-3〜1020cm-3程度のボロン濃度のP+ 型
シリコン層8を成長する。
【0025】次に、シリコン酸化膜5を除去した後、図
5(b)に示すようにシリコン酸化膜9を約2000オ
ングストローム厚にCVD法により堆積し、写真蝕刻法
によりシリコン酸化膜9および溝4にSi/Gex Si
1-x 超格子層7より深い溝を開口する。さらにシリコン
酸化膜9のP+ 型シリコン層8上に開口を開ける。
5(b)に示すようにシリコン酸化膜9を約2000オ
ングストローム厚にCVD法により堆積し、写真蝕刻法
によりシリコン酸化膜9および溝4にSi/Gex Si
1-x 超格子層7より深い溝を開口する。さらにシリコン
酸化膜9のP+ 型シリコン層8上に開口を開ける。
【0026】次に図5(c)に示すように、タングステ
ン膜などの高融点金属より成る金属層10を溝が埋設さ
れる厚さにスパッタ法あるいはCVD法により堆積し、
アルミを約0.5μm厚にスパッタ法により堆積し、写
真蝕刻法によりアルミ電極11を形成する。ここで金属
層10はアルミ電極11と同時に蝕刻し、溝にのみ残る
ようにする。この方法では受光層であるSi/Gex S
i1-x 超格子層7を囲む溝4内に光反射層となる金属層
10を形成しているため、入射口より入射した光信号は
金属層10により反射され側壁からの損失を抑え、さら
に効率を高めることが可能となる。なお、この金属層1
0は入射口以外のSi/Gex Si1-x超格子層側面3
面を金属層で囲んでも良いが、入射口と反対側面だけな
ど1面でも効果は有る。
ン膜などの高融点金属より成る金属層10を溝が埋設さ
れる厚さにスパッタ法あるいはCVD法により堆積し、
アルミを約0.5μm厚にスパッタ法により堆積し、写
真蝕刻法によりアルミ電極11を形成する。ここで金属
層10はアルミ電極11と同時に蝕刻し、溝にのみ残る
ようにする。この方法では受光層であるSi/Gex S
i1-x 超格子層7を囲む溝4内に光反射層となる金属層
10を形成しているため、入射口より入射した光信号は
金属層10により反射され側壁からの損失を抑え、さら
に効率を高めることが可能となる。なお、この金属層1
0は入射口以外のSi/Gex Si1-x超格子層側面3
面を金属層で囲んでも良いが、入射口と反対側面だけな
ど1面でも効果は有る。
【0027】次に第3の実施例について説明する。工程
順断面図を図6(a)〜(c)に示す。図6(a)まで
は第2の実施例と同様の工程で形成する。図6(a)に
示すように、シリコン酸化膜5を除去し2000オング
ストローム厚のシリコン酸化膜5aをCVD法により堆
積し選択的に開口を形成する。次にKOHなどのアルカ
リ溶液により開口に露出したエピタキシャル成長層3を
蝕刻する。これにより蝕刻は(111)面でエッチング
はとまり、図6(a)のようにV字溝が得られる。
順断面図を図6(a)〜(c)に示す。図6(a)まで
は第2の実施例と同様の工程で形成する。図6(a)に
示すように、シリコン酸化膜5を除去し2000オング
ストローム厚のシリコン酸化膜5aをCVD法により堆
積し選択的に開口を形成する。次にKOHなどのアルカ
リ溶液により開口に露出したエピタキシャル成長層3を
蝕刻する。これにより蝕刻は(111)面でエッチング
はとまり、図6(a)のようにV字溝が得られる。
【0028】次に図6(b)に示すように、シリコン酸
化膜5aを除去し、新たにシリコン酸化膜9を2000
オングストローム厚にCVD法により形成する。次にシ
リコン酸化膜9に、P+ 型シリコン層8に通じる開口を
形成する。
化膜5aを除去し、新たにシリコン酸化膜9を2000
オングストローム厚にCVD法により形成する。次にシ
リコン酸化膜9に、P+ 型シリコン層8に通じる開口を
形成する。
【0029】次に図6(c)に示すように、金属層10
を堆積し次にアルミをスパッタ法により形成し、写真蝕
刻法によりアルミ電極11を形成する。アルミ蝕刻時に
下層の金属層10を形成し、さらに写真蝕刻により金属
層10を選択的に蝕刻する。
を堆積し次にアルミをスパッタ法により形成し、写真蝕
刻法によりアルミ電極11を形成する。アルミ蝕刻時に
下層の金属層10を形成し、さらに写真蝕刻により金属
層10を選択的に蝕刻する。
【0030】この方法では光ファイバーからの光信号を
チップ上面から入射できるため、簡単にファイバーを設
定できる。この実施例ではチップ上面から光入射をする
方法を示したが、金属層10をV字溝のSi/Gex S
i1-x 超格子層7側に配置することによりチップ下面よ
り光入射することも可能である。
チップ上面から入射できるため、簡単にファイバーを設
定できる。この実施例ではチップ上面から光入射をする
方法を示したが、金属層10をV字溝のSi/Gex S
i1-x 超格子層7側に配置することによりチップ下面よ
り光入射することも可能である。
【0031】以上の各実施例では、PN接合はSi/G
ex Si1-x 超格子層の下面で形成しているが、これは
上面で形成してもさしつかえない。
ex Si1-x 超格子層の下面で形成しているが、これは
上面で形成してもさしつかえない。
【0032】次に第4の実施例について説明する。図7
は本発明を光受信回路17に適用した例であり、例えば
Siバイポーラトランジスタより構成された光受信回路
のチップの一部に図のように光検出部16として第1〜
第3の実施例で示したSi/Gex Si1-x 超格子層を
Si中に形成した、アナログ・ディジタル信号処理部と
なる光受信回路を有する構造となっている。
は本発明を光受信回路17に適用した例であり、例えば
Siバイポーラトランジスタより構成された光受信回路
のチップの一部に図のように光検出部16として第1〜
第3の実施例で示したSi/Gex Si1-x 超格子層を
Si中に形成した、アナログ・ディジタル信号処理部と
なる光受信回路を有する構造となっている。
【0033】本実施例は、まず図4(a)に示すよう
に、シリコン基板1上にN+ 埋込層2およびエピタキシ
ャル成長層3を形成した後、周知の方法でバイポーラト
ランジスタを電極用コンタクト形成前までに形成する。
その後、図4(b)以降の工程を進め光検出部(光受信
部)16を形成し、光検出部とバイポーラトランジスタ
部の電極を形成して光検出部を有する光受信回路17が
形成できる。このように本発明の光受信器は、Si基板
を用い700℃以下の成長温度でSi基板中にSi/G
ex Si1-x 超格子層を形成するため、バイポーラ部の
プロファイル変化もほとんどなく、高性能のバイポーラ
素子との同一チップ形成が可能となる。
に、シリコン基板1上にN+ 埋込層2およびエピタキシ
ャル成長層3を形成した後、周知の方法でバイポーラト
ランジスタを電極用コンタクト形成前までに形成する。
その後、図4(b)以降の工程を進め光検出部(光受信
部)16を形成し、光検出部とバイポーラトランジスタ
部の電極を形成して光検出部を有する光受信回路17が
形成できる。このように本発明の光受信器は、Si基板
を用い700℃以下の成長温度でSi基板中にSi/G
ex Si1-x 超格子層を形成するため、バイポーラ部の
プロファイル変化もほとんどなく、高性能のバイポーラ
素子との同一チップ形成が可能となる。
【0034】次に第5の実施例について説明する。図8
は第5の実施例を説明するための平面図である。第1の
実施例では、図3のように光ファイバー埋設のための第
2の溝15に埋設した光ファイバーの光軸方向に対し
て、長方形状の光検出器を配置しているが、実際には光
は、ファイバーからある角度をもって入射してくる。こ
の入射角は光ファイバーの開口数と入射材質の屈折率で
決定され、たとえば第1の実施例のような構造では、入
射角は約1.6°前後である。そのため、光の吸収効率
を上げるために光検出器が数百μmの長さを必要とする
場合、図9(a)に示すように、光入射幅と光検出器幅
が同じだと、光が第1の溝4から外に出て損失となり、
また光検出器幅を広げておくと、図9(b)のように余
計なダイオード面積のための接合容量増加により光応答
が遅くなる恐れがある。
は第5の実施例を説明するための平面図である。第1の
実施例では、図3のように光ファイバー埋設のための第
2の溝15に埋設した光ファイバーの光軸方向に対し
て、長方形状の光検出器を配置しているが、実際には光
は、ファイバーからある角度をもって入射してくる。こ
の入射角は光ファイバーの開口数と入射材質の屈折率で
決定され、たとえば第1の実施例のような構造では、入
射角は約1.6°前後である。そのため、光の吸収効率
を上げるために光検出器が数百μmの長さを必要とする
場合、図9(a)に示すように、光入射幅と光検出器幅
が同じだと、光が第1の溝4から外に出て損失となり、
また光検出器幅を広げておくと、図9(b)のように余
計なダイオード面積のための接合容量増加により光応答
が遅くなる恐れがある。
【0035】そこで図8のようにファイバー14からの
光の入射角と同じように、光検出器も同様の角度で放射
状に形成しておくことで、余計なダイオード面積を増や
すことなく効率の良い光吸収が可能となる。たとえば、
ファイバー14のコア径10μmとして、光検出器の入
射側の幅10μm,長さ500μmとすれば、反対側の
幅は約14μmにすれば最も効率的な形状になる。
光の入射角と同じように、光検出器も同様の角度で放射
状に形成しておくことで、余計なダイオード面積を増や
すことなく効率の良い光吸収が可能となる。たとえば、
ファイバー14のコア径10μmとして、光検出器の入
射側の幅10μm,長さ500μmとすれば、反対側の
幅は約14μmにすれば最も効率的な形状になる。
【0036】次に第6の実施例について説明する。光フ
ァイバーの固定には、一般にポリイミドまたはエポキシ
系の接着剤が使われるが、これをファイバー固定用の2
の溝15に適度に注入することは比較的難しい作業であ
る。そこで図10に示すように、チップ33に光ファイ
バー埋設用の第2の溝15の一部を広くした接着剤注入
溝34を設けることで、ファイバー固定用の接着剤を注
入しやすくすることが可能である。また、図10のよう
に接着剤注入溝34の一辺をチップ33の端部まで延長
すれば、余計な接着剤をチップ上の受信器または受信回
路などの上に残してチップに大きな応力をかけることな
く、チップ外に容易に余計な接着剤を逃がすことができ
る。シングルモードファイバーの径が一般に125μm
であるので、100〜200μm程度溝を広くして接着
剤注入溝とすれば十分である。
ァイバーの固定には、一般にポリイミドまたはエポキシ
系の接着剤が使われるが、これをファイバー固定用の2
の溝15に適度に注入することは比較的難しい作業であ
る。そこで図10に示すように、チップ33に光ファイ
バー埋設用の第2の溝15の一部を広くした接着剤注入
溝34を設けることで、ファイバー固定用の接着剤を注
入しやすくすることが可能である。また、図10のよう
に接着剤注入溝34の一辺をチップ33の端部まで延長
すれば、余計な接着剤をチップ上の受信器または受信回
路などの上に残してチップに大きな応力をかけることな
く、チップ外に容易に余計な接着剤を逃がすことができ
る。シングルモードファイバーの径が一般に125μm
であるので、100〜200μm程度溝を広くして接着
剤注入溝とすれば十分である。
【0037】
【発明の効果】以上説明したように、本発明はSi基板
中に形成された少なくとも側壁がシリコン酸化膜より成
る溝で囲まれた領域内に低温での選択成長が可能なUH
VCVD法を適用してSi/Gex Si1-x 超格子層を
形成しているので、従来問題となっていたSi/Gex
Si1-x 超格子層側壁のエッチングあるいはメサ成長に
よる側壁でのダメージ、界面準位などによるリーク成分
を抑制することが可能となり、従来リークレベルが10
-6A程度近くであったが、本発明により10-7A以下と
1桁以上低減することが可能となった。
中に形成された少なくとも側壁がシリコン酸化膜より成
る溝で囲まれた領域内に低温での選択成長が可能なUH
VCVD法を適用してSi/Gex Si1-x 超格子層を
形成しているので、従来問題となっていたSi/Gex
Si1-x 超格子層側壁のエッチングあるいはメサ成長に
よる側壁でのダメージ、界面準位などによるリーク成分
を抑制することが可能となり、従来リークレベルが10
-6A程度近くであったが、本発明により10-7A以下と
1桁以上低減することが可能となった。
【0038】また本発明は、Si/Gex Si1-x 超格
子を囲む金属層を形成しているので、光ファイバーから
の入射光がSi/Gex Si1-x 超格子側面から損失と
なるのを防止し、かつ反射により光を閉じ込め、従来よ
り20%以上の光強度を得ることが可能となり、より効
率良く光信号を電気信号に変換することが可能となっ
た。
子を囲む金属層を形成しているので、光ファイバーから
の入射光がSi/Gex Si1-x 超格子側面から損失と
なるのを防止し、かつ反射により光を閉じ込め、従来よ
り20%以上の光強度を得ることが可能となり、より効
率良く光信号を電気信号に変換することが可能となっ
た。
【0039】また本発明では、Si/Gex Si1-x 超
格子層への光信号入射源である光ファイバーの設置にお
いて、Si基板中に光ファイバーを設置する溝を設置
し、光ファイバーの中心がSi/Gex Si1-x 超格子
と一致する高さになるようにすることにより、従来、横
方向から光入射をする際に問題となっていた光ファイバ
ーのアライメント精度を簡単に向上させることが可能と
なった。また、他の方法としてSi/Gex Si1-x 超
格子層の横方向にV溝を形成し、その溝側面での反射,
屈折を利用することにより、チップ上面あるいは下面か
ら光ファイバーからの信号を入力することも可能として
いる。これにより従来、側面からのファイバー設置がパ
ッケージ上困難であった場合でも、上面あるいは下面か
ら光ファイバーを設置することが可能となり、かつ従
来、上面からの光入射ではSi/Gex Si1-x 上に直
接光信号を入射していたため、受光面積を大きく取る必
要があったものを、上面からの光信号入射でも横方向か
らSi/Gex Si1-x 超格子へ光信号を導入すること
が可能となり、レイアウト上の自由度および効率化の向
上に効果がある。
格子層への光信号入射源である光ファイバーの設置にお
いて、Si基板中に光ファイバーを設置する溝を設置
し、光ファイバーの中心がSi/Gex Si1-x 超格子
と一致する高さになるようにすることにより、従来、横
方向から光入射をする際に問題となっていた光ファイバ
ーのアライメント精度を簡単に向上させることが可能と
なった。また、他の方法としてSi/Gex Si1-x 超
格子層の横方向にV溝を形成し、その溝側面での反射,
屈折を利用することにより、チップ上面あるいは下面か
ら光ファイバーからの信号を入力することも可能として
いる。これにより従来、側面からのファイバー設置がパ
ッケージ上困難であった場合でも、上面あるいは下面か
ら光ファイバーを設置することが可能となり、かつ従
来、上面からの光入射ではSi/Gex Si1-x 上に直
接光信号を入射していたため、受光面積を大きく取る必
要があったものを、上面からの光信号入射でも横方向か
らSi/Gex Si1-x 超格子へ光信号を導入すること
が可能となり、レイアウト上の自由度および効率化の向
上に効果がある。
【0040】また本発明は、シリコン基板中に選択的に
Si/Gex Si1-x 超格子より成る光受信器を形成で
き、かつ低温のUHVCVD法を利用できるため、他の
Siデバイスと同一チップ上に形成することが可能とな
った。これにより従来、共通チップで光受信器を他素子
で形成する場合、CCDなどの限られたデバイスと共用
できたとしても超格子構造は使用できなかったものが、
本発明では光受信器を形成する前に他素子、例えば縦型
のバイポーラデバイスを形成しておけば、同一チップ上
に光受信器を形成することが可能となり、従来2チップ
必要であった素子を1チップ化することが可能となり、
しかも低温での光検出部の形成が可能であるため、高速
性能を有するバイポーラデバイスによる光受信回路での
一体化が可能となる。したがって従来の2パッケージか
ら半分の1パッケージ化が可能となったばかりでなく、
パッケージ間の接続による損失,速度低下といった問題
も同時に解決され、コンパクトで高性能な光受信回路を
形成することが可能となった。
Si/Gex Si1-x 超格子より成る光受信器を形成で
き、かつ低温のUHVCVD法を利用できるため、他の
Siデバイスと同一チップ上に形成することが可能とな
った。これにより従来、共通チップで光受信器を他素子
で形成する場合、CCDなどの限られたデバイスと共用
できたとしても超格子構造は使用できなかったものが、
本発明では光受信器を形成する前に他素子、例えば縦型
のバイポーラデバイスを形成しておけば、同一チップ上
に光受信器を形成することが可能となり、従来2チップ
必要であった素子を1チップ化することが可能となり、
しかも低温での光検出部の形成が可能であるため、高速
性能を有するバイポーラデバイスによる光受信回路での
一体化が可能となる。したがって従来の2パッケージか
ら半分の1パッケージ化が可能となったばかりでなく、
パッケージ間の接続による損失,速度低下といった問題
も同時に解決され、コンパクトで高性能な光受信回路を
形成することが可能となった。
【0041】更に、本発明では、光検出器を光ファイバ
ー埋設溝に対して放射状に配置することで、光ファイバ
ーからの光の入射角に応じた適切な光検出器の形状とす
ることができ、余計なダイオード面積を増やすこと無く
効率の良い光吸収が可能となる。
ー埋設溝に対して放射状に配置することで、光ファイバ
ーからの光の入射角に応じた適切な光検出器の形状とす
ることができ、余計なダイオード面積を増やすこと無く
効率の良い光吸収が可能となる。
【0042】更に、本発明では、光ファイバー埋設用の
溝の一部を広くした接着剤注入溝を設けることで、光フ
ァイバー固定用の接着剤を注入しやすくするとともに、
この接着剤注入溝の一辺を、チップ端部にまで達するよ
うに形成することで、余計な接着剤をチップ外に逃が
し、チップ上に残すことがなくなり、チップに余計な応
力をかけることがなくなる。
溝の一部を広くした接着剤注入溝を設けることで、光フ
ァイバー固定用の接着剤を注入しやすくするとともに、
この接着剤注入溝の一辺を、チップ端部にまで達するよ
うに形成することで、余計な接着剤をチップ外に逃が
し、チップ上に残すことがなくなり、チップに余計な応
力をかけることがなくなる。
【図1】本発明の第1の実施例の断面図である。
【図2】本発明の第1の実施例の方向を変えた断面図で
ある。
ある。
【図3】本発明の第1の実施例の平面図である。
【図4】本発明の第2の実施例の工程順断面図である。
【図5】本発明の第2の実施例の工程順断面図である。
【図6】本発明の第3の実施例の工程順断面図である。
【図7】本発明の第4の実施例の回路構成図である。
【図8】本発明の第5の実施例の平面図である。
【図9】本発明の第5の実施例を説明するための平面図
である。
である。
【図10】本発明の第6の実施例の平面図である。
【図11】第1の従来例の断面図である。
【図12】第2の従来例の工程順断面図である。
【図13】第3の従来例の断面図である。
1 シリコン基板 2 N+ 埋込層 3 エピタキシャル層 4 第1の溝 5,9,24,28 シリコン酸化膜 6 P型シリコン層 7 Si/Gex Si1-x 超格子層 8 P+ 型シリコン層 10 金属層 11 アルミ電極 12 N+ 拡散層 13 接着剤 14 光ファイバー 15 第2の溝 16 光検出部 17 光受信回路 18 P+ 型シリコン基板 19 N+ 型シリコン基板 20 GaAs基板 21 クラッド層 22 超格子層 23 上部クラッド層 25 混晶層 26 バッファ層 27 Gex Si1-x 層 29 P+ ドレイン 30 P+ ソース 31 ドレイン電極 32 ゲート電極 33 チップ 34 接着剤注入溝
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−128183(JP,A) 特開 昭63−9162(JP,A) 特開 平5−198788(JP,A) 特開 平3−286567(JP,A) 特開 昭61−271875(JP,A) 特開 昭57−206078(JP,A) 特開 昭56−42386(JP,A) 特開 昭56−21378(JP,A) 特開 昭63−58977(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 31/10 H01L 31/0232
Claims (16)
- 【請求項1】第1導電型のシリコン基板、第2導電型の
埋込層および第2導電型のシリコン層を形成する工程
と、 少なくとも前記第2導電型のシリコン層に、側壁がシリ
コン酸化膜により覆われている第1の溝を形成する工程
と、 前記第1の溝に囲まれた前記第2導電型のシリコン層を
所定の深さまで除去する工程と、 露出した前記第2導電型のシリコン層あるいは前記第2
導電型の埋込層上に、第1の第1導電型のシリコン層を
選択的に形成する工程と、 前記第1の第1導電型のシリコン層上に、シリコン層と
ゲルマニウム−シリコン混晶層とが交互に1回以上複数
回成長したシリコン/ゲルマニウム・シリコン混晶層を
形成する工程と、 前記シリコン/ゲルマニウム・シリコン混晶層上に、第
2の第1導電型のシリコン層を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項2】請求項1記載の半導体装置の製造方法にお
いて、 前記第1の溝内部に、少なくとも前記シリコン/ゲルマ
ニウム・シリコン混晶層よりも深くまで形成されかつ前
記シリコン/ゲルマニウム・シリコン混晶層の側壁方向
の少なくとも一方向に形成された開口を形成する工程
と、 前記開口に金属層を埋設する工程と、 をさらに含むことを特徴とする半導体装置の製造方法。 - 【請求項3】請求項1または2記載の半導体装置の製造
方法において、 前記シリコン/ゲルマニウム・シリコン混晶層の横方向
のシリコン基板に光ファイバーの径の約1/2の深さの
第2の溝を形成する工程と、 前記第2の溝に光ファイバーを設置する工程と、 をさらに含むを有することを特徴とする半導体装置の製
造方法。 - 【請求項4】請求項3記載の半導体装置の製造方法にお
いて、 前記光ファイバーの中心線が前記シリコン/ゲルマニウ
ム・シリコン混晶層内にほぼ入るように設置する工程を
さらに含むことを特徴とする半導体装置の製造方法。 - 【請求項5】第1導電型のシリコン基板、第2導電型の
埋込層および第2導電型のシリコン層を形成する工程
と、 少なくとも前記第2導電型のシリコン層に、側壁がシリ
コン酸化膜により覆われている第1の溝を形成する工程
と、 前記第1の溝に囲まれた前記第2導電型のシリコン層を
所定の深さまで除去する工程と、 露出した前記第2導電型のシリコン層あるいは前記第2
導電型の埋込層上に、第1の第1導電型のシリコン層を
選択的に形成する工程と、 前記第1の第1導電型のシリコン層上に、シリコン層と
ゲルマニウム−シリコン混晶層とが交互に1回以上複数
回成長したシリコン/ゲルマニウム・シリコン混晶層を
形成する工程と、 前記シリコン/ゲルマニウム・シリコン混晶層上に、第
2の第1導電型のシリコン層を形成する工程と、 前記シリコン/ゲルマニウム・シリコン混晶層の横方向
のシリコン基板にV字型の溝を形成する工程と、 前記V字型の溝に光がチップ上面側から入射するように
光ファイバーを配置する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項6】第1導電型のシリコン基板、第2導電型の
埋込層および第2導電型のシリコン層を形成する工程
と、 少なくとも前記第2導電型のシリコン層に、側壁がシリ
コン酸化膜により覆われている第1の溝を形成する工程
と、 前記第1の溝に囲まれた前記第2導電型のシリコン層を
所定の深さまで除去する工程と、 露出した前記第2導電型のシリコン層あるいは前記第2
導電型の埋込層上に、第1の第1導電型のシリコン層を
選択的に形成する工程と、 前記第1の第1導電型のシリコン層上に、シリコン層と
ゲルマニウム−シリコン混晶層とが交互に1回以上複数
回成長したシリコン/ゲルマニウム・シリコン混晶層を
形成する工程と、 前記シリコン/ゲルマニウム・シリコン混晶層上に、第
2の第1導電型のシリコン層を形成する工程と、 前記第1の溝内部に、少なくとも前記シリコン/ゲルマ
ニウム・シリコン混晶層よりも深くまで形成されかつ前
記シリコン/ゲルマニウム・シリコン混晶層の側壁方向
の少なくとも一方向に形成された開口を形成する工程
と、 前記開口に金属層を埋設する工程と、 前記シリコン/ゲルマニウム・シリコン混晶層の横方向
のシリコン基板にV字型の溝を形成する工程と、 前記V字型の溝に光がチップ上面側から入射するように
光ファイバーを配置する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項7】シリコン基板中に主にバイポーラ型トラン
ジスタより成るアナログ・ディジタル信号処理用の半導
体装置を形成する工程と、 前記シリコン基板中にシリコン層とゲルマニウム・シリ
コン混晶層とが1回以上複数回交互に繰り返し形成され
たシリコン/ゲルマニウム・シリコン混晶層より成る光
受信部を形成する工程とを含み、 前記シリコン/ゲルマニウム・シリコン混晶層は、請求
項1記載の半導体装置の製造方法により形成することを
特徴とする半導体装置の製造方法。 - 【請求項8】請求項1〜7のいずれかに記載の半導体装
置の製造方法において、 前記シリコン/ゲルマニウム・シリコン混晶層は800
℃以下の温度で選択的に成長することを特徴とする半導
体装置の製造方法。 - 【請求項9】シリコン基板中に、シリコン基板上裏面よ
り所定の深さまで形成された少なくとも側壁をシリコン
酸化膜で覆われた第1の溝と、 前記第1の溝で囲まれた領域内に形成された第1の第1
導電型のシリコン層と、 前記第1の第1導電型のシリコン層上にシリコン層とゲ
ルマニウム・シリコン混晶層とが交互に1回以上複数回
成長したシリコン/ゲルマニウム・シリコン混晶層と、 前記シリコン/ゲルマニウム・シリコン混晶層上の第2
の第1導電型のシリコン層と、 前記第1あるいは第2の第1導電型のシリコン層とPN
接合を形成する第2導電型のシリコン層と、 前記シリコン/ゲルマニウム・シリコン混晶層の横方向
のシリコン基板に光ファイバーからの光信号入射口とな
るV字型の溝とを有し、 V字型の溝に光がチップ上面側から入射することを特徴
とする半導体装置。 - 【請求項10】シリコン基板中に、シリコン基板上裏面
より所定の深さまで形成された少なくとも側壁をシリコ
ン酸化膜で覆われた第1の溝と、 前記第1の溝で囲まれた領域内に形成された第1の第1
導電型のシリコン層と、 前記第1の第1導電型のシリコン層上にシリコン層とゲ
ルマニウム・シリコン混晶層とが交互に1回以上複数回
成長したシリコン/ゲルマニウム・シリコン混晶層と、 前記シリコン/ゲルマニウム・シリコン混晶層上の第2
の第1導電型のシリコン層と、 前記第1あるいは第2の第1導電型のシリコン層とPN
接合を形成する第2導電型のシリコン層と、 前記シリコン/ゲルマニウム・シリコン混晶層の横方向
のシリコン基板に光ファイバーからの光信号入射口とな
るV字型の溝とを有し、 前記第1の溝内の少なくとも一部に金属層を有し、V字
型の溝に光がチップ上面側から入射することを特徴とす
る半導体装置。 - 【請求項11】シリコン基板中に、シリコン基板上裏面
より所定の深さまで形成された少なくとも側壁をシリコ
ン酸化膜で覆われた第1の溝と、 前記第1の溝で囲まれた領域内に形成された第1の第1
導電型のシリコン層と、 前記第1の第1導電型のシリコン層上にシリコン層とゲ
ルマニウム・シリコン混晶層とが交互に1回以上複数回
成長したシリコン/ゲルマニウム・シリコン混晶層と、 前記シリコン/ゲルマニウム・シリコン混晶層上の第2
の第1導電型のシリコン層と、 前記第1あるいは第2の第1導電型のシリコン層とPN
接合を形成する第2導電型のシリコン層と、 前記シリコン/ゲルマニウム・シリコン混晶層の横方向
に光ファイバーをほぼ1/2の深さまで埋設できる第2
の溝とを有し、 前記第2の溝は光ファイバーの中心線上が前記シリコン
/ゲルマニウム・シリコン混晶層の側面とほぼ一致する
ような深さとなっており、溝の一部が広がった幅広溝部
を有することを特徴とする半導体装置。 - 【請求項12】シリコン基板中に、シリコン基板上裏面
より所定の深さまで形成された少なくとも側壁をシリコ
ン酸化膜で覆われた第1の溝と、 前記第1の溝で囲まれた領域内に形成された第1の第1
導電型のシリコン層と、 前記第1の第1導電型のシリコン層上にシリコン層とゲ
ルマニウム・シリコン混晶層とが交互に1回以上複数回
成長したシリコン/ゲルマニウム・シリコン混晶層と、 前記シリコン/ゲルマニウム・シリコン混晶層上の第2
の第1導電型のシリコン層と、 前記第1あるいは第2の第1導電型のシリコン層とPN
接合を形成する第2導電型のシリコン層と、 前記シリコン/ゲルマニウム・シリコン混晶層の横方向
に光ファイバーをほぼ1/2の深さまで埋設できる第2
の溝とを有し、 前記第1の溝は溝内の少なくとも一部に金属層を有し、
前記第2の溝は光ファイバーの中心線上が前記シリコン
/ゲルマニウム・シリコン混晶層の側面とほぼ一致する
ような深さとなっており、溝の一部が広がった幅広溝部
を有することを特徴とする半導体装置。 - 【請求項13】シリコン基板中に、シリコン基板上裏面
より所定の深さまで形成された少なくとも側壁をシリコ
ン酸化膜で覆われた第1の溝と、 前記第1の溝で囲まれた領域内に形成された第1の第1
導電型のシリコン層と、 前記第1の第1導電型のシリコン層上にシリコン層とゲ
ルマニウム・シリコン混晶層とが交互に1回以上複数回
成長したシリコン/ゲルマニウム・シリコン混晶層と、 前記シリコン/ゲルマニウム・シリコン混晶層上の第2
の第1導電型のシリコン層と、 前記第1あるいは第2の第1導電型のシリコン層とPN
接合を形成する第2導電型のシリコン層と、 前記シリコン/ゲルマニウム・シリコン混晶層の横方向
に光ファイバーをほぼ1/2の深さまで埋設できる第2
の溝とを有し、 前記第2の溝は光ファイバーの中心線上が前記シリコン
/ゲルマニウム・シリコン混晶層の側面とほぼ一致する
ような深さとなっており、前記第1の溝で囲まれた領域
が、前記第2の溝側から、放射状に広がって形成されて
いることを特徴とする半導体装置。 - 【請求項14】シリコン基板中に、シリコン基板上裏面
より所定の深さまで形成された少なくとも側壁をシリコ
ン酸化膜で覆われた第1の溝と、 前記第1の溝で囲まれた領域内に形成された第1の第1
導電型のシリコン層と、 前記第1の第1導電型のシリコン層上にシリコン層とゲ
ルマニウム・シリコン混晶層とが交互に1回以上複数回
成長したシリコン/ゲルマニウム・シリコン混晶層と、 前記シリコン/ゲルマニウム・シリコン混晶層上の第2
の第1導電型のシリコン層と、 前記第1あるいは第2の第1導電型のシリコン層とPN
接合を形成する第2導電型のシリコン層と、 前記シリコン/ゲルマニウム・シリコン混晶層の横方向
に光ファイバーをほぼ1/2の深さまで埋設できる第2
の溝とを有し、 前記第1の溝は溝内の少なくとも一部に金属層を有し、
前記第2の溝は光ファイバーの中心線上が前記シリコン
/ゲルマニウム・シリコン混晶層の側面とほぼ一致する
ような深さとなっており、前記第1の溝で囲まれた領域
が、前記第2の溝側から、放射状に広がって形成されて
いることを特徴とする半導体装置。 - 【請求項15】シリコンチップに搭載された請求項11
または12記載の半導体装置において、前記幅広溝部の
一辺が前記シリコンチップの端部に到達していることを
特徴とする半導体装置。 - 【請求項16】シリコン基板中にシリコン層とゲルマニ
ウム−シリコン混晶層とが1回以上複数回交互に繰り返
したシリコン/ゲルマニウム・シリコン混晶層より成る
光受信部と、バイポーラ型トランジスタより成るアナロ
グ・ディジタル信号処理部とにより構成され、 前記光受信部は、シリコン基板中に、シリコン基板上裏
面より所定の深さまで形成された少なくとも側壁をシリ
コン酸化膜で覆われた第1の溝と、 前記第1の溝で囲まれた領域内に形成された第1の第1
導電型のシリコン層と、 前記第1の第1導電型のシリコン層上にシリコン層とゲ
ルマニウム・シリコン混晶層とが交互に1回以上複数回
成長したシリコン/ゲルマニウム・シリコン混晶層と、 前記シリコン/ゲルマニウム・シリコン混晶層上の第2
の第1導電型のシリコン層と、 前記第1あるいは第2の第1導電型のシリコン層とPN
接合を形成する第2導電型のシリコン層とを有する半導
体装置により構成されていることを特徴とする半導体装
置。
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