JPH03286567A - 半導体デバイス及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、発光デバイス、受光デバイス及び電子デバイ
スを集積化した半導体デバイスや、開動デバイスを一体
化した高集積ＬＥＤアレー、○Ｅ工Ｃ等の半導体デバイ
ス及びその製造方法に関し、特に表面の段差部が平坦化
された半導体デバイス及びその製造方法に関する。

〔従来の技術〕

近年、発光デバイス、受光デバイス及び電子デバイスを
集積化した半導体デバイスや、能動デバイスを一体化し
た高集積ＬＥＤアレー、○ＥＩＣ等の半導体デバイスが
開発されている。

これら半導体デバイスは、化合物半導体基板上に種々の
機能素子を集積化して作成されるが、集積化に際して、
電気的、光学的に素子分離を行うために、化合物半導体
基板上に予め段差を設けた後、各種デバイスを作成する
ことが行われている。

〔発明が解決しようとする課題〕

しかしながら、従来、段差のある化合物半導体基板を用
いて、その段差を埋めることなくデバイス作成を行った
場合には、プロセス上２つの問題が発生する。

先ず第１に、フォトリソグラフィ工程において、その段
差があることによりレジストの膜厚が均一にならないと
いう問題がある。このため、試料面内において均一に最
適露光を行うことができず、出来上がりのレジストパタ
ーンにバラツキが生じてしまう。

すなわち、段差の凸部の上面のレジスト膜厚の薄い部分
に最適露光量を合わせた場合には凹部の底面のレジスト
膜厚の厚い部分では露光不足となってしまう。また反対
に凹部の底面のレジスト膜厚の厚い部分に最適露光量を
合わせた場合には、凸部の上面のレジスト膜厚の厚い部
分では露光オーバーとなってしまう。従って、本来半導
体プロセスにおける最大の特徴である微細加工がウェハ
面内で均一に行うことが困難となる。

更に、フォトリソグラフィ工程の問題点として、段差の
角の部分てはレジストの膜厚が薄くなる、あるいは全く
カバーされなくなることがある。この結果、次の工程と
してエツチング工程が行われる場合には、設計時のパタ
ーンとの寸法変換差が大きくなったり、あるいはレジス
トがカバーされていない場合には全てエツチングされて
しまうという問題が生じる。

次に第２の問題としては、電極及び配線を形成する場合
には、この段差のために電極、配線材料が段切れを起こ
してしまうことである。

通常、電極及びに１２線の形成方法としては、電子ビー
ム蒸着法や抵抗加熱蒸着法、あるいはスパッタリング法
がある。しかしながら、上記のような物理的気相堆積法
を用いた場合には、垂直な角度を持つ段差の側壁面への
材料の付着膜厚は極めて薄くなり、ステップカバレージ
は悪くなる。

すなわち、ステップカバレージはレジス１〜及び電極形
成の２つのプロセスにおいて問題となる。

そこで、この段差の問題を解決するための一例として１
次のような方法がある。

すなわち、文献：　Ｔ、５ａｎａｄａ　ｅｔ　ａｌ、　
ＡｐｐｌｉｅｄＰｈｙｓｉｃｓ　　Ｌｅｔｔｅｒ、　Ｖ
ｏｌ、４６．　Ｎｏ、３．　ｐｐ、２２６．　ＩＦｅｂ
ｒｕａｒｙ　１９８５、及び■０Ｊａｄａ　ｅｔ　ａｌ
、　Ｊｏｕｒｎａｌｏｆ　Ｅｌｅｃｔｒｏｃｈｅｍｉｃ
ａｌ　５ｏｃｉｅｔｙ、　Ｖｏｌ、１３２．　Ｎｏ、　
８　。

ｐｐ、１９！１６．　Ａｕｇｕｓｔ　１９８５、などで
用いているような高温（例えば２００℃）でレジストを
ベーキングすることにより、レジスト端面の形状を緩や
かにし、この形状に沿って基板に対してＡｒイオンなど
の方向性イオンエツチングを行うことにより斜めの緩や
かな段差を形成する方法である。

この方法を用いることにより、段差部でのレジスト及び
電極材料のカバレージの問題は解決できる。

しかしながら、この斜めエツチングを用いた場合でも、
緩やかな傾きを持った基板の凹部底面でのレジストの膜
厚は大きくなることにより、最適露光量がウェハ面内で
不均一となり、微細なパターンを形成する際に問題とな
る。

また、ステップカバレージを改善するためにはエツチン
グ角は出来るだけ小さい方が有利であるが、エツチング
角が小さくなった場合には素子分離を行うための面積が
大きくなり、実質的に素子面積が大きくなる。このため
、集積化による寄生容量や寄生抵抗の値が大きくなり、
集積化を行うことによる高速化を図るメリットが小さく
なる。

次に、第二の例として、文献■Ｈ，Ｎｏｂｕｈａｒａ　
ｅｔａｌ、　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　Ｔｈｅ　１
８ｔｈ　　ＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅ
ｎｃｅ　ｏｎ　ＳＳＤＭ、ｐｐ、１８５，１９８６、で
用いているように、埋め込みによる平坦化の方法がある
。

この方法は段差を有する基板に選択的に結晶或長を行い
、更に全面をＡｒイオンなどを用いたイオンエツチング
でエッチバックすることにより平坦化を行うものである
。

この手法の場合には、完全に平坦化を行うことが可能で
あり、上記で述べたフォトリソグラフィ工程のレジスト
膜厚のバラツキの問題やフォトリソグラフィ工程あるい
は電極形成の工程におけるステップカバレージの問題は
解決される。

しかしながら、本来エツチングされていない元々の領域
と、再成長じた領域の両方の領域にデバイスを作成する
場合には、夫々の領域間の素子分離を行う必要があり、
このため、再成長層の層構造には、導電型や化合物半導
体の混晶比に制限が加わったり、あるいは層構造が複雑
になったりする。更には、電気的且つ光学的に素子分離
を行う場合には素子分離領域を広くする必要があり、こ
の結果前述の例と同様に素子面積が大きくなり高速化を
阻む要因となる。

次に、この段差を有する化合物半導体デバイスの平坦化
を行う別の方法として、化合物半導体基板の段差の凹部
に誘電体膜を用いて埋め込みを行う場合がある。その方
法としては、エッチバック法あるいはバイアススパッタ
法がある。

このエッチバック法は段差のある試料に各種成膜方法に
より成膜を行い、その後ドライエツチングを行うことに
より段差を軽減、あるいは平坦化を行う技術である。尚
、この成膜方法としては、Ｐ　Ｅ　−ＣＶ　Ｄ　（Ｐｌ
ａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａ
ｐｏｒＤｅｐｏｓｉｓｉｏｎ）法によるＳｉＯ２，Ｓｘ
Ｎ膜、スピンコーティング法によるＳ　ＯＧ　（Ｓｐｉ
ｎ　ｏｎ　Ｇｌａｓｓ）膜やポリイミド膜が考えられる
。

バイアススパッタ法はスパッタ法による成膜の効果と、
エツチングの効果を併用した平坦化方法であり、成膜速
度が段差の凹部と凸部で等しく、且つエツチング速度が
段差の凹部に比べて凸部が大きいことを利用したもので
ある。

しかしながら、上述の何れの方法とも段差を平坦化する
場合には、段差と同程度以上の膜厚の成膜を行わなけれ
ばならない。このため各種の材料について、下記に示す
ような問題点がある。

ＳｉＮ膜やＳＯＧ膜では厚さ２μｍ以上の膜を形成する
場合には、クラックが発生するためプロセスへの応用が
不可能となる。

また、ポリイミド膜の場合には、その熱分解温度が５０
０℃程度であることから、平坦化後にその熱分解温度以
上の熱処理工程を行うことができない。更に、ポリイミ
ド膜を用いて２μｍ以上の段差の平坦化を行う場合には
、材料の粘性が高くくなり、膜厚の均一性や再現性を得
るために材料管理、成膜条件の制御が難しくなる。

ＳｉＯ２膜の場合は、２μｍ以上の膜厚を成膜した場合
には、そのステップカバレージが悪いことから、ボイド
（空孔）が生じる。このため、エッチバックを行った場
合に、このボイドの部分で局所的にエツチングレートが
早くなったり、あるいはデバイスを作成した場合には、
絶縁が破壊され、素子分離ができなくなったりする。

このように、何れの場合も誘電体膜を用いて２μｍ以上
の段差を平坦化する場合には、プロセス上に問題がある
と言える。

また、発光デバイスを考慮した場合に、通常その素子分
離に必要な段差の深さとしては、５μｍ以上となり、上
述の方法による幾らかの段差の軽減を行うことは可能で
も、完全な平坦化を行うことは困難であると言える。

更に、誘電体膜を用いて平坦化を行い、そのプロセス技
術を光デバイスに応用した場合には、次のような問題点
が発生する。すなわち、誘電体膜が各素子の間に存在す
るために発光デバイスにむいては光の洩れ、数置あるい
は名素子間の相互干渉等の光学的な問題が発生する。こ
のために、例えば端面型ＬＤあるいはＬＥＤアレー等を
含む光デバイスに応用した場合には、光出射端面以外の
誘電体膜の存在する部分からの洩れ光が出射され解像度
の低下につながる。

また、光デバイスに限らず電子デバイスにおいても、上
記の誘電体膜を平坦化プロセスに応用した場合には、放
熱の問題が発生する。すなわち、上述の方法により形成
される平坦化用の膜としては、ＳｉＯ２，ＳｉＮあるい
はポリイミドなどが考太られるが、何れも基板である半
導体材料に比較して熱伝導率が小さいために、上述の方
法により作成されたデバイスは放熱性に劣ってしまうと
いう問題が生じる。

本発明は上記事情に鑑みてなされたものであって、上述
の問題点を解決するための半導体デバイスの製造方法を
提供し、その製造方法により作成された、より特性のよ
い半導体デバイスを実現することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するため、本発明による第１の半導体デ
バイスの製造方法では、段差を有する化合物半導体基板
において、該基板の凸部の上面及び側壁面に該基板を構
成する材料以外の材質の膜を形成し、該膜に被われてい
ない上記基板の凹部の底面から該基板の凹部を埋め込む
ように選択的に結晶成長を行うことにより化合物半導体
基板の平坦化を行うことを特徴とし、この平坦化された
化合物半導体基板の選択的に結晶成長を行った結晶部分
の表面に配線を行ったり、あるいは結晶部分にデバイス
を作成することを特徴とする。

また、本発明による第２の半導体デバイスの製造方法で
は、段差を有する化合物半導体基板において、該基板の
凸部の上面及び側壁面に絶縁膜を形成し、該絶縁膜に被
われていない上記基板の凹部の底面から該基板の凹部を
埋め込むように選択的に結晶成長を行うことにより化合
物半導体基板の平坦化を行うことを特徴とし、この平坦
化された化合物半導体基板の選択的に結晶成長を行った
結晶部分の表面に配線を行ったり、あるいは結晶部分に
デバイスを作成することを特徴とする。

また、本発明による第３の半導体デバイスの製造方法で
は１段差を有する化合物半導体基板において、屈折率の
異なる２種類の誘電体膜から構成される多Ｎ構造で且つ
ある波長の光に対して反射の機能を有する膜を上記基板
の側壁部に選択的に形成し、上記膜に被われていない上
記基板の凹部の底面から該基板の凹部を埋め込むように
選択的に結晶成長を行うことにより上記化合物半導体基
板の平坦化を行うことを特徴とし、この平坦化された化
合物半導体基板の選択的に結晶成長を行った結晶部分の
表面に配線を行ったり、あるいは結晶部分にデバイスを
作成することを特徴とする。

また、本発明による半導体デバイスは、上記第工、第２
．第３の半導体デバイスの製造方法の何れか、あるいは
その内の複数の製造方法を用いて作成されたことを特徴
とする。

〔作　　用〕

化合物半導体基板において段差のある場合には、従来、
フォトリングラフィ工程におけるレジスト膜厚が均一に
ならないために良好なレジストパターンが得られない、
あるいは電極材料としての金属膜が段切れを発生してし
まう等の問題があったが、本発明では、上述の製造方法
により半導体基板の平坦化を行うことにより上記プロセ
ス上の問題点を解決することができる。

また、上記プロセス上の問題点を解決するために、誘電
体膜を用いて平坦化を行って作成したデバイスにおいて
は、動作時に放熱性が悪いという問題があるが、本発明
による第１の半導体デバイスの製造方法では、平坦化の
ための埋め込み材料として半導体膜を用いることで放熱
性を向上させることができる。また、半導体膜を用いた
場合には、誘電体膜による埋め込みを用いた平坦化の場
合に比較してプロセスの制御性を向上させることができ
る。

更に、選択成長を用いた埋め込み層を用いることで、前
述の文献Ｃ・、■の基板に対して緩やかな傾きをつける
ことによりフォトリソグラフィ及び電極形成などのプロ
セス上の問題をＭ決する手法に比較して、より高密度な
素子の集積化を図ることができる。

また、本発明の第２の半導体デバイスの製造方法によれ
ば、段差を有する化合物半導体基板において、該基板の
凸部の上面及び側壁面に絶縁膜を形成し、選択成長を行
い平坦化することにより、前述の文献■の例のような再
成長による平坦化を行った場合にも、その再成長層の層
構造の導電型や化合物半導体の混晶比等に拘らず電気的
に素子分離が行え、且つ上述のフォトリソグラフイエ程
と電極形成プロセスの問題点を解決することができる。

また、本発明の第３の半導体デバイスの製造方法によれ
ば、化合物半導体の発光デバイスが２つ以上集積化され
たもの、あるいはその他の受光デバイスや電子デバイス
が集積化されたもので、各素子間の光学的な相互干渉を
防ぐために、各素子間を光学的に素子分離することと、
上述のフォトリソグラフィ工程と電極形成プロセスの問
題点を解決することができる。

また、本発明の第１．第２．第３の半導体デバイスの製
造方法の何れか、あるいはその内の複数の製造方法を用
いて半導体デバイスを製造することにより、電気的な素
子分離と光学的な素子分離の両方あるいは何れか一方を
行い、且つ素子分離のために必要な領域の面積を小さく
し、さらに再成長層の層構造に制限がないようにするこ
とが可能となり、更に上述のフォトリソグラフィ工程と
電極形成プロセスの問題点を解決することができる。

〔実　施　例〕

以下、本発明の実施例について図面を参照して詳細に説
明する。

先ず、本発明の１つである、段差を有する化合物半導体
基板の平坦化の工程について第１図乃至第３図を参照し
て説明する。ここで、本発明の半導体デバイスに用いら
れる半導体基板材料としては、何れの化合物半導体でも
よいが、本実施例としては化合物半導体基板としてＧ　
ａ　Ａ　ｓを例に用いる。

第工図において、Ｇ　ａ　Ａ　ｓ基板ｌに電気的、光学
的に素子分離を行うために、先ずＧ　ａ　Ａ　ｓ基板１
上にＧ　ａ　Ａ　ｓ基板用のエツチングマスクを形成す
る。このマスク材料としては、例えば、ＰＥ−ＣＶＤ法
により形成されたＳｉＯ２膜がある。このＳｉＯ２膜を
フォトリソグラフィ、エツチング、例えばＲＩ　Ｅ　（
Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）技術を用
いてパターニングを行い、Ｇ　ａ　Ａ　ｓエツチング用
マスク２を形成する。そして、このエツチング用マスク
２を用いて、Ｇ　ａ　Ａ　ｓ基板１のエツチングを行う
。尚、この際のエツチングの方法としては、ＲＩＥやＲ
Ｉ　Ｂ　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｂｅａｍ　
Ｅｔｃｈｉｎｇ）などによるドライエツチングを用いる
。

さて、以上の工程により、第工図に示すような垂直な段
差を有する化合物半導体基板が作成される。

次に、上述の工程によって作成された段差３を有する化
合物半導体基板１上に該基板材料と異なる材質の薄膜を
形成する。この薄膜材料として、本実施例では、例えば
前述のエツチングマスクと同様に、ＰＥ−ＣＶＤ法によ
り形成されたＳｉＯ２膜を用いる。そして、このＳｉＯ
２膜をＲＩＥやＲＩＢＥあるいはイオンスパッタエツチ
ング等の異方性エツチングが可能なドライエツチング技
術を用いて異方的なエツチングを行うことにより、第１
図で形成した段差３の側壁部のみにＳｉＯ２膜４（サイ
ドウオール）を形成することができる。この結果、第２
図に示すように、ＳｉＯ２膜は段差の側壁及び上部のみ
に形成され、凹部の底面のＳｉＯ２膜はエツチングされ
る。

尚、本発明における、段差３の上面に形成される膜２の
材料及び側壁部に形成される膜４の材料としては、上述
の実施例で用いたＳｉＯ２膜のみならず、凹部を平坦化
するための選択成長を行うことが可能である材質ならば
何れの材料でもよい。

さて次に、第２図に示すように段差の側壁部及び上部の
みに絶縁膜２，４を有する半導体基板を用いて結晶成長
を行う。この結晶成長の方法としては、公知のＬ　Ｐ　
Ｅ　（Ｌｉｑｕｉｄ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）法
や、ＭＯ−ＣＶＤ　（Ｍｅｔａｌ　Ｏｒｇａｒ＋ｉｃ　
Ｃｈｅｍｉｃａｌ　ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）
法あるいはＭＢ　Ｅ　（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ
Ｅｐｉｔａｘｙ）法を用いる。この結果、第３図に示す
ように段差の凹部のみに結晶成長がなされ、選択成長領
域５を形成することができる。

以上のようにして、絶縁膜の成膜、異方性エツチング及
び選択成長技術を用いることにより、段差を有する半導
体基板の凹部を半導体膜で平坦化することが可能となり
、この平坦化した領域の表面に配線を形成したり、選択
成長した成長層を用いて電子デバイスや光デバイス等の
化合物半導体デバイスを作成することができる。

次に、本発明による上述のプロセスを用いて段差の側壁
部に絶縁用の薄膜が形成され、且つ段差部分を平坦化し
た光デバイスとして、ＬＥＤ　（発光ダイオード）アレ
ーに応用した実施例について述べる。

先ず、基板上に発光デバイスとしてＬＥＤアレーの結晶
成長層を作成する。、 すなわち、ｎ　−Ｇ　ａ　Ａ　ｓ基板上にｎ型クラッド
層としてｎ−Ａｌ、Ｇａ１−、Ａｓ／ｉ　６を、活性層
としてＡ　１　ｙ　Ｇ　ａ　Ｌ−Ｆ　Ａ　Ｓ　Ｎ７を、
Ｐ側りラッド層としてｐ−Ａ　ｌ　ｚ　Ｇ　ａ　Ｌ　−
ｘ　Ａ　ｓ　Ｊｉｉ８を、キャップ層としてｐ　−Ｇａ
Ａｓ層９を順次結晶成長させる（但し、ｘ　）　ｙ　。

Ｏ≦ｙ≦０．４）。

次に、前記の実施例と同様に、ＰＥ−ＣＶＤ法によりＳ
ｉＯ２膜を成膜し、フォトリソグラフィ技術を用いてレ
ジストパターンを形成し、その後、ＲＩＥ技術を用いて
ＳｉＯ２膜のエツチングを行う。

そして、このＳ　ｉｏ、膜をマスクとしてＲＩＥあるい
はＲＩＢＥ法によりＧ　ａ　Ａ　ｓ及びＡ　Ｉ　Ｇ　ａ
　Ａ　ｓ層のエツチング、すなわち発光デバイスの素子
分離を行う。

以上のようにして作成した、発光部の素子分離のための
段差を有する基板上に、絶縁膜を堆積する。この−例と
して、例えば、ＰＥ−ＣＶＤ法によりＳｉＯ□膜を電気
的絶縁が可能となる膜厚に成膜する。ここで、前記例の
ようなＣＶＤ法を用いた場合には、段差の側壁部分に形
成される薄膜の膜厚としては、平坦部、すなわち段差凸
部の上面と凹部の底面に形成之れる膜厚の０．５〜０．
８倍となることに注意しなければならない。

次に、ＲＩＥあるいはＲＩＢＥ法を用いて、基板全面を
異方的にドライエツチングを行うことで、ＳｉＯ２膜を
段差の側壁部分のみに残すことができる。すなわち、異
方性のエツチングを基板全面に行うことで、段差の凸部
の上面と凹部の底面に形成した膜のみエツチングするこ
とができる。

更に、前述したように、ＬＰＥ法やＭＯ−ＣＶＤ法ある
いはＭＢＥ法を用いて選択成長を行い、分離溝にのみ結
晶成長を行うことにより、第４図に示すように、発光部
を電気的に分離でき、且つ平坦化された構造が形成でき
る。このとき、埋め込み層５の層厚としては、発光デバ
イスの成長層（図中符号６〜９）の各層の膜厚の和に近
い値とすることにより前述の平坦化が可能となる。

そして最後に、表面の絶縁層のパターニングを行い、Ｐ
側電極１０及びｙ＠電極■１を形成することで、発光ダ
イオードアレーで電気的に分離がなされ、且つ平坦化が
な之れた半導体デバイスを作成することができる。

尚、本実施例のサイドウオールの材質としては、ＳｉＯ
２膜のみならず、電気的絶縁が可能で且つ選択成長が可
能な材質であれば何れのものでもよい。

次に、上述の実施例のサイドウオールの材質として、屈
折率の異なる２種類の薄膜の多層構造を用いた場合につ
いて述べる。この屈折率の異なる薄膜の種類としては、
例えば表１に示すような材料がある。

尚、表１において、屈折率は波長：８８０　ｎｍの光に
対しての測定値である。

表１ ここで−例として、ＰＥ−ＣＶＤ法により、例えば５１
０２とａ−Ｓｉ（非晶質Ｓｉ）膜をある所定の膜厚（発
光デバイスの発光波長と２種類の薄膜の屈折率及び所望
の反射率で決まる）ずつ繰返し成膜する。尚、本実施例
のようにＰＥ−ＣＶＤ法を用いた場合には、段差の側壁
部分に形成される薄膜の膜厚としては、平坦部すなわち
段差凸部の上面と凹部の底面に形成される膜厚の約０．
５〜０．８倍となることに注意しなければならない。

さて、上記のような多層構造をサイドウオールとして用
いることで１発光部を光学的に素子分離することができ
、且つ平坦化された構造が形成できる。

ここで、段差の側壁部分に形成された多Ｎ＃ｌ造の反射
膜を拡大した図を第５図に示す。この反射膜は屈折率の
異なる２種類の薄膜、例えば、Ｓｉ○、（４−１）とａ
−５Ｌ（４−２）の繰返し構造となっている。

更に、上記の多層薄膜のサイドウオールの材質として絶
縁膜のみを用いた場合、例えばＳ　ｉｏ、とＳｉＮ膜を
用いた場合には、電気的、光学的共に素子分離が可能と
なり、且つ平坦化されたデバイスを作成することが可能
となる。

尚、上記実施例ではＳｉＯ２とＳｉＮの多層構造につい
て述べたが、本発明は表１に示した材料や５１ＯＮ、Ａ
ＩＮ、ＢＮなどの他の誘電体膜、あるいは非晶質半導体
膜など、屈折率の異なる２種類以上の薄膜について適用
可能であるということは言うまでもない。

さて、以上説明したように、本発明の製造方法により得
られる第４図に示す構造の半導体デバイスを作成するこ
とにより、第６図に示すように選択成長を行った埋め込
み層５の表面に配線電極１２を形成することが可能とな
る。

次に、選択成長した埋め込み領域５にデバイスを作成し
た実施例について述べる。

第７図は段差を有する半導体基板の埋め込み領域にＨＢ
　Ｔ　（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｒａ
ｒ　Ｔｒａｎｓｉｓｔｏｒ）を作成した実施例であり、
以下、本実施例について説明する。

前述の実施例の第４図において、発光素子部（ＬＥＤ）
及びサイドウオールを形成した後、埋め込み層を成長す
る場合に、先ずｐ−ＧａＡｓＮ（５−１）、コレクタ層
としてｎ　　ＧａＡｓ層（５−２）を、ベース層として
ｐ　　ＧａＡｓ層（５−３）を、そしてエミツタ層とし
てｎ　−Ａ　１　ｘ　Ｇ　ａ　Ｌ−ｘ　Ａ　ｓ　（５−
４）を順次成長する。この結晶成長方法としては、例え
ば膜厚の制御性及びキャリア濃度の制御性に優れている
ＭＯ−ＣＶＤ法を用い、その積層する膜厚の和は素子分
離でエツチングしたエツチング深さにほぼ等しい値にな
るようにする。

そして、上述のようにして選択成長により埋め込み層を
成長させた後、フォトリソグラフィ及びエツチング技術
を用いて、コレクタ層とのコンタクトを取るためにエミ
ツタ層とベース層をエツチングし、オーミック２１（５
−５）を形成する。同様に、ベース層とのコンタクトを
取るためにエミツタ層をエツチングし、オーミック電極
（ｓ−ｓ）及びエミツタ層とのコンタクトを取るために
オーミック電極（５−７）を形成する。

以上のようにして埋め込み領域に電子デバイスを作成す
ることにより、発光デバイス１３の能動回路を同一基板
上に一体化でき、集積化が可能となる。

尚、本発明は、上述の実施例のように埋め込み層に形成
するデバイスとしては、ＨＢＴのみならずＦＥＴなどの
他の電子デバイス、あるいはフォトダイオードなどの光
デバイスにも適用可能であるということは言うまでもな
い。

さて、次の実施例として、ＬＥＤ／ＰＤ　（発光ダイオ
ード／フォトダイオード）アレーと、それらを鹿動、増
幅させる電子デバイスとを集積化した、光−電子集積回
路の一例について第８図及び第９図を参照して説明する
。尚、第９図は第８図のＡ−Ａ’線部分の断面図である
。

本実施例では、先ず最初に、ｎ型ＧａＡｓ基板（９−１
）にｎ側クラッド層としてｎ　−Ａ　１　ｚ　Ｇ　ａ　
、−ｚ　Ａ　ｓ層（９−２）を、活性層としてＡｌ、Ｇ
ａｔ−、ＡｓＮ（９−３）を、Ｐ側りラッド層としてｐ
−Ａ１．Ｇａ、−ｘＡｓ層（９−４）を、キャンプ層と
してｐ−ＧａＡｓ層（９−５）を順次結晶成長させる（
但し、ｘ＞ｙ＋　○≦ｙ≦０．４）。

次に、上記基板上のＬ　Ｅ　Ｄ　（８−１）　、　Ｐ　
Ｄ　（８−２）及びＬＥＤ−ＰＤ間の空間部分（８−１
３）となる領域に、前述したようにエツチングマスクを
形成し、このエツチングマスクを用いてドライエツチン
グを行い、更に基板全面に屈折率の異なる誘電体薄膜の
多層構造を形成し、また更にドライエツチング技術を用
いて側面のみに多層薄膜が残るような工程を行う。この
結果、Ｌ　Ｅ　Ｄ　（８−１）　、　Ｐ　Ｄ　（８’−
２）及びＬＥＤ−ＰＤ間の空間部分（８−１３）となる
領域の側壁部分サイドウオール（９−１１）が残り、こ
のサイドウオール（９−１１）を用いて選択成長を行う
。尚、この再成長層は半１１！！縁Ｇ　ａ　Ａ　５Ｊｉ
Ｗ　（９−６）及びｎ−ＧａＡｓ活性ＪＷ　（９−７）
からなる。

さて、更に上記再成長層の上にＭＥＳＦＥＴ（８−３，
８−４）のショットキーゲート（９−１０）を形成し、
次に、イオン注入を行いＭＥＳＦＥＴのソース（９−８
）及びドレイン（９−９）を形成する。次に１層間縫源
膜（９−１５）を形成し、ｎ側オーミック電極（９−１
２）　＋　ｐ側方−ミック電極（９−１３）、配線（９
−１４）を順次形成する。

そして次に、ＬＥＤ−ＰＤ間の素子分離領域（８−１３
）をドライニツチング技術により形成し、最後に裏面の
ｎ側オーミック電極（９−４２’）を形成する。

さて、以上の工程により、ＬＥＤ（８−１）、ＰＤ（８
−２）、ＬＥＤ岨動戻動ＥＳＦＥＴ（８−３）、ＦＤ出
力増幅用ＭＥＳＦＥＴ（８−４）、ＦＤ負荷抵抗（８−
５）、出力検出用抵抗（８−６）、ＬＥＤ岨動戻動ＥＳ
ＦＥＴゲート電極端子（８−７）、ＬＥＤ廂動用ＭＥＳ
ＦＥＴドレイン電極ライン（８−８）及びＰＤ出力増幅
用ＭＥＳＦＥＴ出カライン（８−９）　、　ＰＤ駆動用
バイアス端子ライン（８−１０）、　ＰＤ出力増幅用Ｍ
ＥＳＦＥＴソース電極ライン（８−１１）　、及びドレ
イン電極ライン（８−１２）が形成される。

この集積化半導体デバイスの特徴としては、光デバイス
と電子デバイスを小さい素子分離領域で光学的且つ電気
的に素子分離できることである。

さらには、ＬＥＤとその戻動用、ＰＤとその出力増幅用
電子回路を一体化することにより、通常のＬＥＤとＰＤ
の光デバイスにみを集積化してその他の必要な電子デバ
イスを外付けした場合に比較して、寄生容量や寄生抵抗
を低減することができ、高速動作が可能となる。

また、ＬＥＤを駆動するために、ＬＥＤＩＩＺ動用Ｍ　
Ｅ　Ｓ　Ｆ　Ｅ　Ｔのゲート電極端子（８−７）からフ
リップフロップ回路等を外付けし、時間分割駆動するこ
とにより、一対のＬＥＤ、ＰＤに対して個別電極を１つ
（ＬＥＤ駆動用ＭＥＳＦＥＴのゲート電極）にすること
ができる。これに対して、ＬＥＤとＰＤの光デバイスの
みを集積化してその他の必要な電子デバイスを外付けし
たものの場合には、個別電極が一対のＬＥＤ、ＰＤに対
して各２つずつとなる。従って、ＬＥＤ、ＰＤをライン
状にアレー化した場合には、電極パッドの面積を考慮す
ると明らかに本実施例の０ＥＩＣが有利となる。

更には、上述の手法によりフリップフロップ回路を一体
化することにより、より一層の高速化及び集積化が可能
となる。

尚、本実施例では、素子分離前の領域に光デバイスを作
成し、再成長じた領域に電子デバイスを作成したが、こ
の実施例以外にも素子分離前の領域に電子デバイスを作
成し、再成長領域に光デバイスを作成したもの、あるい
は両方の領域共に光デバイスを作成したもの、さらには
両方の領域共に電子デバイスを作成したもの等について
も、本発明は適応可能であるということは言うまでもな
い。

また、以上の実施例においては、何れも半導体材料とし
てＧａＡｓ、ＡｌＧａＡｓを用いたが、本発明は他の化
合物半導体についても適用可能であるということは言う
までもない。

〔発明の効果〕

以上説明したように、請求項１記載の本発明による第１
の半導体デバイスの製造方法によれば、段差のある化合
物半導体基板において平坦化を行うことにより、プロセ
ス上は次の２点が改善される。

先ず第１に、フォトリソグラフィ工程の露光量のバラツ
キ及びレジストのステップカバレージが改善される。す
なわち、より微細なフォ１〜レジストパターンの作成が
可能となる。

２番目に、電極金属を蒸着した場合に、その金属材料の
ステップカバレージが改善されることがあげられる。す
なわち、平坦化を行うことで従来困難であった、ステッ
プカバレージの悪い電極材料や、より微細な電極パター
ンを再現性良く形成することが可能となる。

また、このようにして作成されたデバイスは微細なパタ
ーンを持っており、デバイス特性としては高速動作が可
能となる。

次に、請求項２記載の本発明による第２の半導体デバイ
スの製造方法によれば、段差の側壁部分にサイドウオー
ルとしてｌＩ！縁膜を形成し、このサイドウオールを用
いて選訳成長を行い、平坦化を行うことで、上述の第１
の製造方法による２点の作用効果を満たし、且つ、より
小さい領域で電気的な素子分離を行うことが可能となる
。従って、より高密度なデバイスの集積化が可能となる
。

また、このようにして形成されたデバイスは寄生容量、
寄生抵抗が小さくなり、その結果、より一層の高速動作
が可能となる。

次に、請求項３記載の本発明による第３の半導体デバイ
スの製造方法によれば、段差の側壁部分に光学的反射多
層膜を形成し、これをサイドウオールとして選択成長を
行い、平坦化を行うことで、前述の第１の製造方法によ
る２点の作用効果を満たし、且つ、より小さい領域で光
学的な素子分離を行うことが可能となる。この結果、よ
り高密度なアレー状の光デバイスや○ＥＩＣの作成が可
能となる。

また、このようにして作成された発光デバイスは高密度
で、且つ発光部が完全に光学的に素子分離されているこ
とから、解像度の良い特性が得られる。

次に、本発明による第１．第２．第３の半導体デバイス
の製造方法の何れか、あるいはその内の複数の製造方法
を用いて半導体デバイスを製造することにより、半導体
基板の段差の側壁部分にサイドウオールとして、絶縁膜
で且つ光学的な反射の機能を有する多層膜を形成し、こ
のサイドウオールを用いて選択成長を行い、平坦化を行
うことで、前述の第１の製造方法による２点の作用効果
を満たし、更により小さい領域で電気的且つ光学的に素
子分離を行うことが可能となる。従って、より高密度な
光デバイスや電子デバイスの集積化、さらには○ＥＩＣ
の作成が可能となる。

また、このようにして作成された集積化デバイスの内、
発光デバイスは駆動デバイスと集積化することにより配
線容量が小さくなったり、あるいはポンディングパッド
数を少なくすることが可能となり、その結果、高密度で
且つ高速動作が可能となる。また、受光デバイスは出力
増幅用電子デバイスと集積化することにより、高速動作
が可能となる。

【図面の簡単な説明】

第１図乃至第９図は本発明の実施例を示す図であって、
第１図はＧ　ａ　Ａ　ｓ基板エツチング後の断面図、第
２図は第１図に示す段差のある基板の側壁部にサイドウ
オールを形成した後の断面図、第３図は第２図の試料を
選択成長により平坦化を行った後の断面図、第４図は平
坦化を行ったＬＥＤアレーの断面図、第５図は第４図で
用いたサイドウオールとして光学的反射多層膜を用いた
もののサイドウオールの拡大図、第６図は平坦化を行っ
た選択拡散領域に光デバイスの配線を形成した試料の断
面図、第７図は平坦化を行った選択成長領域に光デバイ
ス駈動用のＨＢＴデバイスを形成した試料の断面図、第
８図はＬＥＤとその駆動用のＦＥＴ及びＰＤとその出力
増幅用のＦＥＴを集積化・した○ＥＩＣで、これらの内
ＦＥＴを、平坦化を行った選択拡散領域に形成した試料
の平面図、第９図は第８図のＡ−Ａ’断面図である。 １．９−１・・・・ｎ型Ｇ　ａ　Ａ　ｓ基板、２・・・
・エツチング用マスク（ＳｉＯ２）、３・・・・段差の
側壁面、４．４′・・・・サイドウオール、４−１−・
・・サイドウオール（ＳｉＯｘ）　、　４−２・・・・
サイドウオール（ａ−Ｓｉ、５ｉＮ）、５”ＧａＡｓ埋
め込み層、５−１　”ｐ−ＧａλＳ、５−２　”・・ｎ
−Ｇ　ａ　Ａ　ｓコレクタ層、５−３　・・・・ｐ−Ｇ
ａＡｓベース層、５−４・・・・・ｎ　−Ａ　１　ｚ　
Ｇ　ａ　Ｌ　−ｘ　Ａ　ｓエミツタ層、５−５　”ｎ側
オーミック電極、５−６・・・・Ｐ側片−ミック電極、
５−７・・・・ｎ側オーミック電極、６，９−２・・・
・ｎ−ＡＬＧａｔ−、Ａｓクラッド層、７、９−３”Ａ
ｌ、Ｇａｔ、　Ａ　ｓ活性層、８、９−’１”　ｐ　　
Ａ１４Ｇａ１−、Ａｓクラッド層、９，９−５　・・・
・ｐ−ＧａＡｓキャップ層、１０、９−１３・・・・Ｐ
側片−ミック電極、１１．９−１２．９−１２′　・・
・・ｎ側オーミック電極、１２．９−１４・・・・配線
電極、１３・・・発光デバイス、８−１・・・・ＬＥＤ
、８−２・・・・・ＰＤ、８−３・・・・ＬＥＤ駆動用
ＭＥ　Ｓ　Ｆ　Ｅ　Ｔ、８−４・・・・ＰＤ出力増幅用
ＭＥＳＦＥＴ、８−５・・・・ＰＤ負荷抵抗、８−６・
・・・出力検出用抵抗、８−７・・・ＬＥＤ駆動用ＭＥ
ＳＦＥＴゲート入力用パッド、８−８・・・・ＬＥＤ邪
動用ＭＥＳＦＥＴドレイン電源ライン、８−９・・・・
ＰＤ出力増幅用ＭＥＳＦＥＴ出カライン、８−１０・・
・・ＰＤバイアス用電源ライン、８〜１１・・・・ＰＤ
出力増幅用ＭＥｓＦＥＴソース電源ライン、８−１２・
・・・ＰＤ出力増幅用ＭＥＳＦＥＴドレイン電源ライン
、８−１３・・・・ＬＥＤ、ＰＤ間空間領域、８−１４
・・・・・ＬＥＤ光出射部、８−１５．９〜１１・・・
・サイドウオール、９−６・・・・単純１５ｉ　Ｇ　ａ
　Ａ　ｓ層、９−７　”ｎ−ＧａＡｓ活性層、９−８　
・−−−ＬＥＤｉｌ動用ＭＥＳＦＥＴソース、９−９・
・・・ＬＥＤ罠動用ＭＥＳＦＥＴドレイン、　９−１０
・・・・ＬＥＤ駆動用ＭＥＳＦＥＴゲート、９−１５・
・・・層間絶縁膜。

Claims (1)

1. 【特許請求の範囲】 １、段差を有する化合物半導体基板において、該基板の
   凸部の上面及び側壁面に該基板を構成する材料以外の材
   質の膜を形成し、該膜に被われていない上記基板の凹部
   の底面から該基板の凹部を埋め込むように選択的に結晶
   成長を行うことにより化合物半導体基板の平坦化を行う
   ことを特徴とする半導体デバイスの製造方法。 ２、段差を有する化合物半導体基板において、該基板の
   凸部の上面及び側壁面に絶縁膜を形成し、該絶縁膜に被
   われていない上記基板の凹部の底面から該基板の凹部を
   埋め込むように選択的に結晶成長を行うことにより化合
   物半導体基板の平坦化を行うことを特徴とする半導体デ
   バイスの製造方法。 ３、段差を有する化合物半導体基板において、屈折率の
   異なる２種類の誘電体膜から構成される多層構造で且つ
   ある波長の光に対して反射の機能を有する膜を上記基板
   の側壁部に選択的に形成し、上記膜に被われていない上
   記基板の凹部の底面から該基板の凹部を埋め込むように
   選択的に結晶成長を行うことにより化合物半導体基板の
   平坦化を行うことを特徴とする半導体デバイスの製造方
   法。 ４、請求項１、２、３記載の半導体デバイスの製造方法
   の何れか、あるいはその内の複数の製造方法を用いて作
   成されたことを特徴とする半導体デバイス。