JPS60251654A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は半導体装置、特に半導体素子と電子回路素子と
をモノリシックに集積化した半導体装置の製造方法の改
善に関する。

光通信等の光を情報信号の媒体とするシステムにおいて
は、ＰＩＮフォトダイオードやアバランシフォトダイオ
ード等の受光素子と電界効果トランジスタ（以下ＦＥＴ
と略称する）による増幅回路、或いはレーザダイオード
等の発光素子とその駆動回路やモニター回路などの組合
わせが多数用いられており、システム全体の仕様に対し
て大きい影響力をもっている。

従って光通信網の実現等を目的として、同一半導体基板
上に前記の如き光半導体素子とＰＥＴ等の電子回路素子
とをモノリシックに形成する光電子回路集積装置の開発
が進められている。

（ｃ）　従来技術と問題点 半導体レーザ、フォトダイオード等の光半導体装置にお
いては、目的とする光の波長に対応するエネルギーバン
ドギャップを有する化合物半導体を光電変換を行なう活
性層に用い、エネルギーバンドギャップ、導電型及び不
純物濃度等が選択された化合物半導体層をこれに組合わ
せたヘテロ接この様な光半導体装置の半導体基体構造は
、化合物半導体トランジスタ例えば現在量も開発が進ん
でいるショットキバリア形ＦＥＴに用いる半導体基体構
造とは大きく異なっており、これをモノリシックに集積
化するためには半導体基体構造が大きい問題となる。

従来知られている光電子集積装置の例を第１図（ａ）及
び（ｂ）に示す。

第１図（ａ）に示す従来例においては、領域Ａにレーザ
素子、領域ＢＫＦＥＴ素子を設けている。本従来例の半
導体基体では、１が半絶縁性ＧａＡｓ基板、２がｎ型Ｇ
ａＡｓ層、３がｎ＋型ＧａＡ、ａ層、４がｎｆｆ１アル
ミニウムガリウム砒素化合物（ＡｔＧａＡｓ）層、５が
ＧａＡｓ層、６がｐ型ＡｔＧａＡａ＠、　７かｐ型Ｇａ
Ａｓ層である。ｎ型ＧａＡｓ層２にソース及びドレイン
電極１０．　ゲート電極１１が配設されてショットキバ
リア形ＦＥＴが形成される。またレーザ素子はＧａＡｓ
層５を活性層、ＡｔＧａＡｓ層４及び６を閉じ込め層と
し、ｎ＋型ＧａＡｓ層２をコンタクト層としてｎ＠電極
８が設けられ、ｐ＋型ＧａＡ３１゜層７はキャップ層で
ありでこれに接してｐ側電極９が設けられる。

また第１図伽〕に示す従来例においては、領域ＡにＰＩ
Ｎフォトダイオード素子、領域ＢにＦＥＴ素子を設けて
いる。本従来例の半導体基体では、２１が半絶縁性Ｇａ
Ａｓ基板、２２がｎ＋型ＧａＡａ層、２３は１ＷＧａＡ
ｓ層、２４はｐ型ＡｔＧａＡｓ層、２５はｎＷＧａＡｓ
層である。ＦＥＴ素子領域ではｎ型ＧａＡｓチャネル層
２５上にゲート電極２９並びにソース及びドレイン電極
３０がそれぞれ設けられる。

またＰＩＮフォトダイオード領域ではｎ＋型ＧａＡａ層
２２に接してｎ側電極２７．ｐ型ＡｔＧａＡｓ層上にｐ
側電極２８がそれぞれ設けられる。

第１図（ａ）に示した従来例では、ＦＥＴに用いる半導
体層とレーザに用いる半導体層とが積層されており、Ｆ
Ｆ：Ｔ素子領域とレーザ素子領域との間には通常５μｍ
乃至１０μｍ程度の段差を生ずる。

仮にこれらの半導体層を一つのエピタキシャル成長工程
で連続して成長するならば、この深い段差を生ずるエツ
チング処理を行ない、かつＦＥＴの動作層とするｎ型Ｇ
ａＡｓ層２を通常使用される０、１５乃至０．２μ風程
度の厚さに制御することは、本例の半導体層構成では不
可能と言わねばならない。従ってエピタキシャル成長工
程を２回に分割し、レーザ素子領域を選択的に成長して
半導体基体を形成することとなる。また、この様な構造
では光半導体素子と電子回路素子との間に深い段差を生
じるために、リソグラフィ技術をはじめとする素子製造
工程及びこの段差をこえる配線接続が甚だ困難となる。

本従来例においては段差をこえる配線を避ける手段とし
てワイヤーボンディングを行なわざるをえない。また光
半導体素子に用いる半導体層の下に電子回路に用いる半
導体層があるために浮遊容量などが増加し、動特性が悪
くなっている。

また第１図（ｂ）に示した従来例は光半導体素子と電子
回路素子との段差を減小し、素子間分離も行なわれる構
造である。本従来例の半導体基体とし′ては、基板２１
に所要の大きさの凹みを形成してこの内部に光半導体素
子の半導体層を選択成長技術によって形成する。次いで
基板２１の他の部分に電子回路素子の半導体層を成長す
る。

しかしながら光半導体層の選択成長では光半導体素子の
基板全面に対する面積比が極めて小さい場合が多く、成
長ガスの分布が備るなどの理由によって異常成長を生じ
易い。

更に前記従来例の如くエピタキシャル成長を中断してエ
ツチング等の処理を挿入する場合には生産性が低下する
のみならず、結晶性の劣化、表面準位の発生などを伴な
う。光電子集積装置に期待されている性能を充分に発揮
するためには、その半導体基体にかかるこれらの問題点
を解決することが必要である。

（ｄ）　発明の目的 本発明は以上説明した如き光電子集積装置の現状に対処
して、光半導体素子と電子回路素子とが同一平面上に形
成され、かつ半導体層の選択或いは再成長工程を含まな
い製造方法を提供することを目的とする。

（ｅ）　発明の構成 本発明の前記目的は、半導体基板表面に段差を配設して
該表面上に所要の半導体層を連続して成長する工程と、
該半導体層に含まれる第１の半導体層をエツチング停止
層として該第１の半導体層より上の半導体層を選択的に
除去し、更に該第４の半導体層を除去する工程と、該段
差の凹讐上の前記選択的除去で残置する半導体層に光半
導体素子を形成する工程と、該段差の凸部上の前記第１
の半導体層を除去した領域に電子回路素子を形成する工
程とを含む半導体装置の製造方法により達成される。

ッチング停止層を挾んで連続してエピタキシャル成長す
る。ただし光半導体素子形成領域の光半導体素子を形成
する半導体層の上表面と電子回路素子形成領域の電子回
路素子を形成する半導体層の上表面とが同一平面上に位
置する様に、光半導体素子形成領域及びその近傍な凹部
とする段差を予め半導体基板に配設する。なお電子回路
素子な直接に半導体基板面に形成する場合にはエツチン
グ停止層以上をエピタキシャル成長し、凹部の光半導体
素子形成層の上表面を基板面の高さとする。

上記構造の半導体基体を用いることによって、電子回路
素子形成層の厚さ等を良く制御することができまた光半
導体素子形成層の結晶性も良好で、画素子形成領域は同
一平面上にあって、特性が良好な光・電子集積回路を良
好な生産性で製造することができる。

（ｆ）　発明の実施例 以下本発明を実施例により具体的に説明する。

第２図（ａ）乃至（ｃ）は本発明の実施例を示す工程順
断面図である。

第２図（＆）参照 半絶縁性ＧａＡ１基板３１０表面にまず段差を設ける。

この段差は、本実施例の光半導体素子であるＰＩＮフォ
トダイオードを形成するための半導体層と、その下に設
けるエツチング停止層との合計厚さに相当する深さの凹
部を、Ｐ　Ｉ　Ｎ　７オトダイオード形成領域及びその
近傍に設けるものであって、凹部と凸部との間の勾配を
緩やかに形成することが望ましく、例えばアルゴンイオ
ン（Ａｒ＋＞によるミリング法などを適用する。

基板３１上に下記の半導体層３２乃至３６を順次連続し
て、例えば分子線エピタキシャル成長“方法、有機金属
熱分瑯気相成長方法などによって成長する○ ｎｆｆｌＧａＡｓ層３２はＦ’ＥＴ等の電子回路素子の
動作層に用いる半導体層であって、例えば不純物濃度Ｉ
　Ｘ　１０”ｃｉＩ、厚さ０．３乃至０．４ｔｔｍ程度
とする。半導体層３３はエツチング停止層と電気的分離
層さして機能する層で、例えば高抵抗のＡｔｏ、３Ｇａ
ｏ、７Ａａ層とし厚さを０．２乃至０．３μｍ程度とす
る。ｎ中型ＧａＡａ層３４はＰＩＮフォトダイオードの
ｎ側コンタクト層であって、例えば不純物濃度ＩＸ　１
０”ｃｉＩ、厚さ４ｔｔｍ程度とする□ｎ−型ＧａＡｓ
層３５は光吸収層であって、例えば不純物濃度１×１０
　′ｌ＋、厚さ３μｍ程度とする。層３６は後にアクセ
プタ不純物を選択的に導入するキャップ層であ厚さを１
乃至１．５μｍ程度とする。

第２図（ｂ）参照 前記半導体基体についてまずＰＩＮフォトダイオードを
段差の凹部に形成するためのエツチング処理を行なう。

すなわち、ＡｔＧａＡｓ層３６を例えばＨｓ　Ｃｈ　＋
Ｈ！　ＳＯ４＋Ｈｔ　Ｏ（Ｈ２０ｔ　：　Ｈｌ　８０４
　：　Ｈｔ　Ｏ＝１　：　ｉｓ　：　ｉ）をエッチャン
トとする化学的エツチング方法によってキャップ層の領
域を残してエツチング除去する。次いでｎ”ｍＧａＡａ
層３５及びｎ＋型ＧａＡｓ層３４を例えばＣＣｔｔ　Ｆ
ｔのガスを用いるリアクティブイオンエツチング法によ
って選択的に除去する。このエツチングにおいてＡｔＧ
ａＡｓ層３３はエツチング停止層となる０更に表出する
ＡｔＧａＡ＠層３３をエツチング除去するが、この層３
３は極めて薄いためにｎ型ＧａＡａ層３２の厚さを正確
に保つことが容易である。

第２図（ｃ）参照 ＰＩＮフォトダイオードのＡｔＧａＡｓ層３６に例えば
亜鉛（Ｚ　ｎ）を熱拡散法によって導入し、ｐ＋型また
ｎ型ＧａＡ　ｓ層３２に対して、段差の凸部に各ＦＥＴ
素子形成領域を分離して形成する選択的エツチングを行
なう。

その後、二酸化シリコン（ＳｉＯｆｆｉ）等によって絶
縁膜３８で半導体基体全面を被覆する。次いで例えば金
ゲルマニウム／金（ＡｕＧｅ／Ａｕ）を用いて、ＰＩＮ
フォトダイオードのｎ側電極３９、ＦＥＴ素子のソース
及びドレイン電極４１、金／亜鉛／金（Ａｕ／Ｚｎ／Ａ
ｕ）を用いてＰＩＮフォトダイオードのｐ側電極４０、
アルミニウム（Ａｚ）を用いてＦＥＴ素子のゲート電極
４２を順次配設する。なおＰＩＮ光 フォトダイオードの受−面の絶縁膜３８を除去して反射
防止膜４３を設ける。

ＰＩＮフォトダイオードとＦＥＴ素子とを接続する配線
を絶縁膜３８上に配設する際に、ＰＩＮフォトダイオー
ドと基板３１の段差の勾配との間が最も凹んだ位置とな
るが、基板３１０段差は順メサ形、ＰＩＮフォトダイオ
ードは階段状であるもののエツチングの反復及び絶縁膜
３８によってかなり滑らかとなり、フォトリングラフィ
工程が充分に可能であり、かつ信頼性も確保される。

以上説明した実施例は光半導体素子としてＰＩＮフォト
ダイオードを用いた受光回路であるが、アバランシフォ
トダイオードを用いても同様に光・電子集積回路を形成
することができる。また光変調器をレーザダイオード素
子とＦＥＴよりなる電子回路とによって光・電子集積回
路化する゛場合などにも本発明を適用して同様の効果を
得ることができる。

（ｇ）発明の詳細 な説明した如く本発明によれば、光半導体素子及び電子
回路素子を良好な状態で同一平面上に位置する半導体領
域に形成することが可能となって、そのパターン形成も
容易で最善の結果が得られる。またエピタキシャル成長
工程、リソグラフィ工程等も従来より削減され、更にＦ
ＥＴ等の電子回路素子と半絶縁性基板との間に光半導体
素子用半導体層を介在させた従来構造において問題とな
った特性劣化も防止されている。

従って本発明の製造方法によって、特性及び信頼性の優
れた光・電子集積回路を提供することが可能となって、
光通信網等の実現に大きい効果が得られる。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）は光・電子集積回路の従来例を
示す断面図、第２図（ａ）乃至（ｃ）は本発明の実施例
を示す断面図である。 図において、３１は半絶縁性基板、３２はｎ型ＧａＡｓ
層、３３は高抵抗ＡｔＧａＡｓ層、３４は、＋２３Ｇａ
Ａｓ層、３５はｎ型ＧａＡｓ層、３６はＡｔＧａＡｓ層
、３７はｐ＋型領領域３８は絶縁膜、３９乃至４２は゛
電極、４３は反射防止膜を示す。 峯　１　図

Claims (1)

【特許請求の範囲】
1. 半導体基板表面に段差を配設して該表面上に所要の半導
   体層を連続して成長する工程と、該半導体層に含まれる
   第１の半導体層をエツチング停止層として該第１の半導
   体層より上の半導体層を選択的に除去し、更に該第１の
   半導体層を除去する工程と、該段差の凹部上の前記選択
   的除去で残置する半導体層に光半導体素子を形成する工
   桿と、該段差の凸部上の前記第１の半導体層を除去した
   領域に電子回路素子を形成する工程とを含むことを特徴
   とする半導体装置の製造方法。