JP2008529279A - パワーダイオードを包含する集積回路 - Google Patents
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Abstract
第１の伝導型の半導体基板を提供するステップと、前記基板の第１の領域にＣＭＯＳトランジスタ回路のような集積回路を製造するステップと、半導体基板の第２の領域にパワーダイオードを製造するステップとを有する、パワーダイオードを包含する半導体集積回路を製造する方法。第１の領域と第２の領域との間に誘電材料が形成され、それにより、第１の領域の集積回路と、第２の領域のパワーダイオードとの間に電気的な絶縁を設ける。パワーダイオードは、複数のＭＯＳソース／ドレインエレメントと、ダイオードの一方の電極によって一緒に全て接続された関連するゲートとを有し、第２の領域の半導体層は、パワーダイオードの別のソース／ドレインとして機能する。
Description
本発明は、一般的にはパワーダイオード整流器を包含するパワー半導体デバイスに関し、特に、半導体集積回路に実装されたパワーダイオードおよびその実装方法に関する。
上で参照された特許及び係属中の特許出願は、半導体ボディーのある表面で共通の電極がゲートおよびソース／ドレイン領域と接触する１またはそれ以上のＭＯＳＦＥＴ構造を含む半導体パワーダイオードおよび整流器を開示する。
該ダイオードは、低い抵抗と、早い回復時間と、非常に低い順方向電圧降下を備える。該ダイオードは、集積回路において、誘電デバイスとして機能することができる。ある実施形態では、ダイオードに対するあるコンタクトは、半導体構造の中または表面の上においてゲートおよびソース／ドレインと接触する共通の電極である。別のコンタクトは、半導体構造の対向する側に配置されることができ、さもなければ、半導体構造において第２のソース／ドレインと電気的に接触する。
集積回路におけるコンポーネントとして製造されたとき、ダイオード構造は、ダイオードの電極を集積回路のパワーコンタクトに接続するパワーバスを備えた集積回路構造から電気的に絶縁されなければならない。ダイオードは、反対に作用する回路演算なしで、集積回路に関するパワーソースとして有効に作用しうる。
本発明は、プロセスを指向し、パワーダイオードが集積回路の集積部分を有する構造を結果として生ずる。
本発明によれば、集積回路が形成されうる基板のドーパント伝導と反対のドーパント伝導を備えたダイオード領域を有する半導体基板に、１またはそれ以上のダイオード領域が形成される。例えば、Ｎ−／Ｎ＋ドーパントは、Ｐ−／Ｐ＋ドーパントを備えた基板に打ち込まれうる。別の実施形態では、半導体基板にトレンチが形成され、次いで、ドープされたＮ−／Ｎ＋半導体材料でエピタキシャルに満たされる。
ダイオード領域は、基板に対して反対の伝導のエピタキシャル半導体成長によって引き続き補充された基板にエッチングされたトレンチの側壁に誘電スペーサによって、または、浅いトレンチ酸化物絶縁体によって、集積回路領域から絶縁される。
複数のソース／ドレインおよびゲート領域が、上述の共通の譲受された特許および特許出願に記載された技術を使用して、デバイス領域の表面に形成される。ゲート制御チャネルによって表面ソース／ドレイン領域に接続された内部ソース／ドレイン領域は、例えば、浅いトレンチ絶縁によって表面の複数のソース／ドレイン領域から絶縁されたインプラント接触チャネルを介して半導体基板の表面から接触される。
集積回路に生じたダイオードは、前掲の共通の所有者の特許に記載されたダイオードの特徴及び性能を有し、更に、改善された電気的絶縁性、および、基板表面からの電気的アクセスを有する。
本発明の目的および特徴は、添付の図面を参照して添付の特許請求の範囲および以下の発明の詳細な説明からより明らかになろう。
集積回路に関するパワーソースは、集積回路から分離されているが、集積回路に組み込まれた方が都合がよいダイオード整流器を要求する。図３２乃至３４は、本発明の実施形態によるパワーダイオードを包含する集積回路を図示する平面図である。典型的には、集積回路は、基板１０の第１の部分１２に製造された集積回路と、基板１０の第２の部分の保護環１４内に製造されたパワーダイオードとを備えたシリコン基板１０に製造される。保護環１４およびそこに製造されたダイオード構造体は、ここで更に詳述するように集積回路１２から電気的に絶縁される。
保護環１４内のダイオードは、複数のユニットセル１６を有し、各々は、ゲート電極と、ゲートで制御されたチャネルを介して内部ソース／ドレイン領域に接続された１またはそれ以上の表面指向性ソース／ドレイン領域とを包含する。任意のドーププラグ（Ｐ）１８は、ユニットセル１６と並列にバイパスダイオードとしてダイオード領域に設けられ得る。アノード２０は、ユニットセル１６の表面指向ソース／ドレイン領域およびゲートに対して共通のメタライゼーションを有し、カソード電極２４は、深いＮ＋インプラント２６を介して全てのユニットセルに対して内部ソース／ドレイン領域共通に接触する。本発明によれば、インプラント２６は、ユニットセルの表面ソース／ドレイン領域およびゲートから電気的に絶縁され、保護環１４内のダイオード構造体は、集積回路領域１２から誘電的に絶縁される。
参照された特許に記載されているように、ユニットセルは、図３２に示されたような短い方形構造、図３３に示されたような六角形構造、図３４に示されたような細長いストライプを含む多くの形状をとることができる。
図１乃至２４を参照すると、本発明の実施形態のよるパワーダイオードを包含する集積回路を製造するステップを図示する断面図が示されている。出発材料は、層３０の上にエピタキシャル成長されたＰ−ドープ層３２と、Ｐ＋ドープ層３０とを含むシリコン基板である。シリコン酸化層３４は、層３２の表面の上に成長され、次いで、フォトレジストパターン３６が、パワーダイオード領域を画定するために酸化膜３４の表面上に形成される。１つより多いパワーダイオードが製造されうるならば、複数のフォトレジスト開口部が画定される。図２では、シリコン層３２においてトレンチを形成するために、在来の異方性エッチングが、実行される。その後、図３に示したように、フォトレジストが除去され、トレンチの底から材料を除去するために異方性エッチングの後に気相成長によってシリコントレンチの側壁に、酸化シリコンまたは窒化シリコンスペーサ３８が、形成される。エピタキシャル成長を容易にするための表面処理の後、Ｎ＋層４０およびＮ−層４２を形成するのに、選択的エピタキシャル成長が採用され、それらがトレンチを満たす。酸化物層３４は、選択的エピタキシャル成長のためのマスクとして機能する。
図４では、酸化物３４がエッチングによって除去され、次いで、複数のトレンチが異方性エッチングによって表面に形成され、次いで、トレンチ表面が、在来の浅いトレンチアイソレーション（ＳＴＩ）４４を形成するために酸化される。次いで、構造体の表面は、２つの酸化物絶縁領域４４の間に深いＮ＋インプラント４８を画定するために、図５に示したようなフォトレジスト４６でパターニングされる。Ｎ＋インプラントのドーパントとして、リンまたは砒素のいずれかを使用することができる。
図６では、フォトレジスト４６が剥がされ、保護環１４を形成するボロンおよびＢＦ２でＰ保護環および任意のＰプラグ（図示せず）を画定するために表面上に、フォトレジストパターン５０が形成される。
保護環１４の形成に続いて、フォトレジスト５０は除去され、図７に示したように、集積回路においてＣＭＯＳトランジスタのためにＰ領域５２およびＮ領域５４を形成する際のイオン打ち込みのために、表面は再び選択的にマスクされる。その後、ゲート酸化物５６が、図８に示したように構造体の表面上に成長される。パワーダイオードのゲート酸化物の厚さが、Ｐ領域５２およびＮ領域５４の集積回路トランジスタのものと異なるならば、ゲート酸化物の成長は、集積回路領域の超える酸化物の成長を制限するために、適当なマスキングで２つの異なる時間を要する。図９では、ポリシリコンの第１の層（３０乃至２５０ｎｍ）が堆積される。ダイオードの上のポリシリコン層が、集積回路の上のものと異なる場合、図１０に示したようなポリシリコンエッチングによってダイオードの上からポリシリコンを除去するために、図９に示したようなフォトレジストマスクが採用され、次いで、ポリシリコンの第２の層５８’（３０乃至１５０ｎｍ）が、ダイオード領域の表面、および、集積回路領域の上の第１のポリシリコン層５８の上に堆積される（図１１）。また、スーパーダイオードの上のポリシリコンの厚さが集積回路トランジスタの上のポリシリコンの厚さと同じならば、フォトレジストマスキング、エッチング、および、第２のポリシリコン堆積のステップは必要ではない。
その後、フォトレジストパターンは、図１２に示すように集積回路領域を覆うように形成され、次いで、ダイオード領域の表面の中に砒素を打ち込む（３０乃至１５０ｎｍ）。この砒素の打ち込みは、ダイオードの表面に対する表面電極の後のオーミック接触を容易にする。図１３では、図１２のフォトレジストが除去され、ＣＶＤ酸化シリコンの層６０が１００乃至４００ｎｍのオーダーの厚さで堆積される。次いで、フォトレジストパターン６２が採用され、パワーダイオードに関するＭＯＳトランジスタユニットセルを画定し、集積回路領域を被覆する。マスク６２は複数のユニットセルを形成するのに使用されることは明らかである。
次いで、等方性エッチングが図１４に示したように適用され、フォトレジストマスク６２の下の酸化物６０を可変的にエッチングし、ダイオード領域の上の他の場所で酸化物６０を除去する。酸化物のエッチングが、ポリシリコン層５８で停止することは明らかであろう。その後、同じマスクを使用して、ポリシリコン層５８が異方性エッチングされ、ダイオード領域の上でシリコン層５６から除去される。第１のボロンインプラント（ドーズ量＝１．５〜５．５Ｅ１２／ｃｍ２、エネルギ：４０〜８０ＫｅＶ）は、ダイオード構造体のゲート酸化物５８に対して位置が調整されたＰドープ領域６４を形成する。このボロンインプラントはまた、異方性ポリシリコンエッチングの前に実行されうる。
その後、酸化物５６は、図１５に示したようにゲート構造を除いて、ダイオード領域の表面から除去される。次いで、Ｐドープ領域６４にＮドープソース／ドレイン領域６６を引き続き形成するための急速アニーリングに続いて、砒素が打ち込まれる（ドーズ量＝１．０〜５．０Ｅ１３／ｃｍ２、エネルギ：４０〜６０ＫｅＶ）。急速アニーリングは、ゲート酸化物５６の下で打ち込まれた砒素を駆動させる。
次いで、デバイス領域の露出したシリコン表面は、図１６に示したようにシリコンの５０乃至２００ｎｍを除去するために異方性にエッチングされ、その後、ＢＦ２インプランテーション（ドーズ量＝１．０〜５．０Ｅ１５／ｃｍ２、エネルギ：１０〜６０ＫｅＶ）が打ち込まれ、ＢＦ２を活性化させ、Ｐドープ表面領域のＰタイプドーピング（例えば、ボロン）を増大させるためにアニールされる。図１７に示したように、次いで、フォトレジストが除去され、第２のボロン打ち込み（ドーズ量＝１．０〜２．５Ｅ１２／ｃｍ２、エネルギ：２０〜６０ＫｅＶ）が採用され、米国特許第６，６２４，０３０号（前掲）に更に記載されているように、パワーダイオードセルのチャネルに関して横方向の傾斜したP型ポケット６８が形成される。
次いで、図１８乃至２１に示したように、集積回路が製造される。フォトレジストパターンが最初に形成され、ダイオード領域を被覆し、図１８に示したように集積回路領域だけ露出させ、次いで、酸化物層６０は、集積回路領域で除去される。図１９では、スーパーダイオード領域を被覆し、集積回路に関するＭＯＳトランジスタゲート領域を画定するために別のフォトレジストパターンが形成される。露出したポリシリコン層は、異方性ポリシリコンエッチングによって除去され、Ｐ領域５２およびＮ領域５４にトランジスタのゲート構造体を形成する。次いで、フォトレジストは図２０に示したように除去され、スーパーダイオード領域およびＰチャネルＭＯＳトランジスタ（例えば、Ｎウェル）領域を被覆するように別のフォトレジストパターンが使用され、次いで、リン又は砒素が打ち込まれ、Ｎチャネルソース及びドレインを形成し、図２０に示したようにＮチャネルトランジスタポリシリコンゲートにドープする。
次いで、フォトレジストは、図２１に示したように除去され、別のフォトレジストパターンが、パワーダイオード領域、および、ＮチャネルＭＯＳトランジスタ（例えば、Ｐウェル）領域を被覆する。次いで、ボロン及び／又はＢＦ２が打ち込まれ、Ｐチャネルソースおよびドレイン領域を形成し、図２１に示したようにＰチャネルトランジスタポリシリコンゲートにドープする。次いで、フォトレジストが図２２に示すように剥離され、ＣＶＤ酸化シリコン、ＰＳＧ、または、ＢＰＳＢのような相互誘電体（inter-dielectric）の層７０が、構造体の表面の上に堆積される。次いで、パワーダイオードおよび集積回路のための接触領域を開けるために露出した酸化物層のエッチングに続いてコンタクト領域を画定するために、酸化物層７０はフォトレジストマスクされる。図２４では、フォトレジストを除去し、金属アノード接触７２と、金属カソード接触７４と、表面ソース／ドレイン６６およびゲート５８に対する金属アノード接触７６と、Ｐウェル５２およびＮウェル５４におけるＣＭＯＳトランジスタに対するソース及びドレイン接触７８とを形成するための在来のフォトマスキングおよびエッチングを使用し、金属の層を堆積させることにより、金属相互接続を形成することによりデバイスを完成させる。
図２４に示した最終製品では、酸化物又は窒化物スペーサ３８が、集積回路からパワーダイオードを電気的に絶縁するのに採用される。図２５乃至２６は、本発明の他の実施形態による絶縁されたダイオード領域の製造を図示した断面図である。図２５に示したように、スタートのＰ−／Ｐ＋基板は、図２に示したようにトレンチの形成なしで絶縁領域を提供するように形成された浅いトレンチ絶縁領域８０を有する。図４の説明で述べたように、在来の浅いトレンチ絶縁方法ではなくて、在来の局所的酸化が用いられ得る。その後、図２６に示したように、パワーダイオードに関してＮ−／Ｎ＋ウェルを形成するために異なるエネルギーおよびドーズ量でリン及び／又は砒素の複数インプラントでスーパーダイオード領域を画定するために、フォトレジストパターンを採用する。また、１より多いパワーダイオードが製造されうるならば、複数のフォトレジスト開口部が画定される。
浅いトレンチ絶縁を使用した最終製品を図２７に示す。それは、ＳＴＩ酸化物８０によって置換された図２４における酸化物又は窒化物スペーサ３８を除いて、図２４に示した最終構造と同様である。図５乃至２４に示したような全てのプロセスのステップを、図２７の最終製品を構成するのに採用することができる。
図２８は、本発明の実施形態による別の構造の断面図を示し、パワーダイオードのＮ−層４２とＮ＋層４０との間のスーパー接合領域８４の規定（provision）を除いて図２４のデバイスと同様である。スーパー接合の規定（provision）は、前掲の米国特許第６，７４３，７０３号に記載されている。
本発明の別の実施形態では、パワーダイオードにおいて低減した逆バイアスリーク電流が、図２９の８６で示したような金属アノードのゲートの下の浅いボロンインプラントによってもたらされる。逆バイアスリーク電流を低減するための全てのゲート構造の下の軽いドープのボロンインプラントの使用は、シリアル番号10/159,558の一部係属米国特許出願（前掲）に記載されている。
米国特許第６，５１５，３３０号（前掲）に記載されたように、空乏領域が電流を制限するためにピンチオフするように、イオンインプランテーションを合わせた本体にＰドーピングプロファイル８８を提供することにより、パワーダイオードにおける電流制御に関して強化ピンチオフが、提供されうる。これを図３０に示す。
本発明の他の実施形態では、チャネル領域は、図２４の６８で示したようにテーパーである必要はないが、図３１に示した最終製品の６８’で示したように実質的に一定の厚さを有しうる。製造に関するこの構造及び方法は、米国特許第６，４２０，２２５号（前掲）に記載されている。
本発明による１またはそれ以上のスーパーパワーダイオードを含む集積回路のいくつかの実施形態を記載してきた。しかしながら、本発明は、特定の実施形態を参照して記載しているに過ぎず、該記載は、本発明の例示に過ぎず、本発明を制限するものではない。種々の修正及び応用が、添付の特許請求の範囲によって確定された発明の精神及び範囲を逸脱することなく当業者によって可能であろう。
Claims (19)
- 半導体集積回路であって、
ａ）第１の伝導型の材料を有する半導体基板と、
ｂ）集積回路が製造される前記基板に第１の領域と、
ｃ）前記基板に、パワーダイオードが製造される第２の伝導型の材料を有する第２の領域と、
ｄ）前記第１の領域と前記第２の領域との間に電気的に絶縁を設け、前記第１の領域と前記第２の領域との間に配置される誘電材料と、
を有することを特徴とする半導体集積回路。 - 前記誘電材料が、半導体基板の表面に形成された酸化シリコンからなり、前記第２の領域が第２の伝導型のインプラントドーパントを包含することを特徴とする請求項１に記載の集積回路。
- 前記誘電材料が酸化シリコンからなることを特徴とする請求項２に記載の集積回路。
- 前記第２の領域が、前記基板の一方の表面のトレンチに成長されたエピタキシャル半導体材料を包含し、前記誘電材料が、前記トレンチの側壁に形成されたスペーサを有することを特徴とする請求項１に記載の集積回路。
- 前記パワーダイオードが、第１の電極として機能する基板の表面上に伝導層を含み、伝導が前記表面から基板内に延び、第２の電極として機能する第２の伝導型の半導体材料と接触する、ことを特徴とする請求項１に記載の集積回路。
- 前記パワーダイオードが、複数のＭＯＳソース／ドレインエレメントおよび前記第１の電極によって一緒に全て接続された関連するゲートエレメントと、前記第２の領域の第２の伝導型の半導体層とを有し、複数のＭＯＳソース／ドレインエレメントが製造され、前記半導体層が、前記第２の電極と接触していることを特徴とする請求項５に記載の集積回路。
- 各ＭＯＳソース／ドレインエレメントが、ゲートエレメントによって制御されたチャネルを介して前記半導体層と電気的に接触可能であることを特徴とする請求項６に記載の集積回路。
- 各チャネルが、半導体層からチャネル領域を分離する傾斜したＰ−Ｎ接合を備えたゲートエレメントの下で横方向に傾斜していることを特徴とする請求項７に記載の集積回路。
- 前記Ｐ−Ｎ接合が、低減した逆バイアスリーク電流を提供するように、全てのゲートエレメントの下に横たわることを特徴とする請求項８に記載の集積回路。
- 前記誘電材料が、反動滝版の表面に形成された酸化シリコンからなり、前記第２の領域が第２の伝導型のインプラントドーパントを含むことを特徴とする請求項５に記載の集積回路。
- 前記誘電材料が酸化シリコンからなることを特徴とする請求項１０に記載の集積回路。
- 前記第２の領域が、前記基板の表面のトレンチに成長されたエピタキシャル半導体材料を含み、前記誘電材料が、前記トレンチの側壁に形成されたスペーサを含むことを特徴とする請求項５に記載の集積回路。
- 半導体ボディにパワーダイオードを含む集積回路を製造する方法であって、
ａ）第１の伝導型の表面層を含む半導体基板を提供するステップと、
ｂ）集積回路が製造される第２の領域から、パワーダイオードが分離されて製造される第１の領域の周りの半導体基板の表面に誘電材料を形成するステップと、
ｃ）前記第１の領域に第２の伝導型の半導体材料を形成するステップと、
ｄ）前記第２の領域に集積回路を製造するステップと、
ｅ）デバイス領域の表面、および、第２の伝導型の半導体材料に、複数のＭＯＳソース／ドレインエレメントおよび関連するゲートエレメントを製造するステップと、
ｆ）前記複数のＭＯＳソース／ドレインエレメントおよび関連するゲートエレメントを接続する第１のダイオード電極を形成するステップと、
ｇ）前記デバイス領域の表面から、第２のダイオード電極として第２の伝導型の半導体材料に伝導を形成するステップと
を有することを特徴とする方法。 - 前記ステップｂ）が、前記第１の領域にトレンチを形成するステップと、前記トレンチに誘電側壁スペーサを形成するステップとを含み、
前記ステップｃ）が、前記トレンチに第２の伝導型の半導体材料をエピタキシャル成長させるステップを含む
ことを特徴とする請求項１３に記載の方法。 - 前記ステップｂ）が、前記半導体基板の表面に誘電材料を形成するステップを含み、
前記ステップｃ）が、第２の伝導型のドーパントを前記第１の領域内に打ち込むステップを含む
ことを特徴とする請求項１３に記載の方法。 - ｈ）前記誘電材料と隣接する前記第１の領域に第１の伝導型のドープされた保護環を形成するステップ
を更に有することを特徴とする請求項１３に記載の方法。 - ｉ）第２の型の半導体材料内に延びる第１の領域に第１の伝導型のプラグを形成するステップ
を更に有することを特徴とする請求項１６に記載の方法。 - 前記ステップｇ）が、前記伝導と複数のＭＯＳソース／ドレインエレメントとの間に誘電性のスペーサを形成するステップを含む、ことを特徴とする請求項１３に記載の方法。
- 前記ステップｄ）が、ＣＭＯＳトランジスタに関する複数のＮウェルと、複数のＰウェルとを形成するステップを含むことを特徴とする請求項１３に記載の方法。
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