JPS58164258A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58164258A JPS58164258A JP4626982A JP4626982A JPS58164258A JP S58164258 A JPS58164258 A JP S58164258A JP 4626982 A JP4626982 A JP 4626982A JP 4626982 A JP4626982 A JP 4626982A JP S58164258 A JPS58164258 A JP S58164258A
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- substrate
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000005498 polishing Methods 0.000 abstract 1
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- 238000000034 method Methods 0.000 description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法にかか妙、特に高耐圧
素子と低圧素子とを含む半導体装置の製造方法の改ｊＬ
Ｋ関する。
素子と低圧素子とを含む半導体装置の製造方法の改ｊＬ
Ｋ関する。
この発明にかかる半導体装置に出力用の高耐圧縦型ＭＯ
８？ｌ’ｆ’ Ｋ他の低電圧素子とともに回路を形成す
る集積回路装置がある。高耐圧スイッチング用デバイス
、電力用デバイスとして縦１１１ＭＯ８ＦＩＴがノミイ
ボーラ臘のパワートランジスタに比してスイッチング速
度が遭いこと、二次降伏を生じないこと、入力インピー
ダンスが高いことなどの特徴があって多用されつつある
。この友め、縦型パワーＭＯ８ＦＩＴを出力段とし友集
積（ロ）路は従来のバイポーラトランジスタで構成し丸
目路上やも高性能が期待されゐ、出力段以外の回路は通
常のバイポーラトランジスタを主体とし丸目路とする。
８？ｌ’ｆ’ Ｋ他の低電圧素子とともに回路を形成す
る集積回路装置がある。高耐圧スイッチング用デバイス
、電力用デバイスとして縦１１１ＭＯ８ＦＩＴがノミイ
ボーラ臘のパワートランジスタに比してスイッチング速
度が遭いこと、二次降伏を生じないこと、入力インピー
ダンスが高いことなどの特徴があって多用されつつある
。この友め、縦型パワーＭＯ８ＦＩＴを出力段とし友集
積（ロ）路は従来のバイポーラトランジスタで構成し丸
目路上やも高性能が期待されゐ、出力段以外の回路は通
常のバイポーラトランジスタを主体とし丸目路とする。
叙上の集積回路において、ＭＯ８ＦＢＴ ｔ ｎ−チャ
ンネル、バイポーラトランジスタをＮＰＮＪｉｌＫ構成
する場合において、ＭＯ８ＦＢＴ部の高耐圧化をはかる
ための基板部の為抵抗化と厚層化をはかればよいが、高
抵抗で厚いエピタキシャル層を形成することは技術的に
かな夛困離である上に素子の特性、％に導通時の抵抗（
バイポーラトランジスタの場合にはコレクタ・エミッタ
間飽和電圧（ｖｏ（−−＊））が悪くな抄好ましくない
などの問題点がある。
ンネル、バイポーラトランジスタをＮＰＮＪｉｌＫ構成
する場合において、ＭＯ８ＦＢＴ部の高耐圧化をはかる
ための基板部の為抵抗化と厚層化をはかればよいが、高
抵抗で厚いエピタキシャル層を形成することは技術的に
かな夛困離である上に素子の特性、％に導通時の抵抗（
バイポーラトランジスタの場合にはコレクタ・エミッタ
間飽和電圧（ｖｏ（−−＊））が悪くな抄好ましくない
などの問題点がある。
この発明は叙上の半導体装置に対する改良された製造方
法を提供するものである。
法を提供するものである。
この発明罠かかる半導体装置の製造方法の概要は半導体
基板の高耐圧素子形成予定域と低圧素子形成予定域とに
前者が深い凹部を夫々に形成し、基板と反対導電型で比
較的低濃度の１１１１工ピタキシヤル層を後者の凹部を
埋め基板の主面位に達する層厚に被着し、ついで、さら
に低＃！度のｆｓ２工部を基板の主面位まで埋めたのち
、基板の主面を平坦にラッピングを施し、咎エピタキシ
ャル層に夫々の素子を形成することを特徴とする。
基板の高耐圧素子形成予定域と低圧素子形成予定域とに
前者が深い凹部を夫々に形成し、基板と反対導電型で比
較的低濃度の１１１１工ピタキシヤル層を後者の凹部を
埋め基板の主面位に達する層厚に被着し、ついで、さら
に低＃！度のｆｓ２工部を基板の主面位まで埋めたのち
、基板の主面を平坦にラッピングを施し、咎エピタキシ
ャル層に夫々の素子を形成することを特徴とする。
この発明の方法によって形成される半導体素子の要部を
嬉ＩＥＫ示す、Ｅにおいて、（１）はＰ型の半導体基板
（以降基板と略称する）で、この基板の一部のＮｔｊＩ
ｉのエピタキシャル層ＫＮＰＮ）ランジスｐが形成され
、前記Ｎ！ｌｌ！のエピタキシャル層内にサラに低濃度
のＮ″″のエピタキシャルＩｎパワーＭＯ８ＰＥＴが形
成されている。
嬉ＩＥＫ示す、Ｅにおいて、（１）はＰ型の半導体基板
（以降基板と略称する）で、この基板の一部のＮｔｊＩ
ｉのエピタキシャル層ＫＮＰＮ）ランジスｐが形成され
、前記Ｎ！ｌｌ！のエピタキシャル層内にサラに低濃度
のＮ″″のエピタキシャルＩｎパワーＭＯ８ＰＥＴが形
成されている。
次に上記構造の半導体素子の製造方法の１実施例につき
第２図ないし第７図によって説明する。
第２図ないし第７図によって説明する。
−例として比抵抗１００Ω国ｅｌｆｃＪＦ型基板（１）
の１主面にその素子形成予定域と化学的エツチングによ
り凹部（ｌｄ）（１易）を形成する（絡２図）、ｔＩｌ
記凹８６ （ｌｄ）はパワーＭＯ８Ｆｌ’ｒ部を形成す
る丸めの深さが例えば５０μｍの深い凹部、ま友凹部（
１ｓ）はバイポーラ・トランジスタ部を形成するための
採さが例えば１５４ｍの浅い凹部である。次にこの基板
上ＫＪＩＩ次濃度の異なる３層のＮ型エピタ午シャ羨層
を形成する。第１のエピタキシャル層（２）ｔｉｔ−ピ
ング濃度Ｉ Ｘ １０１・Ｃａ１−” 程度、層厚５
μｍ程度で纂３図に示すようＫなり、のちＫＮＰＮトラ
ンジスタ部ノコレノコレクタＴ部のドレイン電流のと）
出しに用いられる。次に、第２のエピタキシャル層（３
）は例えばドーピング濃ｆ： Ｉ Ｘ １０”ｔｘ−”
程度、層厚１５μｍ１１度で第４図に示すようＫな抄、
低耐圧素子を形成する領域として用いられる。なお、こ
のＩｎ２のエピタ゛キシャル層ｔｉ特許請求の範囲の第
１エピタキシャル層に相当する。そして、前記浅い凹部
（Ｉｓ） Ｋ対しては基板の主面位まで充填される。さ
らに、第３のエピタキシャル層（４）はｇｓ図に示すよ
うＫ例えばドーピング濃［Ｉ Ｘ １０１４α−１１１
１、層厚３５〜４０μｍ１１度で深い凹部（ｌｄ）を充
填するＮ一層である。この第３のエピタキシャル層は％
杵晴求の範囲の第２エピタキシャル層に相当する。この
状態でエピタキシャル層の形成を終ったのち、エピタキ
シャル層の表面は基板の凹凸に応じて凹凸になっている
。これにラッピングを施して、基板の主面位（ムム′纏
）まで削って平坦な面とする（第６図）。この状態では
Ｐｉｌｌの基板の表面ＫＮＩ１４Ｄ浅い島と、Ｎ−蓋の
深い島とが形成されており、浅い島にバイポーラ・トラ
ンジスタをはじめとする低耐圧素子を、深い島に高耐圧
の縦型ノＪ’７−ＭＯ８Ｆｌ’ｒ ヲ８威Ｌ（［７ｗＪ
）、最後に必費な素子相互間Ｏ配線、パッジば−ション
膜ノ形成勢を行なう。
の１主面にその素子形成予定域と化学的エツチングによ
り凹部（ｌｄ）（１易）を形成する（絡２図）、ｔＩｌ
記凹８６ （ｌｄ）はパワーＭＯ８Ｆｌ’ｒ部を形成す
る丸めの深さが例えば５０μｍの深い凹部、ま友凹部（
１ｓ）はバイポーラ・トランジスタ部を形成するための
採さが例えば１５４ｍの浅い凹部である。次にこの基板
上ＫＪＩＩ次濃度の異なる３層のＮ型エピタ午シャ羨層
を形成する。第１のエピタキシャル層（２）ｔｉｔ−ピ
ング濃度Ｉ Ｘ １０１・Ｃａ１−” 程度、層厚５
μｍ程度で纂３図に示すようＫなり、のちＫＮＰＮトラ
ンジスタ部ノコレノコレクタＴ部のドレイン電流のと）
出しに用いられる。次に、第２のエピタキシャル層（３
）は例えばドーピング濃ｆ： Ｉ Ｘ １０”ｔｘ−”
程度、層厚１５μｍ１１度で第４図に示すようＫな抄、
低耐圧素子を形成する領域として用いられる。なお、こ
のＩｎ２のエピタ゛キシャル層ｔｉ特許請求の範囲の第
１エピタキシャル層に相当する。そして、前記浅い凹部
（Ｉｓ） Ｋ対しては基板の主面位まで充填される。さ
らに、第３のエピタキシャル層（４）はｇｓ図に示すよ
うＫ例えばドーピング濃［Ｉ Ｘ １０１４α−１１１
１、層厚３５〜４０μｍ１１度で深い凹部（ｌｄ）を充
填するＮ一層である。この第３のエピタキシャル層は％
杵晴求の範囲の第２エピタキシャル層に相当する。この
状態でエピタキシャル層の形成を終ったのち、エピタキ
シャル層の表面は基板の凹凸に応じて凹凸になっている
。これにラッピングを施して、基板の主面位（ムム′纏
）まで削って平坦な面とする（第６図）。この状態では
Ｐｉｌｌの基板の表面ＫＮＩ１４Ｄ浅い島と、Ｎ−蓋の
深い島とが形成されており、浅い島にバイポーラ・トラ
ンジスタをはじめとする低耐圧素子を、深い島に高耐圧
の縦型ノＪ’７−ＭＯ８Ｆｌ’ｒ ヲ８威Ｌ（［７ｗＪ
）、最後に必費な素子相互間Ｏ配線、パッジば−ション
膜ノ形成勢を行なう。
なお ＄１１１１のエピタキシャル（Ｎ３）層（２）は
必らずしもエピタキシャル形成でなくとも、例えば前記
凹部をエツチング形成し友のち高湊度ＫＮ４″を拡散し
て形成してもよい。
必らずしもエピタキシャル形成でなくとも、例えば前記
凹部をエツチング形成し友のち高湊度ＫＮ４″を拡散し
て形成してもよい。
この発明の方法によれば半導体素子を所望のディメンジ
ョンに形成することがきわめて容易に達成できるという
顕著な利点がある。このえめ、半導体装置の低耐圧素子
は通常の３０〜ＳＯＶの耐圧を有し、エピタキシャル層
４１ Ｎ１６”ｍ−１和膨の−１のものが使用できるの
で、コレクタ直列抵抗を増大させることなく形成できる
。一方＾耐圧パ’７−ＭＯ８ＦＢＴ Ｆｌｌｏｏ 〜１
５０ｖノ耐圧を余裕を４って維持できる上にオン抵抗も
比較的低くおさえることもできる。
ョンに形成することがきわめて容易に達成できるという
顕著な利点がある。このえめ、半導体装置の低耐圧素子
は通常の３０〜ＳＯＶの耐圧を有し、エピタキシャル層
４１ Ｎ１６”ｍ−１和膨の−１のものが使用できるの
で、コレクタ直列抵抗を増大させることなく形成できる
。一方＾耐圧パ’７−ＭＯ８ＦＢＴ Ｆｌｌｏｏ 〜１
５０ｖノ耐圧を余裕を４って維持できる上にオン抵抗も
比較的低くおさえることもできる。
＠ＩｗＪはこの発明にかかる半導体装置の断面図。
第２図ないし第７図社この発明の１実施例の半導体装置
の製造方法を工Ｓ＊に示すいずれも断面図である。 １ 半導体基板（Ｐ型） ｌｄ 深い凹部 １ｍ 浅い凹部 ２ ＃１１のエピタキシャル（Ｎ１）層
ま良は拡散層代理人 弁理士 井 上 −男 第 １ 図 第 ２ 図 １′２Ｉ３図 第４図 第 ５ 図 第 ６ 図
の製造方法を工Ｓ＊に示すいずれも断面図である。 １ 半導体基板（Ｐ型） ｌｄ 深い凹部 １ｍ 浅い凹部 ２ ＃１１のエピタキシャル（Ｎ１）層
ま良は拡散層代理人 弁理士 井 上 −男 第 １ 図 第 ２ 図 １′２Ｉ３図 第４図 第 ５ 図 第 ６ 図
Claims (1)
- ｌ導電蓋の半導体基板内にこの基板と反対導電蓋になる
高耐圧素子形成領域および低圧素子形成領域とを形成し
これらの各領域に夫々の素子を形成する半導体装置の製
造にあ九り、半導体基板の主面の低圧素子形成予定域と
高耐圧素子形成予定域とを凹に穿つとともＫこの凹部を
前者に比し後者を深く穿設し友のち、半導体基板と逆導
電臘で比較的低濃度の第１エピタキシャル層を前記低圧
素子形成予定域の凹部囃さよシは厚く高耐圧素子形成予
定域の凹部深さよりも薄く被着し、ついで少くとも前記
高耐圧素子形成部の凹部を半導体基板の主面位まで埋め
る層厚で前記第１エピタキシャル層よやも低濃度の第２
エピタキシャル層を前＆ＪＥ１エピタキシャル層に積層
させて被着したのち、半導体基板の主面位まで２ツビン
グを施して平坦になし、各素子形成領域に夫々の素子形
成を行なうことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4626982A JPS58164258A (ja) | 1982-03-25 | 1982-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4626982A JPS58164258A (ja) | 1982-03-25 | 1982-03-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58164258A true JPS58164258A (ja) | 1983-09-29 |
| JPH0345549B2 JPH0345549B2 (ja) | 1991-07-11 |
Family
ID=12742499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4626982A Granted JPS58164258A (ja) | 1982-03-25 | 1982-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164258A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781201B2 (en) | 2000-03-16 | 2004-08-24 | Denso Corporation | Semiconductor device including power MOSFET and peripheral MOSFET device having gate electrodes formed in the trenches |
| JP2008529279A (ja) * | 2005-01-20 | 2008-07-31 | ダイオデス・インコーポレーテッド | パワーダイオードを包含する集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564269A (en) * | 1979-06-25 | 1981-01-17 | Hitachi Ltd | Bipolar cmos semiconductor device and manufacture thereof |
-
1982
- 1982-03-25 JP JP4626982A patent/JPS58164258A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564269A (en) * | 1979-06-25 | 1981-01-17 | Hitachi Ltd | Bipolar cmos semiconductor device and manufacture thereof |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781201B2 (en) | 2000-03-16 | 2004-08-24 | Denso Corporation | Semiconductor device including power MOSFET and peripheral MOSFET device having gate electrodes formed in the trenches |
| JP2008529279A (ja) * | 2005-01-20 | 2008-07-31 | ダイオデス・インコーポレーテッド | パワーダイオードを包含する集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0345549B2 (ja) | 1991-07-11 |
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