JPH02143454A

JPH02143454A - 半導体デバイス

Info

Publication number: JPH02143454A
Application number: JP29593388A
Authority: JP
Inventors: Toyomasa Koda; 幸田　豊正
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-11-25
Filing date: 1988-11-25
Publication date: 1990-06-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は小信号回路を内蔵する高耐圧パワーＩＣに係わ
るものであり、特に高耐圧パワートランジスタの直列抵
抗低減に好適なモノリシックＩＣ構造からなる半導体デ
バイスに関する。

［従来の技術］半導体デバイスの多機能化に伴って、構造機能の異なる
半導体回路（素子）が単一のチップにモノリシックに製
造されることが多くなっている。

インテリジェント・パワーＩ　Ｃ（Ｉｎｔｅｌｌｉｇｅ
ｎｔＰｏｗｅｒ　［ｎｔｓｇｒａｔｅｄ　Ｃ１ｒｃｕｉ
ｔ：　　Ｉ　Ｐ　Ｉ　Ｃ）と呼称されるＣ　Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　（Ｃｏ＋ｉｐｌｅｍｅｎｔａｒｙ　Ｍｅｔ
ａｌＯｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｆｉｅ
ｌｄ−Ｅｒｆｅｃｔ−ＴｒａｎｓｉｓＬｏｒ：相補型Ｍ
ＯＳＦＥＴ）回路とＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ−ロ
Ｈｆｕｓｅｄ　ＭＯＳ　Ｆ　ＥＴ）等をモノリシツクに
形成したパワーＩＣにあっては、基体（基板）を電極と
するものと、基板の主面に全ての電極を設けるものとが
ある。基板を電極とするものとしては、たとえば、エレ
クトロニクス（ＥＩｅｃＬｏｒｎｉｃｓ）、１９８６年
７月２４日号、Ｐｌｏｏにも記載されているように、ｎ
形基板を用いるものがあり、回路的には基板がドレイン
となることから、各回路素子はドレインが共通とならざ
るを得す、複数の回路素子を組み込むには設計上工夫が
いる。

また、基板の主面に全ての電極を設けた構造としては、
ｐ形基板を用いるものがあり、各回路素子は電気的に独
立した各アイランドに形成されるため、回路設計の自由
度が高い、−例を挙げるならば、モータの正転逆転を制
御するＨブリッジ回路にあっては、ドレインを所望の電
位とさせる必要があることから、ｐ形基板の構造が使用
されている。

一方、他の例としては、高耐圧ＭＯＳＦＥＴとバイポー
ラトランジスタ、ＣＭＯＳＦＥＴをモノリシック化した
半導体装置についての論文が、アイ・イー・イー・イー
、トランザクション　オンエレクトロン　デバイスイズ
（Ｉｆ！ｌ！Ｅ　Ｔｒａｎｓ［！ＩｅｃＬｒｏｎ　Ｄｅ
ｖｉｃｅｓ）、ＥＤ−３１Ｎａ１Ｊａｎ、　１９８４年
、Ｐ８９〜Ｐ９５に記載されている。

〔発明が解決しようとする課題〕

上記のように、半導体デバイスの高機能化、小型化によ
り、相互に構造機能が異なる半導体素子がモノリシック
に組み込まれてＩＣ化されている。

たとえば、第９図は、バイポーラ−ＣＭＯＳ（以下Ｂｉ
−ＣＭＯＳと略）と縦型パワー〇ＭＯ５ＦＥＴとを共存
させたＩＣの例である。

このＩＣは、Ｐ形のシリコン（Ｓｌ）からなる基板（基
体）１の主面に、ｎ形エピタキシャル層２を有している
。このｎ形エピタキシャル層２はｐ形分離拡散領域３に
よって３分割され、バイポーラ用アイランド４にはバイ
ポーラトランジスタ５が、パワー用アイランド６には縦
型パワートランジスタ（０ＭＯＳＦＥＴ）７が、小信号
用アイランド８には０ＭＯＳＦＥＴ９がそれぞれ形成さ
れている。また、前記バイポーラ用アイランド４および
パワー用アイランド６の底部にはｎ十形埋込層ｌＯが設
けられている。そして、これらｎ÷十形込層１０は各ア
イランドに設けられたｎ十形拡散領域１１に接続されて
基板１の主面に電気的に導かれ、バイポーラトランジス
タ５にあってはコレクタ（Ｃ）電極１２に接続され、縦
型パワートランジスタ７にあってはドレイン（Ｄ）電極
１３に接続されている。

前記バイポーラ用アイランド４には、その表層部にρ形
からなるベース領域１４が設けられているとともに、こ
のベース（Ｂ）ｅＪｔ域１４の表層部にはｎ÷形からな
るエミッタ（Ｅ）領域１５が設けられている。そして、
前記エミッタ領域１５の上にはエミッタ電極１６が、ベ
ース領域１４の上にはベース電極１７が設けられている
。なお、前記ベース電極１７が接触するベース領域１４
の表層部には、オーミックコンタクト用のｐ十形のコン
タクト？＋ＴＩ域１８が設けられている。

前記パワー用アイランド６には、所定距離離れてそれぞ
れＰ膨拡散層２０が設けられるとともに、この内部表層
部にはｎ◆十形散層２１が設けられている。そして、前
記一対のｐ膨拡散層２０間のｎ形エピタキシャル層６上
にはゲート酸化膜を介してゲート電極２３が設けられて
いる。また、このゲート酸化膜の両側のｎ＋十形散層２
１上にはソース（Ｓ）電極２４が設けられている。この
縦型パワートランジスタ７にあっては、前記ｎ十形拡散
層２１から外れたｐ膨拡散層２０の表層部分がチャネル
となる。

前記ＣＭＯＳＦＥ７９は、ｎＭＯ３２５とｐＭＯ８２６
とからなっている。前記ｎＭＯ３２５は、前記ｎ形の小
信号用アイランド８の表層部に設けられたρ型頭域から
なるｐウェル２７に所定距離離して設けられたｎ◆形の
ソース領域２日およびドレイン領域２９と、このソース
領域２８とドレイン領域２９との間のｐウェル層２７上
にゲート酸化膜を介して設けられたゲート電極３１と、
前記ソース領域２Ｂとドレイン領域２９の上にそれぞれ
設けられたソース電極３２とドレイン電極３３とで構成
されている。また、ｐＭＯ３２６は、ｎ形の小信号用ア
イランド８の表層部に所定距離離して設けられたｐ十形
のソース領域３４およびドレイン領域３５と、このソー
ス領域３４とドレイン領域３５との間のｎ形エピタキシ
ャル層８の上面にゲート酸化膜を介して設けられたゲー
ト電極３７と、前記ソース領域３４とドレイン領域３５
の上にそれぞれ設けられたソース電極３８とドレイン電
橋３９とで構成されている。

なお、前記基板１の主面には、各電極を電気的に絶縁す
る絶縁膜４０が設けられている。なお、図において、図
面が微細となることから各ＭＯＳＦＥＴのゲート酸化膜
には符号を付さないことにする。

［発明が解決しようとする課題］上記のように、ｐ形基板ｌを用いたＩＣにおいては、基
板１の主面に全ての電極を導くことから、所望アイラン
ドの底にはｎ十形埋込層１０が、そしてこのｎ◆形埋込
層ｌＯを電気的に基板ｌの主面に導くためのｎ◆十形散
領域１１が設けられることになる。この結果、コレクタ
やドレインにおいては、前記ｎ十形埋込層１０およびｎ
＋十形散領域１１の直列抵抗が付加されることがわかる
。

ここで、半導体デバイスを低オン抵抗化する場合に問題
となるのはｎ◆埋込層１０の抵抗値である。

なぜならば、通常、埋込層は埋込層からの不純物のわき
上がりによるエピタキシャル層２の実効的厚みが減少す
るのを低く抑えるため、不純物源として拡散係数の比較
的小さいアンチモン（ｓｂ）を使用しており、したがっ
て、その拡散層深さは８μｍ程度であり、シート抵抗は
数十Ω／口と比較的大きいからである。

この値は小信号トランジスタでは問題にならないのであ
るが、オン抵抗（Ｒｏｎ）が数Ω以下の低オン抵抗のパ
ワー素子を設計する場合には、実現困難な程大きな抵抗
値である。つまり従来構造ではこの点が配慮されておら
ず、従来構造では低オン抵抗デバイスは実現困難であっ
た。

本発明の目的は、アイランドの底に設けられる埋込層の
抵抗を大幅に低減させることにある。

本発明の他の目的は抵抗の小さな埋込層を設けるととも
に、この埋込層を利用してパワー素子を形成し、これに
より低オン抵抗素子を有するインテリジェント・パワー
ＩＣ等の半導体デバイスを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を節単に説明すれば、下記のとおりである。

すなわち、本発明の半導体デバイスは、ｐ形基板と、各
素子が形成されるｎ形エピタキシャル層と、前記ｐ形基
板とｎ形エピタキシャル層との間に設けられるｎ十形埋
込層とを存する構造になっているが、その製造時、前記
ｎ十形埋込層を厚く形成するために、前記ｐ形基板の主
面のｎ十形埋込層形成領域にｎ十形埋込層を形成するた
めの不純物領域を形成した後、前記基板主面に基板と同
じ導電型からなるｐ形の抵抗低減用エピタキシャル層を
形成するとともに、その後この抵抗低減用エピタキシャ
ル層の前記ｎ十形埋込層形成領域に対応する９ｉ域にｎ
十形埋込層を形成するための不純物領域を形成し、つい
で、熱拡散によって前記抵抗低減用エピタキシャル層の
上下の不純物領域からの上下拡散によって抵抗低減用エ
ピタキシャル層に部分的にエピタキシャル層の深さ方向
全域に亘るｎ十形埋込層を形成し、その後、前記抵抗低
減用エピタキシャル層上に必要ならばその界面にｎ十形
埋込層を形成しつつ各素子を形成するためのｎ形からな
るエピタキシャル層を形成し、かつこのエピタキシャル
層のアイソレーション等を行ない、さらに各アイランド
に縦型パワーＤＭＯＳＦＥＴ、バイポーラトランジスタ
、ＣＭＯＳＦＥＴを形成することによって製造されてい
る。

〔作用］上記した手段によれば、本発明の半導体デバイスは、ｐ
形基板とこのｐ形基板の上に形成されるｎ形エピタキシ
ャル層との間に設けられるｎ÷形埋込層の形成において
、前記ｐＹ３基板のｎ十形埋込層形成領域に不純物領域
を設けた後、エピタキシャル成長を行なってＰ形の抵抗
低減用エピタキシャル層を形成し、その後、この抵抗低
減用エピタキシャル層の表面のｎ十形埋込層形成領域に
同様な不純物領域を設け、かつ熱拡散による上下拡散に
よって、部分的に抵抗低減用エピタキシャル層を埋め尽
くさせてｎ十形埋込層とするため、従来に比較して厚い
ｎ十形埋込層を形成できることから、この厚いｎ十形埋
込層をコレクタやドレインとして利用した回路素子のオ
ン抵抗を従来に比較して大幅に低減できることになる。

したがって、本発明によれば、低オン抵抗素子からなる
パワー素子を小信号トランジスタと同一の基板に製造す
ることができる。

〔実施例〕

以下図面を参照して本発明の一実施例について説明する
。

第１図は本発明の一実施例によるインテリジェント・パ
ワーＩＣの概要を示す断面図、第２図〜第７図は同じく
インテリジェント・パワーＩＣの各製造工程における断
面図であって、第２図は基板主面に埋込拡散層形成用の
不純物ｉＪｌ域を部分的に設けた状態を示す断面図、第
３図は抵抗低減用エピタキシャル層を形成した状態を示
す断面図、第４図は抵抗低減用エピタキシャル層上に埋
込拡散層形成用の不純物領域を部分的に設けかつ拡散し
た状態を示す断面図、第５図はｐ形分離拡散領域によっ
て電気的に区画されたエピタキシャル層の各アイランド
状態を示す断面図、第６図はパワー用アイランドにｎ十
形拡散領域が形成された状態を示す断面図、第７図は各
アイランドにそれぞれ縦型パワーＤＭＯＳＦＥＴ、バイ
ポーラトランジスタ、ＣＭＯＳＦＥＴが形成された状態
を示す断面図である。

この実施例では、第１図に示されるように、６ＯＶ耐圧
の縦型パワーＤＭＯ３ＩｊＥＴ５０と１５■耐圧のＢｉ
−ＣＭＯＳ５１を共存させたインテリジェント・パワー
ＩＣ（半導体デバイス）の例を示す。

このＩＣは、ｐ形のＳｉからなる基板（基体）１の主面
に、ｐ形からなる抵抗低減用エピタキシャル層５２を有
するとともに、この抵抗低減用エピタキシャル層５２の
上にｎ形からなるエピタキシャル層５３を有している。

このエピタキシャル層５３はｐ形分離拡散領域３によっ
て３分割され、バイポーラ用アイランド４．パワー用ア
イランド６、小信号用アイランド８を構成している。ま
た、前記バイポーラ用アイランド４および小信号用アイ
ランド８の底部には、８μｍ程度の厚さのｎ“形埋込層
１０が設けられている。また、これが本発明の特徴の一
つであるが、前記パワー用アイランド６の底部には前記
ｎ十形埋込層１０に比較して約５倍以上も厚いｎ十形埋
込Ｎ５４が設けられている。そして、前記バイポーラ用
アイランド４にはバイポーラトランジスタ５が、パワー
用アイランド６には縦型パワーＤＭＯＳＦＥＴ５０が、
小信号用アイランド８にはＣＭＯＳＦＥＴ９がそれぞれ
形成されている。

つぎに、各アイランドに形成された回路素子について説
明する。

前記パワー用アイランド６には縦型パワーＤＭＯＳＦＥ
Ｔ５０が形成されている。このパワー用アイランド６の
底には、前記のように厚さが約４０μｍとなるｎ十形埋
込層５４が設けられている。

ずなわち、このｎ十形埋込層５４は、前記ｐ形基板１の
主面表層部から抵抗低減用エピタキシャルＮ５２を貫き
かつエピタキシャル層５３の下部にまで達している。こ
れは、製造時、前記抵抗低減用エピタキシャル層５２を
部分的に上下から拡散させ、抵抗低減用エピタキシャル
層５２をそのｊ７さ分完全に拡散して埋め尽くすことに
よって形成される。そして、この拡散の不純物としては
、拡散係数が比較的大きなリンが用いられている。また
、前記基板ｌおよび抵抗低減用エピタキシャル層５２は
、いずれもｐ形となるとともに、比抵抗は約２ΩＣｍと
なっている。また、前記抵抗低減用エピタキシャル層５
２はその厚さが２５μｍとなっている。そして、前記ｎ
十形埋込層５４の厚さは、前記基板ｌへの拡散深さ約１
５μｍと、ｎ＋形埋込層５４の厚さ２５μｍと、エピタ
キシャル層５３への拡散深さ５μｍとの和となり、少な
くとも４０〜４５μｍ以上となっている。この厚さは従
来技術による場合の約５倍の拡散深さ（厚さ）である。

したがって、前記ｎ十形埋込層５４のシート抵抗も従来
の約５分の１と低くなっている。

前記ｎ十形埋込層５４はパワー用アイランド６に設けら
れたｎ十形拡散領域１１に接続されて基板１の主面に電
気的に導かれ、ドレイン（Ｄ）電極１３に接続されてい
る。また、前記ｎ形のパワー用アイランド６の所定表層
部にはそれぞれｐ形からなるｐウェル５５が設けられて
いる。そして、このｐウェル５５に重なるようにｐ膨拡
散層２０が設けられかつこのｐ膨拡散層２０の表層部に
ｎ十形拡散層２１が形成されている。前記ｎ十形拡散層
２１とｐ膨拡散層２０との間の表層部分がチャネルとな
る。このチャネルは、前記基板１の主面、正確にはエピ
タキシャル層５３の上に設けられたゲート酸化膜５６を
介して形成されたゲート（Ｇ）電極２３をマスクとした
２回の拡散（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ　）によ
って正確に形成される。

また、前記基板１の主面には前記ｎ十形拡散層２１およ
びｐ膨拡散層２０に接触するソース（Ｓ）電極２４が設
けられている。

このような縦型パワーＤＭＯ５ＦＥＴ５０にあっては、
前述のように、ドレイン電極１３に電気的に繋がるｎ十
形埋込層５４は、その厚さが第９図に示される場合の８
μｍに比較して約４０μｍ以上と約５倍以上厚い。

−ｉに、１　ｍｍ”のアクティブエリアを持つ縦型パワ
ーＭＯＳＦＥＴでは、ＭＯＳＦＥＴのみのオン抵抗は略
０．３Ω、ドレイン用のｎ十形拡散領域１１の抵抗は約
０．５Ωと計算される。

したがって、第９図に示される縦型パワートランジスタ
７では、ｎ十形埋込ＪＷＩＯが８μｍの厚さであること
から、ｎ十形埋込［１０の抵抗は６゜８Ωとなり、合計
するとパワーＭＯＳ　Ｆ　ＥＴのオン抵抗は７．６Ωと
なる。これに対し、本発明のパワーＭＯＳＦＥＴの場合
は、ｎ十形埋込層５４の厚さが４０μｍ以上となってｎ
十形埋込層５４の抵抗は約１．　４Ωと小さくなること
から、本発明のパワーＭＯＳＦＥＴのオン抵抗は約２．
２Ωと約３分の１以下と低減される。なお、計算の際に
はｎ形エピタキシャル層２およびｎ形のエピタキシャル
層５３の比抵抗を１ΩＣｍ、厚さ１０μｍ、第９図に示
される場合のｎ十形埋込層１０のシート抵抗を２０Ω／
口と仮定した。

一方、前記バイポーラ用アイランド４には、バイポーラ
トランジスタ５が設けられている。前記バイポーラ用ア
イランド４はコレクタ（Ｃ）ｊＪＩ域となっている。そ
して、このバイポーラ用アイランド４の表層部にｐ形か
らなるベース（Ｂ）ｔｉＪｔ域１４が設けられている。

また、このベース領域１４の表層部にはｎ十形からなる
エミッタ（Ｅ）ｅＪ域１５が設けられている。そして、
前記エミッタ領域１５の上にはエミッタ電極１６が、ベ
ース領域１４の上にはベース電極１７が、コレクタ領域
の上にはコレクタ電極１２が設けられている。なお、前
記コレクタ電極１２が接触するコレクタ領域の表層部に
は、オーミックコンタクト用のｎ十形のコンタクト領域
５７が設けられている。

前記小信号用アイランド８にはＣＭＯＳＦＥＴ９が設け
られている。前記ＣＭＯＳＦＥＴ９は、ｎＭＯ３２５と
９ＭＯ３２６とからなっている。

前記ｎＭＯ５２５は、前記ｎ形の小信号用アイランド８
の表層部に設けられたｐ型頭域からなるｐウェル２７に
所定距離離して設けられたｎ十形のソース領域２８およ
びドレイン領域２９と、このソース領域２８とドレイン
領域２９との間の基板ｌの上面にゲート酸化膜５８を介
して設けられたゲート電極３１と、前記ソース領域２８
とドレイン領域２９の上にそれぞれ設けられたソース電
極３２とドレイン電極３３とで構成されている。また、
９ＭＯ３２６は、ｎ１形の小信号用アイランド８の表層
部に所定距離離して設けられたｐ＋形のソース領域３４
およびドレイン領域３５と、このソース領域３４とドレ
イン領域３５との間のｎ形エピタキシャル層８の上面に
ゲート酸化膜５９を介して設けられたゲート電極３７と
、前記ソー大領域３４とドレイン領域３５の上にそれぞ
れ設けられたソース電極３８とドレイン電極３９とで構
成されている。なお、第８図の６０はｎ十形拡散層であ
る。また、前記基板１の主面には、各電極を電気的に絶
縁する絶縁１ｆ！ｉ！４０が設けられている。

つぎに、このようなインテリジェント・パワーＩＣの製
造方法について、簡単に説明する。

先ず、最初に第２図に示されるように、基板１としてｐ
形、比抵抗２Ωｃｍのシリコンからなる厚さ４００μｍ
程度のウェハ６１を用いる。その後、ウェハ６１の主面
に部分的に設けられた絶縁膜６２をマスクとして、縦型
パワーＤＭＯＳ　Ｆ　ＥＴを形成する領域に対応する領
域にデポジションによりｎ十形からなる不純物領域６３
を形成する。

この不純物領域６３の不純物源は、後工程で深く拡散す
る必要があることから拡散係数の比較的大きいリンが用
いられる。また、不純物濃度も、たとえば１０　”ｃ　
ｍ−’〜１０　”　ｃ　ｍ−”と高い濃度にデポジショ
ンされる。

つぎに、第３図に示されるように、前記絶縁膜６２を除
去した後、前記ウェハ６１の主面に比抵抗２Ωｃｍ、厚
さ２５μｍのｐ形からなる抵抗低減用エピタキシャルＮ
５２を形成する。このエピタキシャル成長によって、前
記不純物領域６３は基板１の主面および抵抗低減用エピ
タキシャル層５２の下部に拡散される。

つぎに、前記抵抗低減用エピタキシャル層５２上に部分
的に絶縁膜６４を設けるとともに、この絶縁膜６４をマ
スクとしてｎ十形の不純物領域６５を形成する。この不
純物領域６５は、前記不純物領域６３に対応した領域に
設けられるとともに、バイポーラトランジスタ５および
ＣＭＯＳＦＥＴ９が形成される領域に対応する領域にも
設けられる。

つぎに、たとえば、１２００°Ｃの温度で７〜８時間拡
散処理する。この結果、前記抵抗低減用エピタキシャル
層５２の表層部に設けられた不純物領域６５は、抵抗低
減用エピタキシャル層５２の表層部に拡がり、それぞれ
ｎ十形埋込層ｌＯを構成する。このｎ１形埋込層１０は
デバイス製造後では８μｍ程度の厚さとなる。また、こ
の拡散処理時、拡散係数の大なるリンを不純物とする前
記不純物領域６３は、基板１の表層部および抵抗低減用
エピタキシャル層５２の底部に速い速度で拡散する。こ
のため、前記抵抗低減用エピタキシャル層５２の下の不
純物領域６３と、抵抗低減用エピタキシャル層５２の上
の不純物領域６５とは抵抗低減用エピタキシャル層５２
をその深さ方向にその厚さ分を貫くように拡散し、ｎ十
形からなるｎ十形埋込層５４を構成するようになる。ま
た、前記不純物領域６３は、基板ｌの表層部にも拡散す
る。前記ｎ十形埋込層５４の基板１への最終的な深さは
１５μｍ程度となる。

つぎに、前記絶縁膜６４は除去される。その後、第５図
に示されるように、ウェハ６１の主面にはエピタキシャ
ル成長によってｎ十形からなる１０μｍの厚さのエピタ
キシャル層５３が形成される。

また、ウェハ６１の主面には部分的に絶縁１１１６６が
設けられるとともに、この絶縁膜６６をマスクとしてボ
ロンが拡ｎｔされ、アイソレーション用のｐ形分離拡散
領域３が設けられる。このｐ形分離拡散領域３は前記エ
ピタキシャル層５３を貫き、下層のｐ形の抵抗低減用エ
ピタキシャル層５２に達し、前記エピタキシャル層５３
を電気的に独立した３つのアイランド、すなわち、バイ
ポーラ用アイランド４．パワー用アイランド６、小信号
用アイランド８に分割する。

つぎに、前記絶縁膜６６が除去される。その後、第６図
に示されるように、再びウェハ６１の主面には部分的に
絶縁Ｉｌ！６７が設けられるとともに、この絶縁膜６７
をマスクとしてリンが部分的に拡散されて、前記ｎ十形
埋込層５４に電気的に接続するｎ十形拡散領域１１が形
成される。このｎ十形拡散領域１１は縦型パワーＤＭＯ
ＳＦＥＴ５０のドレイン電極１３とｎ十形埋込層５４を
電気的に接続する領域となる。

つぎに、前記絶縁膜６７は除去され、各アイランドには
所定の回路素子が形成される。すなわち、第７図に示さ
れるように、バイポーラ用アイランド４にはバイポーラ
トランジスタ５が形成され、パワー用アイランド６には
縦型パワーＤＭＯ３ＦＥ７５０が形成され、そして小信
号用アイランド８にはＣＭＯＳＦＥ７９が形成される。

その後、このウェハ６１は縦横に分断されて、第１図に
示されるようなインテリジェント・パワーＩＣが形成さ
れる。なお、第１図および第７図において、パッシベー
ション膜は省略しである。また、第７図においては、主
要部分のみ符号を付しである（各部の詳細は第１図の説
明通り）。

このような実施例によれば、つぎのような効果が得られ
る。

（１）本発明のＩＣにあっては、縦型パワーＭＯ５ＦＥ
Ｔが設けられる領域の埋込層は、抵抗低減用に設けられ
たエピタキシャル層をその上下方向から厚さ全体に亘っ
て拡散させて、従来の埋込層の厚さと抵抗低減用に設け
られたエピタキシャル層の厚さの和となる厚い構造とし
であることから、埋込層の抵抗を大幅に低くでき、縦型
パワーＭＯＳＦＥＴのオン抵抗の低減が達成できるとい
う効果が得られる。

（２）上記（１）により、本発明のＩＣにあっては、低
オン抵抗のパワー素子（縦型パワーＭＯＳＦＥＴ）と小
信号トランジスタをモノリシックに形成できるという効
果が得られる。

（３）上記（１）により、本発明のＩＣは、埋込層の抵
抗を大幅に低減できるため、オン抵抗を同一とする回路
素子にあっては、その分回路素子（チップ）の大きさを
小さくでき、デバイスの小型化が達成できるという効果
が得られる。

（４）上記（３）により、本発明によれば、チップの小
型化から、−枚のウェハから生産されるチップの数も大
幅に増大し、コストの低減が達成できるという効果が得
られる。

（５）上記（１）〜（４）により低オン抵抗デバイスを
有する半導体デバイスを安価に製造できるという相乗効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、前記実施例で
は、ｐ形の抵抗低減用エピタキシャル層形成とｎ十形埋
込層１０の拡散のステップは１回となっているが、１回
に限る必要性はなく、これを何ステップも繰り返すこと
により必要十分なｎ十形埋込層１０の深さが得られ、ｎ
十形埋込層１０のより一層の低抵抗化が実現できる。第
８図は前記抵抗低減用エピタキシャル層５２と基板１と
の間にさらに数十μｍの厚さの抵抗低減用エピタキシャ
ル層７０を設けた例である。そして、前記縦型パワーＤ
ＭＯＳＦＥＴ５０において、基板ｌの表層部から前記抵
抗低減用エピタキシャル層７０および抵抗低減用エピタ
キシャル層５２を貫いてエピタキシャル層５３の下部に
亘る領域に形成されたｎ十形埋込ＪＩ７１の製造にあっ
ては、前記抵抗低減用エピタキシャル層７０の上下部分
および抵抗低減用エピタキシャル層５２の上下部分にｎ
形の高不純物濃度領域を部分的に設け、前記抵抗低減用
エピタキシャル層７０および抵抗低減用エピタキシャル
層５２を上下からそれぞれ拡散させることによって形成
するものである。同様の手法を用いてさらに多（の抵抗
低減用エピタキシャル層を形成すれば、より厚くかつ抵
抗の小さいｎ十形埋込層を得ることができる。なお、各
部の詳細は第１図の説明通りである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である縦型パワーＤＭＯＳ
ＦＥＴと１５Ｖ耐圧のＢｉ−ＣＭＯ８を共存させたイン
テリジェント・パワーＩＣの製造技術に適用した場合に
ついて説明したが、それに限定されるものではない。す
なわち、前記埋込拡散層上の抵抗低減用エピタキシャル
層には、パワーＮＰＮ　トランジスタやＰＮＰ　トラン
ジスタ等を設け、それ以外の部分にバイポーラ素子や０
ＭＯ３素子等を設ける構造でも前記実施例同様な効果が
得られる。

本発明は少なくともインテリジェント・パワーＩＣと称
されるパワー素子や小信号トランジスタ等多くの回路素
子をモノリシックに形成する半導体デバイスの製造技術
には適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

本発明によれば、小信号トランジスタとパワー素子をモ
ノリシックに組み込んだパワーＩＣにおいて、縦型パワ
ーＭＯＳ　Ｆ　ＥＴにあってはそのオン抵抗の支配的要
因であるｎ十形埋込層は抵抗低減用エピタキシャル層を
その厚さ分ｎ◆形埋込層とすることによってｎ十形埋込
層の抵抗を従来に比較して少なくとも半減したため、パ
ワーＭＯＳＦＥＴのオン抵抗は従来技術によるものに比
べ半分以下にすることができた。また、本発明は観点を
換えるならば、同一のオン抵抗を実現するために要する
パワーＭＯＳＦＥＴの面積は、埋込層の抵抗の低減によ
って従来技術によるものに比べて小さくすることができ
る結果、ＩＣを構成するチップの小型化も可能となり、
チップコストの低減も達成できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるインテリジェント・パ
ワー１ｃの概要を示す断面図、第２図は同じくインテリ
ジェント・パワーＩＣの製造に使用される基板を示す断
面図、第３図は同じく抵抗低減用エピタキシャル層を形
成した状態を示す基板の断面図、第４図は同じく抵抗低減用エピタキシャル層上に埋込拡
散用の不純物領域を部分的に設けかつ拡散した状態を示
す基板の断面図、第５図は同じくｐ形分離拡散領域によって電気的に区画
されたエピタキシャル層の各アイランド状態を示す断面
図、第６図は同じくパワー用アイランドにｎ十形拡散領域が
形成された状態を示す基板の断面図、第７図は同じく各
アイランドにそれぞれ縦型パワートランジスタ、バイポ
ーラトランジスタ１０Ｍ０３ＦＥＴが形成された状態を
示す基板の断面図、第８図は本発明の他の実施例によるインテリジェント・
パワーＩＣを示す断面図、第９図は従来のインテリジェント・パワーＩＣを示す断
面図である。 ■・・・基板、２・・・ｎ形エピタキシャル層、３・・
・ｐ形分離拡散領域、４・・・バイポーラ用アイランド
、５・・・バイポーラトランジスタ、６・・・パワー用
アイランド、７・・・縦型パワートランジスタ、８・・
・小信号用アイランド、９・・・ＣＭＯＳＦＥＴ、１０
・・・ｎ十形埋込層、１１・・・ｎ十形拡散領域、１２
・・・コレクタ電極、１３・・・ドレイン電極、１４・
・・ベース領域、１５・・・エミッタ領域、１６・・・
エミッタ電極、１７・・・ベース電極、１８・・・コン
タクト領域、２０・・・ｐ膨拡散層、２１・・・ｎ十形
拡散層、２３・・・ゲート電極、２４・・・ソース電極
、２５・・・ｎＭＯ３，２６・・・ｐＭＯ３，２７・・
・ｐウェル、２８・・・ソース領域、２９・・・ドレイ
ン領域、３１・・・ゲート１ｉ橋、３３・・・ドレイン
電極、３４・・・ソース領域、３５・・・ドレイン領域
、３日・・・ソース電極、３９・・・ドレイン電極、４
０・・・絶縁膜、５０・・・縦型パワー〇ＭＯＳＦＥＴ
、５１・・・Ｂｉ−ＣＭＯＳ，５２・・・抵抗低減用エ
ピタキシャル層、５３・・・エピタキシャル層、５４・
・・ｎ十形埋込層、５５・・・ｐウェル、５６・・・ゲ
ート酸化膜、５７・・・コンタクト領域、５８．５９・
・・ゲート酸化膜、６０・・・ｎ十形拡散層、６１・・
・ウェハ、６２，６４，６６．６７・・・絶縁膜、６３
６５・・・不純物領域、７０・・・抵抗低減用エピタキ
シャル層、７１・・・ｎ十形埋込層。第１図第２図＋Ｓ】３−Ｐ杉＃組払東領域４−ノぐイｌ↑？−ラｎりγイランド５−ノ＼゛イノ丁１′−ラトヲンシス７６−ハｂワー困
アイランド°′ ８．１−Ａｔ１−漕γイランどｇ−ＣＭ０５Ｆε丁２５−花Ｍｏｓ２６−ＰＭｏＳ５０−８先咀ハ１ワーＤごｏｓｆｌ−１５１−Ｅｉ−Ｃ
ＭＯ５５２−路中５イ斥Ｊメ（肩エビ７キンダ１４１ト５３−
エゴ？キシイｒＶ４弘−ＩｒＬ？形が込層第　　６図シ第　　７図１０−４４勧理居覆一一一−ｑ−−−′ 一一一）ｌ−一ノ一非−丁

Claims

【特許請求の範囲】１、第１導電型の半導体基体と、この半導体基体の主面
に少なくとも一層形成された前記半導体基体と同様の第
１導電型からなる抵抗低減用エピタキシャル層と、この
抵抗低減用エピタキシャル層上に形成された第２導電型
からなるエピタキシャル層とを有し、前記抵抗低減用エ
ピタキシャル層の一部はその深さ方向全域に亘って第２
導電型からなる埋込拡散層で占められていることを特徴
とする半導体デバイス。２、前記埋込拡散層は前記半導体基体の主面に露出する
第２導電型の拡散領域に接触しているとともに各電極は
前記半導体基体の主面に設けられていることを特徴とす
る特許請求の範囲第１項記載の半導体デバイス。３、前記埋込拡散層上の第２導電型のエピタキシャル層
中に縦型パワーＭＯＳＦＥＴまたはパワーＮＰＮトラン
ジスタまたはＰＮＰトランジスタが、それ以外の部分に
バイポーラ素子またはＣＭＯＳ素子が形成されているこ
とを特徴とする特許請求の範囲第１項記載の半導体デバ
イス。