JPS63216370A - 半導体装置 - Google Patents
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- JPS63216370A JPS63216370A JP62048807A JP4880787A JPS63216370A JP S63216370 A JPS63216370 A JP S63216370A JP 62048807 A JP62048807 A JP 62048807A JP 4880787 A JP4880787 A JP 4880787A JP S63216370 A JPS63216370 A JP S63216370A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は素子間分離を必要とする半導体装置に係わり
、例えば、高出力トランジスタを含むモノリシック集積
回路に好適な半導体装置に関する。
、例えば、高出力トランジスタを含むモノリシック集積
回路に好適な半導体装置に関する。
（従来の技術）
大出力トランジスタを含むモノリシック集積回路におい
ては、従来、一般に大出力トランジスタのコレクタ電極
を半導体チップの表面から取り出すようになっている。
ては、従来、一般に大出力トランジスタのコレクタ電極
を半導体チップの表面から取り出すようになっている。
しかし、こにような構成では、半導体チップの面積が大
きくなるという問題がある。
きくなるという問題がある。
この問題を解決するために、第４図に示すようなモノリ
シック集積回路が考えられている。図示のモノリシック
集積回路は、Ｎ＋型の半導体基板１１の所定の位置に、
Ｎ型の第１の埋込み層１２を形成した後、Ｐ型のシリコ
ン単結晶をエピタキシャル成長させる。次に、このエピ
タキシャル層１３の表面から所定の位置にＮ型の第２の
埋込み、喘１４を形成後、Ｎ型のエピタキシャル層１５
を成長させる。最後に、Ｐ＋型の拡散層１６により、Ｐ
Ｎ分離を行なっている。
シック集積回路が考えられている。図示のモノリシック
集積回路は、Ｎ＋型の半導体基板１１の所定の位置に、
Ｎ型の第１の埋込み層１２を形成した後、Ｐ型のシリコ
ン単結晶をエピタキシャル成長させる。次に、このエピ
タキシャル層１３の表面から所定の位置にＮ型の第２の
埋込み、喘１４を形成後、Ｎ型のエピタキシャル層１５
を成長させる。最後に、Ｐ＋型の拡散層１６により、Ｐ
Ｎ分離を行なっている。
上記構成においては、Ｎ型のエピタキシャル層１５のう
ち、Ｐ＋型の拡散１１１６とＰ型のエピタキシャル層１
３によって分離された島領域１７には、小信号トランジ
スタ等が形成され、Ｎ＋型のシリコン半導体基板１１に
電気的につながるＮ型のエピタキシャル層１８には大出
力トランジスタが形成される。したがって、大出力トラ
ンジスタのコレクタ電極を半導体チップの表面から取り
出さなくてもよいので、半導体チップの面積を小さくす
ることができる。
ち、Ｐ＋型の拡散１１１６とＰ型のエピタキシャル層１
３によって分離された島領域１７には、小信号トランジ
スタ等が形成され、Ｎ＋型のシリコン半導体基板１１に
電気的につながるＮ型のエピタキシャル層１８には大出
力トランジスタが形成される。したがって、大出力トラ
ンジスタのコレクタ電極を半導体チップの表面から取り
出さなくてもよいので、半導体チップの面積を小さくす
ることができる。
しかし、このような構成では、Ｐ４″型の拡散層下６が
必要であり、このＰ４″型の拡散層を形成するときに、
縦方向とほぼ同じ横方向の拡散が不可避的に発生し、チ
ップ面積の増大を招くという問題が生じる。
必要であり、このＰ４″型の拡散層を形成するときに、
縦方向とほぼ同じ横方向の拡散が不可避的に発生し、チ
ップ面積の増大を招くという問題が生じる。
また、島領域１７とＮ型のエピタキシャル層１８とが同
じエピタキシャル成長によって同時に形成されるので、
両者の不純物濃度が同じになり、それぞれに作り込む半
導体素子の特性に合った不純物濃度を設定できないとい
う問題がある。
じエピタキシャル成長によって同時に形成されるので、
両者の不純物濃度が同じになり、それぞれに作り込む半
導体素子の特性に合った不純物濃度を設定できないとい
う問題がある。
（発明が解決しようとする問題点）
以上述べたように、大出力トランジスタのコレクタ電極
を半導体チップの裏面から取り出せるようにした従来の
半導体装置においては、ＰＮ分離によってチップ面積の
拡大を招くという問題や各半導体領域において、それぞ
れに作り込まれる素子に合った不純物濃度を設定するこ
とができないという問題があった。
を半導体チップの裏面から取り出せるようにした従来の
半導体装置においては、ＰＮ分離によってチップ面積の
拡大を招くという問題や各半導体領域において、それぞ
れに作り込まれる素子に合った不純物濃度を設定するこ
とができないという問題があった。
この発明は上述したような問題を解決することができる
半導体装置を提供することを目的とする。
半導体装置を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するためにこの発明は、°第１の導電型
の半導体領域の上に第２の導電型の第２の半導体領域を
形成し、この第２の半導体領域に、その表面から上記第
１の半導体領域に至る第１の導電型の第３の半導体領域
及び上記表面から該第１の半導体領域に達しない第４の
半導体領域を形成するようにしたものである。
の半導体領域の上に第２の導電型の第２の半導体領域を
形成し、この第２の半導体領域に、その表面から上記第
１の半導体領域に至る第１の導電型の第３の半導体領域
及び上記表面から該第１の半導体領域に達しない第４の
半導体領域を形成するようにしたものである。
（作用）
上記構成によれば、横方向のＰＮ分離が第２の導電型の
拡散層によってなされることがないので、ＰＮ分離に伴
うチップ面積の拡大を防止することができる。
拡散層によってなされることがないので、ＰＮ分離に伴
うチップ面積の拡大を防止することができる。
また、第２．第３の半導体領域は、個別に形成されるの
で、作り込む半導体素子の特性に合った不純物濃度を設
定することができる。
で、作り込む半導体素子の特性に合った不純物濃度を設
定することができる。
（実施例）
以下、図面を参照してこの発明の一実施例を詳細に説明
する。
する。
第１図（ａ）〜（Ｃ）はこの発明に係わる半導体装置の
一実施例の製造工程を示す断面図であ 、る。
一実施例の製造工程を示す断面図であ 、る。
まず、第１図（ａ）においては、Ｎ＋型の半導体基板（
比抵抗０〜０．０１５Ω１．厚さ３００〜５００μｍ）
の表面に、Ｐ型のシリコン（比抵抗５〜２０Ω１）を約
２０〜３０μｍエピタキシャル成長させ、エピタキシャ
ル層２２を形成する。
比抵抗０〜０．０１５Ω１．厚さ３００〜５００μｍ）
の表面に、Ｐ型のシリコン（比抵抗５〜２０Ω１）を約
２０〜３０μｍエピタキシャル成長させ、エピタキシャ
ル層２２を形成する。
次に、第１図（ｂ）では、Ｐ型のエピタキシャル層２２
の表面からＮ型の不純物を選択拡散し、Ｎ型の半導体領
域２３を形成する。この時、Ｎ型の半導体領域２３はＮ
ゝ型シリコン半導体基板２１とつながるようにする。
の表面からＮ型の不純物を選択拡散し、Ｎ型の半導体領
域２３を形成する。この時、Ｎ型の半導体領域２３はＮ
ゝ型シリコン半導体基板２１とつながるようにする。
最後に、第１図（Ｃ）においては、Ｐ型のエピタキシャ
ル層２２の表面からＮ型の不純物を選択拡散し、Ｎ型の
半導体領域２４を形成する。但し、この場合は、上記Ｎ
型の半導体領域２３とは異なり、ｐ型のシリコン半導体
基板２１につながらないようにする。これにより、Ｎ型
の半導体装置２４は、Ｐ型のエピタキシャル層２２に囲
まれた島領域となる。
ル層２２の表面からＮ型の不純物を選択拡散し、Ｎ型の
半導体領域２４を形成する。但し、この場合は、上記Ｎ
型の半導体領域２３とは異なり、ｐ型のシリコン半導体
基板２１につながらないようにする。これにより、Ｎ型
の半導体装置２４は、Ｐ型のエピタキシャル層２２に囲
まれた島領域となる。
第２図は上記構成をもつ半導体装置に素子を作り込んだ
場合の断面檎造を示す。
場合の断面檎造を示す。
なお、第２図では、島領域となるＮ型のエピタキシャル
層２４として２４ａ、２４ｂの２つを示す。
層２４として２４ａ、２４ｂの２つを示す。
Ｐ型のエピタキシャル層２２からＮ＋型のシリコン半導
体基板２１につながるＮ型の半導体領域２３に形成され
る素子は、例えばパワー素子として良く知られるＤ−Ｍ
ＯＳ型の電界効果トランジスタ（以下、ＦＥＴと記す）
である。ここで、２５１はベースであり、２５２はソー
スであり、２５３はゲートである。
体基板２１につながるＮ型の半導体領域２３に形成され
る素子は、例えばパワー素子として良く知られるＤ−Ｍ
ＯＳ型の電界効果トランジスタ（以下、ＦＥＴと記す）
である。ここで、２５１はベースであり、２５２はソー
スであり、２５３はゲートである。
また、一方のＮ型の半導体領域２４ａには、例えば、耐
圧をさほど必要としないＮＰＮ型のバイポーラトランジ
スタ２６が形成されている。ここで、２６１はこのトラ
ンジスタ２６のベースであり、２６２はエミッタであり
、２６３はコレクタである。他方のＮ型の半導体領域２
４ｂには、ＰチャンネルＭＯ８ＦＥＴ２７とＮチャンネ
ルＭＯ８ＦＥＴ２８が形成されている。ここで、２７１
．２８１は各ＦＥＴ２７．２８のソースであり、２７２
，２８２は同じくドレインであり、２７３．２８３は同
じくゲートである。
圧をさほど必要としないＮＰＮ型のバイポーラトランジ
スタ２６が形成されている。ここで、２６１はこのトラ
ンジスタ２６のベースであり、２６２はエミッタであり
、２６３はコレクタである。他方のＮ型の半導体領域２
４ｂには、ＰチャンネルＭＯ８ＦＥＴ２７とＮチャンネ
ルＭＯ８ＦＥＴ２８が形成されている。ここで、２７１
．２８１は各ＦＥＴ２７．２８のソースであり、２７２
，２８２は同じくドレインであり、２７３．２８３は同
じくゲートである。
なお、上記ＦＥＴ２５．２７．２８やバイポーラトラン
ジスタ２９は詳細は省略するが、周知の方法で作られる
ものである。
ジスタ２９は詳細は省略するが、周知の方法で作られる
ものである。
２９は半導体チップの表面に形成された絶縁膜であり、
３０は半導体チップの裏面に形成された上記Ｄ−ＭＯ３
型ＦＥＴのドレイン電極として使われる導電体層である
。
３０は半導体チップの裏面に形成された上記Ｄ−ＭＯ３
型ＦＥＴのドレイン電極として使われる導電体層である
。
以上述べたようにこの実施例は、Ｐ型のエピタキシャル
層２２にＮ型の不純物を選択拡散することにより、Ｎ型
の半導体領域２３．２４を形成するようにしたものであ
る。したがって、この大箱例によれば、横方向のＰＮ分
離をＰ１型の拡散層１６を使って行なう従来の半導体装
置と違って、例えば、第２図に示すＸの距離を小さくす
ることができ、横方向のＰＮ分離に伴うチップ面積の拡
大を防ぐことができる。
層２２にＮ型の不純物を選択拡散することにより、Ｎ型
の半導体領域２３．２４を形成するようにしたものであ
る。したがって、この大箱例によれば、横方向のＰＮ分
離をＰ１型の拡散層１６を使って行なう従来の半導体装
置と違って、例えば、第２図に示すＸの距離を小さくす
ることができ、横方向のＰＮ分離に伴うチップ面積の拡
大を防ぐことができる。
また、各Ｎ型の半導体領域２３．２４を拡散により個別
に形成することにより、各半導体領域２３．２４の不純
物濃度を別々に設定することができ、作り込む素子の特
性に合った不純物濃度を設定することができる。
に形成することにより、各半導体領域２３．２４の不純
物濃度を別々に設定することができ、作り込む素子の特
性に合った不純物濃度を設定することができる。
さらに、Ｎ型の半導体領域２３．２４を、Ｐ型のエピタ
キシャル１１２２の表面からの不純物の拡散によって形
成しているので、半導体領域２３゜２４の表面積が広く
なり、表面を使用する半導体素子に好都合な半導体領域
を設定することができる。
キシャル１１２２の表面からの不純物の拡散によって形
成しているので、半導体領域２３゜２４の表面積が広く
なり、表面を使用する半導体素子に好都合な半導体領域
を設定することができる。
第３図はこの発明の他の実施例の構成を示す断面図であ
る。先の実施例では、Ｐ型のエピタキシャル１１２２の
表面からＮ型のシリコン半導体基板２１まで形成される
半導体領域２３を不純物の拡散だけで形成する場合を説
明したが、この実施例では、Ｎ＋型埋め込み層３１１と
不純物の拡散層３１２を使って形成するにしたものであ
る。すなわち、まず、Ｐ型のエピタキシャルＷＪ２２を
形成する前に、Ｎ＋型のシリコン半導体基板２１の上に
Ｎｏ型の埋め込み層３１１を形成する。次に、Ｐ型のエ
ピタキシャル層２２を形成した後、その表面からＮｏの
埋込み層３１１につなげるように、不純物を拡散し、拡
散層３１２を形成する。
る。先の実施例では、Ｐ型のエピタキシャル１１２２の
表面からＮ型のシリコン半導体基板２１まで形成される
半導体領域２３を不純物の拡散だけで形成する場合を説
明したが、この実施例では、Ｎ＋型埋め込み層３１１と
不純物の拡散層３１２を使って形成するにしたものであ
る。すなわち、まず、Ｐ型のエピタキシャルＷＪ２２を
形成する前に、Ｎ＋型のシリコン半導体基板２１の上に
Ｎｏ型の埋め込み層３１１を形成する。次に、Ｐ型のエ
ピタキシャル層２２を形成した後、その表面からＮｏの
埋込み層３１１につなげるように、不純物を拡散し、拡
散層３１２を形成する。
このような構成によれば、先の実施例と同様の効果を得
ることができることは勿論、さらに、半導体領域３１を
形成するための不純物の拡散時間を短縮することができ
る。また、半導体領域３１の厚みを厚くすることができ
るので、高耐圧半導体素子の搭載が可能となる。
ることができることは勿論、さらに、半導体領域３１を
形成するための不純物の拡散時間を短縮することができ
る。また、半導体領域３１の厚みを厚くすることができ
るので、高耐圧半導体素子の搭載が可能となる。
以上この発明の実施例をいくつか説明したが、この発明
はこのような実施例に限定されるものではなく、他にも
、発明の要旨を逸脱しない範囲で種々様々変形実施可能
なことは勿論である。
はこのような実施例に限定されるものではなく、他にも
、発明の要旨を逸脱しない範囲で種々様々変形実施可能
なことは勿論である。
［発明の効果］
以上述べたようにこの発明によれば、横方向のＰＮ分離
に伴うチップ面積の拡大を防止することができるととも
に、それぞれの半導体領域において、作り込む半導体素
子の特性に合った不純物濃度を設定することができる半
導体装置を提供することができる。
に伴うチップ面積の拡大を防止することができるととも
に、それぞれの半導体領域において、作り込む半導体素
子の特性に合った不純物濃度を設定することができる半
導体装置を提供することができる。
第１図はこの発明に係わる半導体装置の一実施例の製造
工程を示す断面図、第２図は第１図で説明した半導体装
置に半導体素子を作り込んだ状態を示す断面図、第３図
はこの発明に係わる半導体装置の他の実施例の構成を示
す断面図、第４図は従来の半導体装置の構成を示す断面
図である。 ２１・・・Ｎ型のシリコン半導体基板、２２・・・Ｐ型
のエピタキシャル層、２３，２４２４ａ、２４ｂ。 ３１・・・Ｎ型の半導体領域、２５・・・Ｄ−ＭＯＳＦ
ＥＴ、２６・・・ＮＰＮ型のバイポーラトランジスタ、
２７．２８・・・ＭＯＳＦＥＴ、２９・・・絶縁層、３
０・・・導電体層、３１１・・・Ｎ＋型の埋込み層、３
１２・・・Ｎ型の拡散層。 出願人代理人 弁理士 鈴江武彦 宵１図
工程を示す断面図、第２図は第１図で説明した半導体装
置に半導体素子を作り込んだ状態を示す断面図、第３図
はこの発明に係わる半導体装置の他の実施例の構成を示
す断面図、第４図は従来の半導体装置の構成を示す断面
図である。 ２１・・・Ｎ型のシリコン半導体基板、２２・・・Ｐ型
のエピタキシャル層、２３，２４２４ａ、２４ｂ。 ３１・・・Ｎ型の半導体領域、２５・・・Ｄ−ＭＯＳＦ
ＥＴ、２６・・・ＮＰＮ型のバイポーラトランジスタ、
２７．２８・・・ＭＯＳＦＥＴ、２９・・・絶縁層、３
０・・・導電体層、３１１・・・Ｎ＋型の埋込み層、３
１２・・・Ｎ型の拡散層。 出願人代理人 弁理士 鈴江武彦 宵１図
Claims (3)
- （１）第１の導電型の第１の半導体領域と、この第１の
半導体領域の上に形成された第２の導電体型の第２の半
導体領域と、 この第２の半導体領域に、その表面から上記第１の半導
体領域に至るように形成された第１の導電型の第３の半
導体領域と、 上記第２の半導体領域に、その表面から上記第１の半導
体領域に達する前の所定位置まで形成された第４の半導
体領域と、 を具備し、上記第３の半導体領域と上記第４の半導体領
域に半導体素子を形成するようにしたことを特徴とする
半導体装置。 - （２）上記第３の半導体領域は、不純物の拡散により形
成されていることを特徴とする特許請求の範囲第１項記
載の半導体装置。 - （３）上記第３の半導体領域は、 上記第１の半導体領域の表面に形成された第１の導電型
の埋め込み層と、 上記第２の半導体領域に、その表面から上記第１の導電
型の埋込み層に至るように形成された拡散層と、 を具備したことを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048807A JPS63216370A (ja) | 1987-03-05 | 1987-03-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048807A JPS63216370A (ja) | 1987-03-05 | 1987-03-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63216370A true JPS63216370A (ja) | 1988-09-08 |
| JPH0413861B2 JPH0413861B2 (ja) | 1992-03-11 |
Family
ID=12813479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62048807A Granted JPS63216370A (ja) | 1987-03-05 | 1987-03-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63216370A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143454A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体デバイス |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155768A (en) * | 1981-03-23 | 1982-09-25 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5835978A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 半導体装置 |
| JPS6017943A (ja) * | 1983-07-08 | 1985-01-29 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60258949A (ja) * | 1985-01-04 | 1985-12-20 | Nec Corp | 相補型電界効果半導体装置 |
-
1987
- 1987-03-05 JP JP62048807A patent/JPS63216370A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57155768A (en) * | 1981-03-23 | 1982-09-25 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5835978A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 半導体装置 |
| JPS6017943A (ja) * | 1983-07-08 | 1985-01-29 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60258949A (ja) * | 1985-01-04 | 1985-12-20 | Nec Corp | 相補型電界効果半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143454A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0413861B2 (ja) | 1992-03-11 |
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