JPS61281545A - バイポ−ラ・ｃｍｏｓ半導体装置 - Google Patents
バイポ−ラ・ｃｍｏｓ半導体装置Info
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- JPS61281545A JPS61281545A JP60123172A JP12317285A JPS61281545A JP S61281545 A JPS61281545 A JP S61281545A JP 60123172 A JP60123172 A JP 60123172A JP 12317285 A JP12317285 A JP 12317285A JP S61281545 A JPS61281545 A JP S61281545A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、一つの半導体基板」二にバイポーラｔ・ラン
ジスタとＣＭＯＳを共存させた半導体装置４に関する。
ジスタとＣＭＯＳを共存させた半導体装置４に関する。
一つの半導体基板上にバイポーラトランジスタとｃＭｏ
ｓを共存させ今場合、従来は第２図の流れ図に示す様に
、ｐ型Ｓｉ基板ｌ上の一部にｎ゛埋込層２を設け（Ａ）
、次いで基板Ｉ上にｎ一層３□をエピタキシャル成長さ
せ、ｎ一層３の表面よりｐ基板上に到達するＰアイソレ
ーシッン拡散層４を設け、各々の、バイポーラトランジ
スタをｐｎ接合により電気的に絶縁し、、ｎチャネルＭ
Ｏ３ＰＥＴ部においては 。 イオン打込によりｐ−ウェル層５を設け（Ｂ）、さらに
バイボニラ部においてはコレクタ直列抵抗を減少させる
ために、ｎ°埋込層２に到達するｎ゛カラー拡散層６を
設け、ｐ゛ベース拡散層７．ｎ。 エミッタ拡散層８を設ける一方、Ｃ８０５部においては
ｐ−ウェル層５の領域中にｎ０ソ一ス／ドレイン拡散層
９、他の部分にｐ゛ソース／ドレイン拡散層１０を設け
（Ｃ）、つづいてｎ・エミ、７タ層８゜ｐ４ベース層７
．ｎ′カラー層６にそれぞれエミッタ電極１１．ベース
電極１２．コレクタ電極１３を設け、ｃＭｏｓ部のソー
ス／Ｉルイン間の表面に絶縁膜１５を介してゲート】４
を設けるとともに、ソース／ドレイン９．１０にそれぞ
れソース／ドレイン電極１６を設けること６冊より、バ
イポーラトランジスタ２１、ｎチャネルＭＯ５ＦＥＴ２
２． ｐチャネルＭＯ５ＦＥＴ２３よりなるバイポー
ラ・ＣＭＯ５半導体装置が構成される。 しかしながら、この様な構造では、ｎチャネルＭＯ５Ｐ
ＥＴ部２２ニおいては、ｐ−ウェル層５−−ｎ−エピタ
キシャル層３− ｐ基板ｌにより、またｐチャネルＭＯ
５ＦＩ！Ｔ部２３においては、ｐ１ソース／ド□レイン
ｊｉｉｌＯｎ−エピタキシャル層３− ｐ基板１により
それぞれ寄生ｐｎｐ ｌ・ランジスタを構成してしまい
、しかもベースに相当するｎ−エピタキシャル層３は耐
圧を維持するため低い不純物濃度を有するため、寄生ｐ
ｎｐ ｔランジスタのｈｒｔが大きく、ラッチアップが
生じてしまうという欠点があった。
ｓを共存させ今場合、従来は第２図の流れ図に示す様に
、ｐ型Ｓｉ基板ｌ上の一部にｎ゛埋込層２を設け（Ａ）
、次いで基板Ｉ上にｎ一層３□をエピタキシャル成長さ
せ、ｎ一層３の表面よりｐ基板上に到達するＰアイソレ
ーシッン拡散層４を設け、各々の、バイポーラトランジ
スタをｐｎ接合により電気的に絶縁し、、ｎチャネルＭ
Ｏ３ＰＥＴ部においては 。 イオン打込によりｐ−ウェル層５を設け（Ｂ）、さらに
バイボニラ部においてはコレクタ直列抵抗を減少させる
ために、ｎ°埋込層２に到達するｎ゛カラー拡散層６を
設け、ｐ゛ベース拡散層７．ｎ。 エミッタ拡散層８を設ける一方、Ｃ８０５部においては
ｐ−ウェル層５の領域中にｎ０ソ一ス／ドレイン拡散層
９、他の部分にｐ゛ソース／ドレイン拡散層１０を設け
（Ｃ）、つづいてｎ・エミ、７タ層８゜ｐ４ベース層７
．ｎ′カラー層６にそれぞれエミッタ電極１１．ベース
電極１２．コレクタ電極１３を設け、ｃＭｏｓ部のソー
ス／Ｉルイン間の表面に絶縁膜１５を介してゲート】４
を設けるとともに、ソース／ドレイン９．１０にそれぞ
れソース／ドレイン電極１６を設けること６冊より、バ
イポーラトランジスタ２１、ｎチャネルＭＯ５ＦＥＴ２
２． ｐチャネルＭＯ５ＦＥＴ２３よりなるバイポー
ラ・ＣＭＯ５半導体装置が構成される。 しかしながら、この様な構造では、ｎチャネルＭＯ５Ｐ
ＥＴ部２２ニおいては、ｐ−ウェル層５−−ｎ−エピタ
キシャル層３− ｐ基板ｌにより、またｐチャネルＭＯ
５ＦＩ！Ｔ部２３においては、ｐ１ソース／ド□レイン
ｊｉｉｌＯｎ−エピタキシャル層３− ｐ基板１により
それぞれ寄生ｐｎｐ ｌ・ランジスタを構成してしまい
、しかもベースに相当するｎ−エピタキシャル層３は耐
圧を維持するため低い不純物濃度を有するため、寄生ｐ
ｎｐ ｔランジスタのｈｒｔが大きく、ラッチアップが
生じてしまうという欠点があった。
本発明は、１述の欠点を除いてＣ８０５部の寄生バイポ
ーラトランジスタによるラッチアップを防止でき、しか
もこれにより製造の際の工程数を増す必要のないバイポ
ーラ・（ＪＯ５半導体装置を捉供することを目的とする
。
ーラトランジスタによるラッチアップを防止でき、しか
もこれにより製造の際の工程数を増す必要のないバイポ
ーラ・（ＪＯ５半導体装置を捉供することを目的とする
。
【発明の要点］
本発明は、ＣＭＯ５と共存するバイポーラトランジスタ
が第一導電型の半導体基板上に第二導電型のエピタキシ
ャル層、そのエピタキシャル層と基板の間の埋込拡散層
およびその埋込拡散層とエピタキシャル層表面との間を
連結するカラー層からなるコレクタと、エピタキシャル
層内に形成された第一導電型のベースと、そのベース層
内に形成された第二導電型のエミッタとからなる半導体
装置のＣＭＯ５の各ＭＯ３ＰＩ！Ｔがそれぞれバイポー
ラトランジスタの埋込拡散層と同一工程で形成される第
二導電型の埋込拡散層およびバイポーラトランジスタの
カラー層と同一工程で形成され、埋込拡散層とエピタキ
シャル層表面との間を連結する第二導電型のチャネルス
トッパ層を有することにより上記の目的を達成する。 【発明の実施例】 。 本発明によるバイポーラ□・ＣＭＯ５半導体装置の一実
施例の製造工程を第１図に流れ図で示す、第２図と共通
の部分には同一の゛符号が付され１゛て”い□る。 第１図（Ａ）ばｐ型ｓｔｙ板１上の−―に３ｍ所のｎ゛
埋込層２を設ける工程、第１図（Ｂ）は１板１上にｎ−
エピタキシャルＮ３を成長させ、ｐ°拡散層４によりバ
イポーラ部とｃＭ’ｎｓ部とを分細し、さらにｎチャネ
ルＭＯ５ＦＩｉＴ部においてはイオン打込によりｐ−ウ
ェル層５を設ける工程を示す、第１図（Ｃ）は、バイポ
ーラ部にｎ＋カラー拡散層６を設ける”′ と同工程
でＣ８０５部のｎ゛埋込層２に到達する゛ようにｎ゛チ
ャネルストンパ拡散層１７を設け、′ｎチャネルＰＩＯ
８ＦＩ！Ｔ部においてはｐ−ウェル層５′中にｎ９ソ一
ス／ドレイン拡散層９、ｐチャネルＭＯ５ＦＩｉＴ部に
おいてはエピタキシャル層３゛中にｐ′″ソース／ドレ
イン拡数層１０を形成する工程を示゛す、さらに第１図
（Ｄ）におＬｊると同様゛にｎｐｎ”）ランジスタ２１
のｎ１工ミンタ層ａ、ｐ”ベース層７ ｌ’ｎ ’ ”
カラー層６にそれぞれエミッタ電極１１．ベー スミ電
極１２、コレクタ電極■３を設け、Ｃ８０５部の各ソー
ス。 ドレイン間の絶縁膜１５上にゲート電極１４を設けると
共に、ソース／ドレイン９，１０にそれぞれソース／ド
レイン電極１６を設けることによりバイポーラ・Ｃ）１
０５半導体装置′が構成される。どのような′製造工程
は第２図に示した従来のバイポーラ・ＣＭＯ５半導体装
置の製造工程と同一の工程数で実施で′□きる。
が第一導電型の半導体基板上に第二導電型のエピタキシ
ャル層、そのエピタキシャル層と基板の間の埋込拡散層
およびその埋込拡散層とエピタキシャル層表面との間を
連結するカラー層からなるコレクタと、エピタキシャル
層内に形成された第一導電型のベースと、そのベース層
内に形成された第二導電型のエミッタとからなる半導体
装置のＣＭＯ５の各ＭＯ３ＰＩ！Ｔがそれぞれバイポー
ラトランジスタの埋込拡散層と同一工程で形成される第
二導電型の埋込拡散層およびバイポーラトランジスタの
カラー層と同一工程で形成され、埋込拡散層とエピタキ
シャル層表面との間を連結する第二導電型のチャネルス
トッパ層を有することにより上記の目的を達成する。 【発明の実施例】 。 本発明によるバイポーラ□・ＣＭＯ５半導体装置の一実
施例の製造工程を第１図に流れ図で示す、第２図と共通
の部分には同一の゛符号が付され１゛て”い□る。 第１図（Ａ）ばｐ型ｓｔｙ板１上の−―に３ｍ所のｎ゛
埋込層２を設ける工程、第１図（Ｂ）は１板１上にｎ−
エピタキシャルＮ３を成長させ、ｐ°拡散層４によりバ
イポーラ部とｃＭ’ｎｓ部とを分細し、さらにｎチャネ
ルＭＯ５ＦＩｉＴ部においてはイオン打込によりｐ−ウ
ェル層５を設ける工程を示す、第１図（Ｃ）は、バイポ
ーラ部にｎ＋カラー拡散層６を設ける”′ と同工程
でＣ８０５部のｎ゛埋込層２に到達する゛ようにｎ゛チ
ャネルストンパ拡散層１７を設け、′ｎチャネルＰＩＯ
８ＦＩ！Ｔ部においてはｐ−ウェル層５′中にｎ９ソ一
ス／ドレイン拡散層９、ｐチャネルＭＯ５ＦＩｉＴ部に
おいてはエピタキシャル層３゛中にｐ′″ソース／ドレ
イン拡数層１０を形成する工程を示゛す、さらに第１図
（Ｄ）におＬｊると同様゛にｎｐｎ”）ランジスタ２１
のｎ１工ミンタ層ａ、ｐ”ベース層７ ｌ’ｎ ’ ”
カラー層６にそれぞれエミッタ電極１１．ベー スミ電
極１２、コレクタ電極■３を設け、Ｃ８０５部の各ソー
ス。 ドレイン間の絶縁膜１５上にゲート電極１４を設けると
共に、ソース／ドレイン９，１０にそれぞれソース／ド
レイン電極１６を設けることによりバイポーラ・Ｃ）１
０５半導体装置′が構成される。どのような′製造工程
は第２図に示した従来のバイポーラ・ＣＭＯ５半導体装
置の製造工程と同一の工程数で実施で′□きる。
【発明の効果】 ゛
本発明によれば、バイポーラ・ＣＭＯ５半導体装置にお
いてバイポーラ部の埋込層、カラー層と同工程によ″っ
てｃｎｏｓ部に埋・込層およびチャネルストッパ層゛を
設けるどとにより、６Ｍ０３部の寄生バイポーラトラン
ジスタのベース領域の囲む領域の不純物濃度を高くシミ
これにより寄生トランジスタめｈ口を低下させることが
でき、その結果とじて工程数を増すことなくラッチアッ
プ防止を行えるので得られる効果は極めて大きい。
いてバイポーラ部の埋込層、カラー層と同工程によ″っ
てｃｎｏｓ部に埋・込層およびチャネルストッパ層゛を
設けるどとにより、６Ｍ０３部の寄生バイポーラトラン
ジスタのベース領域の囲む領域の不純物濃度を高くシミ
これにより寄生トランジスタめｈ口を低下させることが
でき、その結果とじて工程数を増すことなくラッチアッ
プ防止を行えるので得られる効果は極めて大きい。
第１図は本発明の一実施例の製造工程を順に示す断面図
、第２図は従来例の製造工程を示す断面図である。 ｌａｐ型Ｓｔ基板、２：ｎ１埋込層、３＋ｎ−１ピタキ
シャル層、 ４：ｐアイフレー９日ン層、５：ｐ−ウ
ェル層、６：ｎ１力ラ一層、７：ｐ＋ベース層、８：ｎ
“エミツタ層、９：ｎ゛ソース／ド１４２層 １０：ｐ
” ソース／ドレイン層、１７：ｎ＋チャネルストッパ
層。 ７一
、第２図は従来例の製造工程を示す断面図である。 ｌａｐ型Ｓｔ基板、２：ｎ１埋込層、３＋ｎ−１ピタキ
シャル層、 ４：ｐアイフレー９日ン層、５：ｐ−ウ
ェル層、６：ｎ１力ラ一層、７：ｐ＋ベース層、８：ｎ
“エミツタ層、９：ｎ゛ソース／ド１４２層 １０：ｐ
” ソース／ドレイン層、１７：ｎ＋チャネルストッパ
層。 ７一
Claims (1)
- １）ＣＭＯＳと共存するバイポーラトランジスタが第一
導電型の半導体基板上に第二導電型のエピタキシャル層
と前記基板との間の埋込拡散層および該埋込拡散層と前
記エピタキシャル層表面との間を連結するカラー層から
なるコレクタと、エピタキシャル層内に形成された第一
導電型のベースと、該ベース層内に形成された第二導電
型のエミッタとからなるものにおいて、ＣＭＯＳの各Ｍ
ＯＳＦＥＴがそれぞれバイポーラトランジスタの前記埋
込拡散層と同一工程で形成される第二導電型の埋込拡散
層およびバイポーラトランジスタの前記カラー層と同一
工程で形成され、該埋込拡散層と前記エピタキシャル層
表面との間を連結する第二導電型のチャネルストッパ層
を有することを特徴とするバイポーラ・ＣＭＯＳ半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123172A JPS61281545A (ja) | 1985-06-06 | 1985-06-06 | バイポ−ラ・ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123172A JPS61281545A (ja) | 1985-06-06 | 1985-06-06 | バイポ−ラ・ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61281545A true JPS61281545A (ja) | 1986-12-11 |
| JPH0369180B2 JPH0369180B2 (ja) | 1991-10-31 |
Family
ID=14853964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123172A Granted JPS61281545A (ja) | 1985-06-06 | 1985-06-06 | バイポ−ラ・ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281545A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0384396A2 (en) * | 1989-02-20 | 1990-08-29 | Kabushiki Kaisha Toshiba | Bi-CMOS semiconductor device having memory cells formed in isolated wells |
| EP0428067A2 (en) * | 1989-11-10 | 1991-05-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of manufacturing the same |
| US5099303A (en) * | 1990-04-03 | 1992-03-24 | Oki Electric Industry Co., Ltd. | BiCMOS integrated circuit with shallow n-wells |
| US5198374A (en) * | 1990-04-03 | 1993-03-30 | Oki Electric Industry Co., Ltd. | Method of making biCMOS integrated circuit with shallow N-wells |
| EP0782192A1 (en) * | 1995-12-30 | 1997-07-02 | Samsung Electronics Co., Ltd. | Electrostatic discharge structure of semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216455A (ja) * | 1982-06-09 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59188162A (ja) * | 1983-11-29 | 1984-10-25 | Ricoh Co Ltd | 半導体集積回路装置 |
-
1985
- 1985-06-06 JP JP60123172A patent/JPS61281545A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216455A (ja) * | 1982-06-09 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59188162A (ja) * | 1983-11-29 | 1984-10-25 | Ricoh Co Ltd | 半導体集積回路装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0384396A2 (en) * | 1989-02-20 | 1990-08-29 | Kabushiki Kaisha Toshiba | Bi-CMOS semiconductor device having memory cells formed in isolated wells |
| EP0428067A2 (en) * | 1989-11-10 | 1991-05-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of manufacturing the same |
| US5099303A (en) * | 1990-04-03 | 1992-03-24 | Oki Electric Industry Co., Ltd. | BiCMOS integrated circuit with shallow n-wells |
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| EP0782192A1 (en) * | 1995-12-30 | 1997-07-02 | Samsung Electronics Co., Ltd. | Electrostatic discharge structure of semiconductor device |
| US5760446A (en) * | 1995-12-30 | 1998-06-02 | Samsung Electronics Co., Ltd. | Electrostatic discharge structure of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0369180B2 (ja) | 1991-10-31 |
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