JPH03105964A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03105964A JPH03105964A JP24421489A JP24421489A JPH03105964A JP H03105964 A JPH03105964 A JP H03105964A JP 24421489 A JP24421489 A JP 24421489A JP 24421489 A JP24421489 A JP 24421489A JP H03105964 A JPH03105964 A JP H03105964A
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- JP
- Japan
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- type
- layer
- bipolar transistor
- npn bipolar
- transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 230000003071 parasitic effect Effects 0.000 abstract description 12
- 238000000605 extraction Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
−ＣＭＯＳと記す）を有する半導体装置に関する。
従来のＥｉ−ＣＭＯＳを有する半導体装置は、第２図に
示すようにＮＰＮバイポーラトランジスタ及びＭＯＳト
ランジスタがＰ＋型埋込層３及びＰ型拡散層５によって
形戊されるＰ型分離領域によって分離されていた。
示すようにＮＰＮバイポーラトランジスタ及びＭＯＳト
ランジスタがＰ＋型埋込層３及びＰ型拡散層５によって
形戊されるＰ型分離領域によって分離されていた。
上述した従来の半導体装置はＮＰＮバイポーラトランジ
スタエ個につき、それぞれ、Ｐ型分離領域が必要となり
、ＮＰＮバイポーラトランジスタと隣接するＮＰＮバイ
ポーラトランジスタを接近させることが出来ず、また、
ＰチャネルＭＯＳトランジスタとも接近させることが出
来ないため、集積度を向上させることが出来ないという
欠点があった。
スタエ個につき、それぞれ、Ｐ型分離領域が必要となり
、ＮＰＮバイポーラトランジスタと隣接するＮＰＮバイ
ポーラトランジスタを接近させることが出来ず、また、
ＰチャネルＭＯＳトランジスタとも接近させることが出
来ないため、集積度を向上させることが出来ないという
欠点があった。
第３図はＢｉ−ＣＭＯＳを使用した回路〆図である。
第３図において、第１のＮＰＮバイポーラトランジスタ
３０３及び第３のＮＰＮバイポーラトランジスタ３０７
のコレクタは、同一の電源ＶＣＣに接続され、また、第
ｌのＰチャネルＭＯＳトランジスタ３０１及び、第２の
ＰチャネルＭＯＳトランジスタ３０５の基板電位は、同
様に電源Ｖ。０に接続されている。そして、これらＮＰ
Ｎバイポーラトランジスタ３０３，３０７及びＰチャネ
ルＭＯＳトランジスタ３０１，３０５は、Ｎ＋型埋込〆
層上に形或され、それぞれのＮ＋型埋込層は同一の電源
■。Ｃの電位となるため、電位的には、これらＮＰＮバ
イポーラトランジスタ３０３．３０７及びＰチャネルＭ
ＯＳトランジスタ３０１，３０５のＮ＋型埋込層は接続
され、同一のＮ＋型埋込層とチャネルＭＯＳトランジス
タを接近させると、寄生ＰＮＰバイポーラトランジスタ
の電流増幅率が大きくなり寄生サイリスタによるラッチ
アップが生じる。従って、同一のＮ＋型埋込層上に複数
のＮＰＮバイポーラトランジスタ及びＰチャネルＭＯＳ
トランジスタを形或することはできなかった。
３０３及び第３のＮＰＮバイポーラトランジスタ３０７
のコレクタは、同一の電源ＶＣＣに接続され、また、第
ｌのＰチャネルＭＯＳトランジスタ３０１及び、第２の
ＰチャネルＭＯＳトランジスタ３０５の基板電位は、同
様に電源Ｖ。０に接続されている。そして、これらＮＰ
Ｎバイポーラトランジスタ３０３，３０７及びＰチャネ
ルＭＯＳトランジスタ３０１，３０５は、Ｎ＋型埋込〆
層上に形或され、それぞれのＮ＋型埋込層は同一の電源
■。Ｃの電位となるため、電位的には、これらＮＰＮバ
イポーラトランジスタ３０３．３０７及びＰチャネルＭ
ＯＳトランジスタ３０１，３０５のＮ＋型埋込層は接続
され、同一のＮ＋型埋込層とチャネルＭＯＳトランジス
タを接近させると、寄生ＰＮＰバイポーラトランジスタ
の電流増幅率が大きくなり寄生サイリスタによるラッチ
アップが生じる。従って、同一のＮ＋型埋込層上に複数
のＮＰＮバイポーラトランジスタ及びＰチャネルＭＯＳ
トランジスタを形或することはできなかった。
本発明の半導体装置は、バイポーラトランジスタ及びＭ
ＯＳトランジスタを有する半導体装置において、複数の
バイポーラトランジスタが共通の埋込層上に設けた埋込
層と同一導電型の高濃度拡散層を介して互に接近して配
置されているか、又はバイポーラトランジスタとＭＯＳ
トランジスタの間に設けたバイポーラトランジスタのコ
レクタ領域と同一導電型の高濃度拡散層を有して構成さ
れる。
ＯＳトランジスタを有する半導体装置において、複数の
バイポーラトランジスタが共通の埋込層上に設けた埋込
層と同一導電型の高濃度拡散層を介して互に接近して配
置されているか、又はバイポーラトランジスタとＭＯＳ
トランジスタの間に設けたバイポーラトランジスタのコ
レクタ領域と同一導電型の高濃度拡散層を有して構成さ
れる。
次に、本発明について図面を参照して説明する。
第１図（ａ） ， （ｂ）は本発明の第１の実施例のレ
イアウト図、及びＡ−Ａ’線断面図である。
イアウト図、及びＡ−Ａ’線断面図である。
第１図（ａ） ， （ｂ）に示すように、コレクタ電極
であるＮ＋型埋込層２を共用した２個のＮＰＮバイポー
ラトランジスタがＮ型エビタキシャル層４上に形戒され
ている。なお，ＮＰＮバイポーラトランジスタは、Ｎ型
エミッタ層８，Ｐ型ベース層７，Ｐ＋型ベース引出領域
１１，及びＮ＋型コレクタ引出領域１０により構或され
ている。そして、２個のＮＰＮバイポーラトランジスタ
の間にはＮ＋型コレクタ引出領域１０と同一工程により
形成されたＮ＋型拡散層６がある。このＮ＋型拡散層６
が寄生ＰＮＰバイポーラトランジスタの電流利得率を抑
える。また、他の素子と分離するため２個のＮＰＮバイ
ポーラトランジスタの周囲には、Ｐ＋型埋込層３及びＰ
型拡散層５がある。Ｎ＋フレクタ引出領域１０は電源Ｖ
。０に接続され、２個のＮ＋型エミッタ層８は、それぞ
れ別の出力端子に接続され、Ｐ＋型ベース引出領域１１
はそれぞれ別のＰチャネルＭＯＳトランジスタのドレイ
ン端子に接続され、２個のＮＰＮバイポーラトランジス
タはそれぞれ異なったＢｉ−ＣＭＯＳ論理ゲートのプル
アップトランジスタとして動作する。
であるＮ＋型埋込層２を共用した２個のＮＰＮバイポー
ラトランジスタがＮ型エビタキシャル層４上に形戒され
ている。なお，ＮＰＮバイポーラトランジスタは、Ｎ型
エミッタ層８，Ｐ型ベース層７，Ｐ＋型ベース引出領域
１１，及びＮ＋型コレクタ引出領域１０により構或され
ている。そして、２個のＮＰＮバイポーラトランジスタ
の間にはＮ＋型コレクタ引出領域１０と同一工程により
形成されたＮ＋型拡散層６がある。このＮ＋型拡散層６
が寄生ＰＮＰバイポーラトランジスタの電流利得率を抑
える。また、他の素子と分離するため２個のＮＰＮバイ
ポーラトランジスタの周囲には、Ｐ＋型埋込層３及びＰ
型拡散層５がある。Ｎ＋フレクタ引出領域１０は電源Ｖ
。０に接続され、２個のＮ＋型エミッタ層８は、それぞ
れ別の出力端子に接続され、Ｐ＋型ベース引出領域１１
はそれぞれ別のＰチャネルＭＯＳトランジスタのドレイ
ン端子に接続され、２個のＮＰＮバイポーラトランジス
タはそれぞれ異なったＢｉ−ＣＭＯＳ論理ゲートのプル
アップトランジスタとして動作する。
第４図は本発明の第２の実施例のレイアウト図である。
Ｎ＋型コレクタ引き出領域１０，Ｐ型ベース層７，Ｐ＋
型ベース引出領域１１，及びＮ型エミッタ層８とで構戒
される。ＮＰＮバイポーラトランジスタと、Ｐ＋型ソー
スドレイン拡散層ｌ２とゲート電極１３とで構成される
ＰチャネルＭＯＳトランジスタが、同一のＮ＋型埋込層
２上に形或されており、ＮＰＮバイボーラトランシスタ
とＰチャネルＭＯＳトランジスタの間に寄生ＰＮＰバイ
ポーラトランジスタの電流利得を抑えるためのＮ＋型拡
散層６が形成されている。そしてインバーター回路を構
成するためＮ＋ソース・ドレイン拡散層４０１とゲート
電極３により構戊されるＮチャネルＭＯＳトランジスタ
が配置されている。第１の実施例と同様にＮＰＮのバイ
ポーラトランジスタのコレクタ引出領域１０は、電源Ｖ
ｏｏに接続され、論理ゲートのプルアップトランジスタ
として動作する。
型ベース引出領域１１，及びＮ型エミッタ層８とで構戒
される。ＮＰＮバイポーラトランジスタと、Ｐ＋型ソー
スドレイン拡散層ｌ２とゲート電極１３とで構成される
ＰチャネルＭＯＳトランジスタが、同一のＮ＋型埋込層
２上に形或されており、ＮＰＮバイボーラトランシスタ
とＰチャネルＭＯＳトランジスタの間に寄生ＰＮＰバイ
ポーラトランジスタの電流利得を抑えるためのＮ＋型拡
散層６が形成されている。そしてインバーター回路を構
成するためＮ＋ソース・ドレイン拡散層４０１とゲート
電極３により構戊されるＮチャネルＭＯＳトランジスタ
が配置されている。第１の実施例と同様にＮＰＮのバイ
ポーラトランジスタのコレクタ引出領域１０は、電源Ｖ
ｏｏに接続され、論理ゲートのプルアップトランジスタ
として動作する。
にＮ”型拡散層を形成することにより、第１図（ｂ）で
示される様に２個のＰ型ベース層７をそれぞれ、エミッ
タとコレクタとし、Ｎ型エピタキシャル層４をベースと
した寄生ＰＮＰバイポーラトランジスタのＮ型のベース
領域の不純物濃度を局部的に高くし、寄生ＰＮＰバイポ
ーラトランジスタの電流利得率を大幅（例えばｌ／１０
〜１／２０）に下ケ、この寄生ＰＮＰバイポーラトラン
ジスタとＮＰＮバイポーラトランジスタによって構或さ
れるサイリスタが導通するラッチアップという好ましく
ない寄生効果を防ぐことができる。従って、ＮＰＮバイ
ポーラトランジスタのコレクタ電位が同一のものは同一
のＮ＋型埋込層上に形或することが出来る様になり、従
来、Ｐ型拡散層で、ＮＰＮバイポーラトランジスタを分
離した場合、分離の間隔が１０〜１５μｍ必要であった
ものが本発明の場合は３〜５μｍと小さくなくなり、集
積度を向上させることができるという効果がある。
示される様に２個のＰ型ベース層７をそれぞれ、エミッ
タとコレクタとし、Ｎ型エピタキシャル層４をベースと
した寄生ＰＮＰバイポーラトランジスタのＮ型のベース
領域の不純物濃度を局部的に高くし、寄生ＰＮＰバイポ
ーラトランジスタの電流利得率を大幅（例えばｌ／１０
〜１／２０）に下ケ、この寄生ＰＮＰバイポーラトラン
ジスタとＮＰＮバイポーラトランジスタによって構或さ
れるサイリスタが導通するラッチアップという好ましく
ない寄生効果を防ぐことができる。従って、ＮＰＮバイ
ポーラトランジスタのコレクタ電位が同一のものは同一
のＮ＋型埋込層上に形或することが出来る様になり、従
来、Ｐ型拡散層で、ＮＰＮバイポーラトランジスタを分
離した場合、分離の間隔が１０〜１５μｍ必要であった
ものが本発明の場合は３〜５μｍと小さくなくなり、集
積度を向上させることができるという効果がある。
また、ＮＰＮバイポーラトランジスタの間，又はＮＰＮ
バイポーラトランジスタと隣接するＰチャネルＭＯＳト
ランジスタの間に形或Ｎ＋型拡散層６上にコンタク雫τ
開口し、電源■。０を接続しＮＰＮバイポーラトランジ
スタのコレクタ引出領域とすれば寄生ＰＮＰバイポーラ
トランジスタを完全に遮断することができ、ラッチアッ
プ等の寄生効果を抑制する効果が増大する。
バイポーラトランジスタと隣接するＰチャネルＭＯＳト
ランジスタの間に形或Ｎ＋型拡散層６上にコンタク雫τ
開口し、電源■。０を接続しＮＰＮバイポーラトランジ
スタのコレクタ引出領域とすれば寄生ＰＮＰバイポーラ
トランジスタを完全に遮断することができ、ラッチアッ
プ等の寄生効果を抑制する効果が増大する。
第１図（ａ） ， （ｂ）は本発明の第１の実施例のレ
イアウト図、及びＡ−Ａ’線断面図、第２図は従来の半
導体装置のレイアウト図、第３図はＢｉ−ＣＭＯＳを使
用した回路図、第４図は第２の実施例のレイアウト図で
ある。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ“
型埋込層、３・・・・・・Ｐ＋型拡散層、４・・・・・
・Ｎ型エピタキシャル層、５・・・・・・Ｐ型拡散層、
６・・・・・・Ｎ＋型拡散層、７・・・・・・Ｐ型ベー
ス層、８・・・・・・Ｎ＋型エミッタ層、９・・・・・
・フィールド酸化膜、１０・・・・・・Ｎ＋型コレクタ
引出領域、ｌ１・・・・・・Ｐ＋型ベース引出領域、１
２・・・・・・Ｐ＋型ソース・ドレイン拡散層、１３・
・・・・ゲート電極、３０１・・・・・・ＰチャネルＭ
ＯＳトランジスタ、３０２・・・・・・ＮチャネルＭＯ
Ｓトランジスタ．３０３，３０４・・・・・・ＮＰＮバ
イポーラトランジスタ、３０５・・・・・・Ｐチャネル
ＭＯＳトランジスタ、３０６・・・・・・ＮチャネルＭ
ＯＳトランジスタ、３０７，３０８・・・・・・ＮＰＮ
バイポーラトランジスタ、３０９，３１０，３１１，３
１２・・・・・・抵抗、４０１・・・・・・Ｎ＋型ソー
ス・ドレイン拡散層。
イアウト図、及びＡ−Ａ’線断面図、第２図は従来の半
導体装置のレイアウト図、第３図はＢｉ−ＣＭＯＳを使
用した回路図、第４図は第２の実施例のレイアウト図で
ある。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ“
型埋込層、３・・・・・・Ｐ＋型拡散層、４・・・・・
・Ｎ型エピタキシャル層、５・・・・・・Ｐ型拡散層、
６・・・・・・Ｎ＋型拡散層、７・・・・・・Ｐ型ベー
ス層、８・・・・・・Ｎ＋型エミッタ層、９・・・・・
・フィールド酸化膜、１０・・・・・・Ｎ＋型コレクタ
引出領域、ｌ１・・・・・・Ｐ＋型ベース引出領域、１
２・・・・・・Ｐ＋型ソース・ドレイン拡散層、１３・
・・・・ゲート電極、３０１・・・・・・ＰチャネルＭ
ＯＳトランジスタ、３０２・・・・・・ＮチャネルＭＯ
Ｓトランジスタ．３０３，３０４・・・・・・ＮＰＮバ
イポーラトランジスタ、３０５・・・・・・Ｐチャネル
ＭＯＳトランジスタ、３０６・・・・・・ＮチャネルＭ
ＯＳトランジスタ、３０７，３０８・・・・・・ＮＰＮ
バイポーラトランジスタ、３０９，３１０，３１１，３
１２・・・・・・抵抗、４０１・・・・・・Ｎ＋型ソー
ス・ドレイン拡散層。
Claims (2)
- （１）バイポーラトランジスタ及びＭＯＳトランジスタ
を有する半導体装置において、複数の前記バイポーラト
ランジスタが共通の埋込層上に設けた前記埋込層と同一
導電型の高濃度拡散層を介して互に近接して配置されて
いることを特徴とする半導体装置。 - （２）バイポーラトランジスタ及びＭＯＳトランジスタ
を有する半導体装置において、近接して設けた前記バイ
ポーラトランジスタと前記 ＭＯＳトランジスタとの間に設けた前記バイポーラトラ
ンジスタのコレクタ領域と同一導電型の高濃度拡散層を
有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24421489A JPH03105964A (ja) | 1989-09-19 | 1989-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24421489A JPH03105964A (ja) | 1989-09-19 | 1989-09-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03105964A true JPH03105964A (ja) | 1991-05-02 |
Family
ID=17115448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24421489A Pending JPH03105964A (ja) | 1989-09-19 | 1989-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03105964A (ja) |
-
1989
- 1989-09-19 JP JP24421489A patent/JPH03105964A/ja active Pending
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