JPH02294063A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02294063A JPH02294063A JP11572589A JP11572589A JPH02294063A JP H02294063 A JPH02294063 A JP H02294063A JP 11572589 A JP11572589 A JP 11572589A JP 11572589 A JP11572589 A JP 11572589A JP H02294063 A JPH02294063 A JP H02294063A
- Authority
- JP
- Japan
- Prior art keywords
- source
- transistor
- drain
- gate
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000005669 field effect Effects 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 abstract description 14
- 230000003321 amplification Effects 0.000 abstract description 2
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 241000293849 Cordylanthus Species 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＭＯＳ半導体集積
回路中に共存させるパイボーラトランジスタの構造に関
する． 〔従来の技術〕 近年ＭＯＳ半導体集積回路に於ては、バイボーラトラン
ジスタを独立に作り込んだＢ．ｉ −ＣＭＯＳ形半導体
集積回路装置、或いはＭＯＳ電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）を構成する導電層を利用してバイボーラト
ランジスタを組み込んで回路特性を改善することが行わ
れて来ている．第３図はその従来の回路例であり、第４
図はその断面構造を示している． ＭＯＳ半導体集積回路を構成するソース又はドレイン形
成時に同時に作り込んだＮ＋型拡散層５，６とこれを接
合分離するＰウエル７、及びＮ型基板８をそれぞれエミ
ッタ１．ベース１５及びコレクタ２としてＮ型バイボー
ラトランジスタを形成したものである． 例えば、本ＮＰＮ｝ランジスタ１２が、第３図に示した
様にＮチャネルＭＯＳ出力トランジスタ１３Ａに並列に
接続されると、出力端子１４における出力電圧ＶＯＨは
、従来は電源電圧■ＤＤよりしきい値電圧Ｖｔだけ低く
なっていたものが、ＮＰＮ トランジスタ１２の飽和電
圧ＶＣＥｉｓａｔｌで決定される事になり、その特性改
善効果は著しい。しかしながら本構成を有するバイボー
ラトランジスタでは、Ｎ型基板８をコレクタ２として使
用している為に、コレクタ接地形の回路としての使用に
限定される事となる。
回路中に共存させるパイボーラトランジスタの構造に関
する． 〔従来の技術〕 近年ＭＯＳ半導体集積回路に於ては、バイボーラトラン
ジスタを独立に作り込んだＢ．ｉ −ＣＭＯＳ形半導体
集積回路装置、或いはＭＯＳ電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）を構成する導電層を利用してバイボーラト
ランジスタを組み込んで回路特性を改善することが行わ
れて来ている．第３図はその従来の回路例であり、第４
図はその断面構造を示している． ＭＯＳ半導体集積回路を構成するソース又はドレイン形
成時に同時に作り込んだＮ＋型拡散層５，６とこれを接
合分離するＰウエル７、及びＮ型基板８をそれぞれエミ
ッタ１．ベース１５及びコレクタ２としてＮ型バイボー
ラトランジスタを形成したものである． 例えば、本ＮＰＮ｝ランジスタ１２が、第３図に示した
様にＮチャネルＭＯＳ出力トランジスタ１３Ａに並列に
接続されると、出力端子１４における出力電圧ＶＯＨは
、従来は電源電圧■ＤＤよりしきい値電圧Ｖｔだけ低く
なっていたものが、ＮＰＮ トランジスタ１２の飽和電
圧ＶＣＥｉｓａｔｌで決定される事になり、その特性改
善効果は著しい。しかしながら本構成を有するバイボー
ラトランジスタでは、Ｎ型基板８をコレクタ２として使
用している為に、コレクタ接地形の回路としての使用に
限定される事となる。
第５図は同様にＮチャネルＭＯＳＦＥＴの拡散層を通常
のラテラルトランジスタの構成通りにＰウエル７を用い
て分離したものである．本ラテラルトランジスタでは前
述したソース接地形の利用に限定されることは無いが、
拡散層間隔１１がベース幅となる為に、第６図に示す様
に、フィールド酸化膜１８を形成する時のバーズビーク
１７の影響を受けて、出来上り時ベース幅１１は設計時
のベース幅１９より拡大し、十分な電流増幅率ｈＰｌ！
を得られない欠点がある。
のラテラルトランジスタの構成通りにＰウエル７を用い
て分離したものである．本ラテラルトランジスタでは前
述したソース接地形の利用に限定されることは無いが、
拡散層間隔１１がベース幅となる為に、第６図に示す様
に、フィールド酸化膜１８を形成する時のバーズビーク
１７の影響を受けて、出来上り時ベース幅１１は設計時
のベース幅１９より拡大し、十分な電流増幅率ｈＰｌ！
を得られない欠点がある。
上述したように従来のＭＯ≦ＦＥＴとバイボーラトラン
ジスタを有する半導体集積回路においては、コレクタ接
地形の回路としての使用に限定されるか、またはベース
幅が大きくなり十分なｈｐｉを得られないという欠点が
ある。
ジスタを有する半導体集積回路においては、コレクタ接
地形の回路としての使用に限定されるか、またはベース
幅が大きくなり十分なｈｐｉを得られないという欠点が
ある。
本発明の半導体集積回路は、半導体基板の一導電型領域
内に形成された逆導電型のソース及びドレインと、前記
ソース及びドレイン間の上部にゲート酸化膜を介して形
成されたゲート電極とからなるＭＯＳ電界効果トランジ
スタの前記ソース及びドレインをそれぞれエミッタ及び
コレクタとし、前記一導電型領域をベースとし、前記ゲ
ー１・電極をソースに接続してラテラルバイポーラトラ
ンジスタを形成したものである。
内に形成された逆導電型のソース及びドレインと、前記
ソース及びドレイン間の上部にゲート酸化膜を介して形
成されたゲート電極とからなるＭＯＳ電界効果トランジ
スタの前記ソース及びドレインをそれぞれエミッタ及び
コレクタとし、前記一導電型領域をベースとし、前記ゲ
ー１・電極をソースに接続してラテラルバイポーラトラ
ンジスタを形成したものである。
第１図は本発明の一実施例の断面図である。
Ｎ型基板８上にＮチャネルＭＯＳトランジスタを接地分
離する為のＰウエル７を形成し、ゲート酸化膜４を隔て
て、ゲート電極３が形成されており、このゲート電極３
はソース５ （ＮＰＮトランジスタに対してはＧＮＤ）
に接続されている。ソース及びドレインを構成するＮ＋
型拡散層５，，６は自己整合により形成され、その後の
熱処理により横方向拡散ΔＸＪＩＯを生じて、実効ゲー
ト長１１は２ΔＸ，だけゲート幅９より小さくなってい
る．このソース及びドレインの拡散層５，６は、エミッ
タ及びベースとして使用される．ここで、ゲートがソー
スに固定されているので、このソース・ドレイン間に反
転層は形成されず、各々独立の機能として働く．又、ベ
ース電極の取り出しはＰウェル７がベース拡散層である
ので、ウェルコンタクト用のＰ＋型拡散層１６より直接
取り出される．等価回路図を第２図（ａ），（ｂ）に示
す． 本実施例によれば、エミッタ，コレクタ，ベースはそれ
ぞれ、ソース電位から独立しているのでＭＯ Ｓ Ｆ
ＥＴ内に於で回路構成上の自由度は増大する．又、通常
ＭＯＳＦＥＴに於てゲート幅は製造上最小基準を用いる
ので、常に最小のベース幅を有するラテラルバイポーラ
トランジスタを構成出来る． このように本実施例によれば、ＭＯＳＦＥＴの製造工程
に特別な工程を追加することなく、ベース幅が小さく、
ｈＦＥの増大したバイボーラトランジスタを容易に形成
できる． 上記実施例に於てはＮＰＮ｝ランジスタの例について述
べたが、ＰＮＰ｝ランジスタについても同様に構成でき
る．又、ＬＤＤトランジスタ等、ゲート構造に本発明の
効果が依存しない事は云う迄もない． 〔発明の効果〕 以上説明したように本発明は、ＭＯＳ電界効果トランジ
スタを構成するゲート電極をソースに接続し、ソース及
びドレインをラテラルトランジスタのエミッタ及びコレ
クタとして使用することにより、ベース幅を最小に出来
るため、従来のラテラルトランジスタに較べてｈＦＥを
大幅に増大出来る効果がある．
離する為のＰウエル７を形成し、ゲート酸化膜４を隔て
て、ゲート電極３が形成されており、このゲート電極３
はソース５ （ＮＰＮトランジスタに対してはＧＮＤ）
に接続されている。ソース及びドレインを構成するＮ＋
型拡散層５，，６は自己整合により形成され、その後の
熱処理により横方向拡散ΔＸＪＩＯを生じて、実効ゲー
ト長１１は２ΔＸ，だけゲート幅９より小さくなってい
る．このソース及びドレインの拡散層５，６は、エミッ
タ及びベースとして使用される．ここで、ゲートがソー
スに固定されているので、このソース・ドレイン間に反
転層は形成されず、各々独立の機能として働く．又、ベ
ース電極の取り出しはＰウェル７がベース拡散層である
ので、ウェルコンタクト用のＰ＋型拡散層１６より直接
取り出される．等価回路図を第２図（ａ），（ｂ）に示
す． 本実施例によれば、エミッタ，コレクタ，ベースはそれ
ぞれ、ソース電位から独立しているのでＭＯ Ｓ Ｆ
ＥＴ内に於で回路構成上の自由度は増大する．又、通常
ＭＯＳＦＥＴに於てゲート幅は製造上最小基準を用いる
ので、常に最小のベース幅を有するラテラルバイポーラ
トランジスタを構成出来る． このように本実施例によれば、ＭＯＳＦＥＴの製造工程
に特別な工程を追加することなく、ベース幅が小さく、
ｈＦＥの増大したバイボーラトランジスタを容易に形成
できる． 上記実施例に於てはＮＰＮ｝ランジスタの例について述
べたが、ＰＮＰ｝ランジスタについても同様に構成でき
る．又、ＬＤＤトランジスタ等、ゲート構造に本発明の
効果が依存しない事は云う迄もない． 〔発明の効果〕 以上説明したように本発明は、ＭＯＳ電界効果トランジ
スタを構成するゲート電極をソースに接続し、ソース及
びドレインをラテラルトランジスタのエミッタ及びコレ
クタとして使用することにより、ベース幅を最小に出来
るため、従来のラテラルトランジスタに較べてｈＦＥを
大幅に増大出来る効果がある．
第１図は本発明の一実施例の断面図、第２図（ａ），（
ｂ）は第１図に示した実施例の等価回路図、第３図は従
来のバイボーラトランジスタの使用例の回路図、第４図
は第３図に示したバイボーラトランジスタを示す半導体
チップの断面図、第５図は従来例の断面図、第６図は第
５図のベース部の拡大断面図である． １・・・エミッタ、２・・・コレクタ、３・・・ゲート
電極、４・・・ゲート酸化膜、５・・・Ｎ＋型拡散層《
ドレイン，エミッタ》、６・・・Ｎ＋型拡散層《ソース
，コレクタ》、７・・・ベース拡散層（Ｐウェル）８・
・・Ｎ型基板、９・・・ゲート幅、１０・・・横方向拡
散ΔｘＪ １１・・・ベース幅（実効ゲート長）、１２
・・・ＮＰＮトランジスタ、１３Ａ・・・ＮチャネルＭ
ＯＳ出力トランジスタ、１４・・・出力端子、１５・・
・ベース、１６・・・Ｐ４型拡散層、１７・・・バーズ
ビーク、１８・・・フィールド酸化膜、１９・・・設計
時のベース幅．
ｂ）は第１図に示した実施例の等価回路図、第３図は従
来のバイボーラトランジスタの使用例の回路図、第４図
は第３図に示したバイボーラトランジスタを示す半導体
チップの断面図、第５図は従来例の断面図、第６図は第
５図のベース部の拡大断面図である． １・・・エミッタ、２・・・コレクタ、３・・・ゲート
電極、４・・・ゲート酸化膜、５・・・Ｎ＋型拡散層《
ドレイン，エミッタ》、６・・・Ｎ＋型拡散層《ソース
，コレクタ》、７・・・ベース拡散層（Ｐウェル）８・
・・Ｎ型基板、９・・・ゲート幅、１０・・・横方向拡
散ΔｘＪ １１・・・ベース幅（実効ゲート長）、１２
・・・ＮＰＮトランジスタ、１３Ａ・・・ＮチャネルＭ
ＯＳ出力トランジスタ、１４・・・出力端子、１５・・
・ベース、１６・・・Ｐ４型拡散層、１７・・・バーズ
ビーク、１８・・・フィールド酸化膜、１９・・・設計
時のベース幅．
Claims (1)
- 半導体基板の一導電型領域内に形成された逆導電型の
ソース及びドレインと、前記ソース及びドレイン間の上
部にゲート酸化膜を介して形成されたゲート電極とから
なるＭＯＳ電界効果トランジスタの前記ソース及びドレ
インをそれぞれエミッタ及びコレクタとし、前記一導電
型領域をベースとし、前記ゲート電極をソースに接続し
てラテラルバイポーラトランジスタを形成したことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11572589A JPH02294063A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11572589A JPH02294063A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294063A true JPH02294063A (ja) | 1990-12-05 |
Family
ID=14669572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11572589A Pending JPH02294063A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294063A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229635A (en) * | 1991-08-21 | 1993-07-20 | Vlsi Technology, Inc. | ESD protection circuit and method for power-down application |
| US5945726A (en) * | 1996-12-16 | 1999-08-31 | Micron Technology, Inc. | Lateral bipolar transistor |
| JP2006253686A (ja) * | 2005-03-07 | 2006-09-21 | Taiwan Semiconductor Manufacturing Co Ltd | Ｃｍｏｓ製造技術と両立可能なバイポーラデバイス |
| US8450672B2 (en) | 2009-06-30 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS image sensors formed of logic bipolar transistors |
| WO2015080873A1 (en) * | 2013-11-27 | 2015-06-04 | Qualcomm Incorporated | Dual mode transistor |
-
1989
- 1989-05-08 JP JP11572589A patent/JPH02294063A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229635A (en) * | 1991-08-21 | 1993-07-20 | Vlsi Technology, Inc. | ESD protection circuit and method for power-down application |
| US5945726A (en) * | 1996-12-16 | 1999-08-31 | Micron Technology, Inc. | Lateral bipolar transistor |
| US6127236A (en) * | 1996-12-16 | 2000-10-03 | Micron Technology, Inc. | Method of forming a lateral bipolar transistor |
| US6166426A (en) * | 1996-12-16 | 2000-12-26 | Micron Technology, Inc. | Lateral bipolar transistors and systems using such |
| US6489665B2 (en) | 1996-12-16 | 2002-12-03 | Micron Technology, Inc. | Lateral bipolar transistor |
| JP2006253686A (ja) * | 2005-03-07 | 2006-09-21 | Taiwan Semiconductor Manufacturing Co Ltd | Ｃｍｏｓ製造技術と両立可能なバイポーラデバイス |
| US7723803B2 (en) | 2005-03-07 | 2010-05-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| US8049284B2 (en) | 2005-03-07 | 2011-11-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| US8445970B2 (en) | 2005-03-07 | 2013-05-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
| US8450672B2 (en) | 2009-06-30 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS image sensors formed of logic bipolar transistors |
| WO2015080873A1 (en) * | 2013-11-27 | 2015-06-04 | Qualcomm Incorporated | Dual mode transistor |
| US9601607B2 (en) | 2013-11-27 | 2017-03-21 | Qualcomm Incorporated | Dual mode transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0936357A (ja) | 半導体装置 | |
| JP3530414B2 (ja) | 半導体装置 | |
| JPH02294063A (ja) | 半導体集積回路 | |
| JPS6362904B2 (ja) | ||
| JP2555890B2 (ja) | 半導体集積回路の入力保護装置 | |
| JPS62274778A (ja) | 半導体装置 | |
| JP3108125B2 (ja) | 半導体集積回路 | |
| JPH09191054A (ja) | Ｃｍｏｓトランジスタ | |
| JPH0525232Y2 (ja) | ||
| JPH01273346A (ja) | 半導体装置 | |
| JPH0314232B2 (ja) | ||
| JPH10223846A (ja) | 入出力保護回路 | |
| JPS62219555A (ja) | バイポ−ラ・ｍｏｓ半導体装置 | |
| JPH03116863A (ja) | 半導体集積回路装置 | |
| JP2001156181A (ja) | 半導体装置 | |
| JP2001223277A (ja) | 入出力保護回路 | |
| JPH03205877A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPH045851A (ja) | 半導体装置の製造方法 | |
| JPH01155652A (ja) | ＢｉＭＯＳ半導体集積回路 | |
| JP2738602B2 (ja) | 半導体装置 | |
| JPH0669433A (ja) | 半導体装置 | |
| JPS5885558A (ja) | セミカスタム半導体装置 | |
| JPS6281053A (ja) | 半導体集積回路装置 | |
| JPH0575035A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS63200560A (ja) | Ｃｍｏｓ型半導体装置 |