JPS6362904B2 - - Google Patents
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- JPS6362904B2 JPS6362904B2 JP56047382A JP4738281A JPS6362904B2 JP S6362904 B2 JPS6362904 B2 JP S6362904B2 JP 56047382 A JP56047382 A JP 56047382A JP 4738281 A JP4738281 A JP 4738281A JP S6362904 B2 JPS6362904 B2 JP S6362904B2
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- conductivity type
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- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 230000035515 penetration Effects 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 5
- 238000009792 diffusion process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
Description
【発明の詳細な説明】
本発明は相補型絶縁ゲート電界効果半導体装置
（以下CMOS型半導体装置と称す）に係り、特に
電極構造の改良されたCMOS型トランジスタを
含む集積回路に関する。
（以下CMOS型半導体装置と称す）に係り、特に
電極構造の改良されたCMOS型トランジスタを
含む集積回路に関する。
従来のCMOS型半導体集積回路は、例えば第
１図にその断面を示すように、Ｎ型半導体基板１
内にＰ型のソース領域２及びドレイン領域３を形
成したＰ型MOSトランジスタと、Ｎ型基板内に
低濃度のＰ型領域（Ｐウエル領域）４を形成し、
このＰウエル領域にＮ型のソース領域５及びドレ
イン領域６を形成したＮ型MOSトランジスタと
により形成される。そして、PMOSトランジス
タ及びNMOSトランジスタのゲート電極７及び
８が同一の入力９に接続される。同様に、
PMOSトランジスタのドレイン及びNMOSトラ
ンジスタのドレインは接続されて出力１０とな
る。正電源（VDD）は、PMOSトランジスタのソ
ースに接続され、かつ、バツクゲートとしてＮ型
基板にN+領域１１を介して接続される。接地側
（VSS）は、NMOSトランジスタのソースに接続
され、かつ、バツクゲートとしてP+領域１２を
介してＰウエルに接続される。なお、１３，１
４，１５は配線層である。この様に、従来の
CMOS型半導体集積回路は、全てのPMOSトラ
ンジスタのソース電極にVDDからの配線が必要で
あり、さらに全てのNMOSトランジスタのソー
ス電極にVSSからの配線が必要であつた。
１図にその断面を示すように、Ｎ型半導体基板１
内にＰ型のソース領域２及びドレイン領域３を形
成したＰ型MOSトランジスタと、Ｎ型基板内に
低濃度のＰ型領域（Ｐウエル領域）４を形成し、
このＰウエル領域にＮ型のソース領域５及びドレ
イン領域６を形成したＮ型MOSトランジスタと
により形成される。そして、PMOSトランジス
タ及びNMOSトランジスタのゲート電極７及び
８が同一の入力９に接続される。同様に、
PMOSトランジスタのドレイン及びNMOSトラ
ンジスタのドレインは接続されて出力１０とな
る。正電源（VDD）は、PMOSトランジスタのソ
ースに接続され、かつ、バツクゲートとしてＮ型
基板にN+領域１１を介して接続される。接地側
（VSS）は、NMOSトランジスタのソースに接続
され、かつ、バツクゲートとしてP+領域１２を
介してＰウエルに接続される。なお、１３，１
４，１５は配線層である。この様に、従来の
CMOS型半導体集積回路は、全てのPMOSトラ
ンジスタのソース電極にVDDからの配線が必要で
あり、さらに全てのNMOSトランジスタのソー
ス電極にVSSからの配線が必要であつた。
このため、多くのCMOSトランジスタを含む
集積回路に於ては、VDD及びVSSの配線のために
チツプ面積が増加し、さらに、これらの配線と他
の配線との交叉を避けるためのレイアウト上の制
約が多く、最小の面積で設計する事が困難である
という欠点があつた。
集積回路に於ては、VDD及びVSSの配線のために
チツプ面積が増加し、さらに、これらの配線と他
の配線との交叉を避けるためのレイアウト上の制
約が多く、最小の面積で設計する事が困難である
という欠点があつた。
本発明の目的はVSS側の配線を不要にする事に
より従来のCMOS集積回路の欠点を除去し、最
小の面積で設計の容易で高性能なCMOS型半導
体装置を提供する事にある。
より従来のCMOS集積回路の欠点を除去し、最
小の面積で設計の容易で高性能なCMOS型半導
体装置を提供する事にある。
本発明の特徴は、例えば、高濃度Ｐ型基板上に
形成された低濃度Ｎ型エピタキシヤル層を、PN
接合分離するＰ型つきぬけ層内にＮ型MOSトラ
ンジスタを形成し、VSS側配線を前記高濃度Ｐ型
基板を用いることによつて不要としたCMOS型
半導体装置にある。
形成された低濃度Ｎ型エピタキシヤル層を、PN
接合分離するＰ型つきぬけ層内にＮ型MOSトラ
ンジスタを形成し、VSS側配線を前記高濃度Ｐ型
基板を用いることによつて不要としたCMOS型
半導体装置にある。
以下、図面を参照して本発明を詳細に説明す
る。
る。
第２図は本発明の一実施例を示すCMOS型ト
ランジスタの断面図である。第２図に示される
CMOSトランジスタは従来の拡散技術により容
易に形成されるもので、高濃度Ｐ型シリコン基板
２１、低濃度Ｎ型エピタキシヤル層２２、Ｐ型つ
きぬけ層を形成する拡散領域２３、Ｐ型つきぬけ
層内に形成されたN+型ソース領域２４及びドレ
イン領域２５、Ｎ型エピタキシヤルソース内に形
成されたP+型ソース領域２６及びドレイン領域
２７、Ｐ型つきぬけ領域内に形成されたVSS接地
とＮ型ソースとを低抵抗接続されるためのP+領
域２８、Ｎ型エピタキシヤル層内に設けられた
VDDに接続されるバツクゲートに低抵抗接続させ
るためのN+領域２９、上記拡散の過程で形成さ
れるフイールド酸化膜３０、PMOSトランジス
タのゲート酸化膜３１、NMOSトランジスタの
ゲート酸化膜３２、VDDに接続されるPMOSトラ
ンジスタのソース電極３３、VSSに接続される
NMOSトランジスタのソース電極３４、PMOS
トランジスタのドレインとNMOSトランジスタ
のドレインを接続する出力電極３５、PMOSト
ランジスタのゲート電極３６とNMOSトランジ
スタのゲート電極３７、高濃度Ｐ型基板２１の主
面に設けられたVSS電極３７より成る。NMOSト
ランジスタはＰ型つきぬけ層内に形成され、
PMOSトランジスタはＮ型エピタキシヤル層内
に形成されている。このような構造にする事によ
り、多数のCMOSトランジスタを１つのチツプ
上に形成する場合、個々のNMOSトランジスタ
のソース電極３４は、Ｐ型つきぬけ層表面にP+
の低抵抗接触領域を形成してVSSと接続する事が
できる。Ｐ型基板は高濃度であるので、VSS電極
からNMOSトランジスタのソース電極３４まで
の抵抗を1Ω以下にする事は容易である。そして、
CMOS型半導体集積回路の出力電流は、一般に
数mA程度であるので、この抵抗は無視できる。
ランジスタの断面図である。第２図に示される
CMOSトランジスタは従来の拡散技術により容
易に形成されるもので、高濃度Ｐ型シリコン基板
２１、低濃度Ｎ型エピタキシヤル層２２、Ｐ型つ
きぬけ層を形成する拡散領域２３、Ｐ型つきぬけ
層内に形成されたN+型ソース領域２４及びドレ
イン領域２５、Ｎ型エピタキシヤルソース内に形
成されたP+型ソース領域２６及びドレイン領域
２７、Ｐ型つきぬけ領域内に形成されたVSS接地
とＮ型ソースとを低抵抗接続されるためのP+領
域２８、Ｎ型エピタキシヤル層内に設けられた
VDDに接続されるバツクゲートに低抵抗接続させ
るためのN+領域２９、上記拡散の過程で形成さ
れるフイールド酸化膜３０、PMOSトランジス
タのゲート酸化膜３１、NMOSトランジスタの
ゲート酸化膜３２、VDDに接続されるPMOSトラ
ンジスタのソース電極３３、VSSに接続される
NMOSトランジスタのソース電極３４、PMOS
トランジスタのドレインとNMOSトランジスタ
のドレインを接続する出力電極３５、PMOSト
ランジスタのゲート電極３６とNMOSトランジ
スタのゲート電極３７、高濃度Ｐ型基板２１の主
面に設けられたVSS電極３７より成る。NMOSト
ランジスタはＰ型つきぬけ層内に形成され、
PMOSトランジスタはＮ型エピタキシヤル層内
に形成されている。このような構造にする事によ
り、多数のCMOSトランジスタを１つのチツプ
上に形成する場合、個々のNMOSトランジスタ
のソース電極３４は、Ｐ型つきぬけ層表面にP+
の低抵抗接触領域を形成してVSSと接続する事が
できる。Ｐ型基板は高濃度であるので、VSS電極
からNMOSトランジスタのソース電極３４まで
の抵抗を1Ω以下にする事は容易である。そして、
CMOS型半導体集積回路の出力電流は、一般に
数mA程度であるので、この抵抗は無視できる。
このように本発明によればVSS側の配線は不要
となり、VDD側だけの配線となるので、従来の
CMOS型半導体集積回路よりもCMOSトランジ
スタのレイアウトの自由度が大きくなり、チツプ
を最小の面積で設計する事が可能となる。
となり、VDD側だけの配線となるので、従来の
CMOS型半導体集積回路よりもCMOSトランジ
スタのレイアウトの自由度が大きくなり、チツプ
を最小の面積で設計する事が可能となる。
第１図は従来のCMOSトランジスタの断面図、
第２図は本発明の一実施例を示す断面図である。 なお図において、１…Ｎ型半導体基板、２…Ｐ
型ソース領域、３…Ｐ型ドレイン領域、４…Ｐウ
エル領域、５…Ｎ型ソース領域、６…Ｎ型ドレイ
ン領域、７…PMOSトランジスタのゲート電極、
８…NMOSトランジスタのゲート電極、９…入
力、１０…出力、１１…N+領域、１２…P+領
域、１３，１４，１５…配線層、２１…高濃度Ｐ
型シリコン基板、２２…低濃度Ｎ型エピタキシヤ
ル層、２３…Ｐ型つきぬけ層、２４…Ｎ型ソース
領域、２５…Ｎ型ドレイン領域、２６…Ｐ型ソー
ス領域、２７…Ｐ型ドレイン領域、２８…P+領
域、２９…N+領域、３０…フイールド酸化膜、
３１…PMOSトランジスタのゲート酸化膜、３
２…NMOSトランジスタのゲート酸化膜、３３
…PMOSトランジスタのソース電極、３４…
NMOSトランジスタのソース電極、３５…出力
電極、３６…PMOSトランジスタのゲート電極、
３７…NMOSトランジスタのゲート電極、３７
…VSS電極、３９…入力、４０…出力、である。
第２図は本発明の一実施例を示す断面図である。 なお図において、１…Ｎ型半導体基板、２…Ｐ
型ソース領域、３…Ｐ型ドレイン領域、４…Ｐウ
エル領域、５…Ｎ型ソース領域、６…Ｎ型ドレイ
ン領域、７…PMOSトランジスタのゲート電極、
８…NMOSトランジスタのゲート電極、９…入
力、１０…出力、１１…N+領域、１２…P+領
域、１３，１４，１５…配線層、２１…高濃度Ｐ
型シリコン基板、２２…低濃度Ｎ型エピタキシヤ
ル層、２３…Ｐ型つきぬけ層、２４…Ｎ型ソース
領域、２５…Ｎ型ドレイン領域、２６…Ｐ型ソー
ス領域、２７…Ｐ型ドレイン領域、２８…P+領
域、２９…N+領域、３０…フイールド酸化膜、
３１…PMOSトランジスタのゲート酸化膜、３
２…NMOSトランジスタのゲート酸化膜、３３
…PMOSトランジスタのソース電極、３４…
NMOSトランジスタのソース電極、３５…出力
電極、３６…PMOSトランジスタのゲート電極、
３７…NMOSトランジスタのゲート電極、３７
…VSS電極、３９…入力、４０…出力、である。
Claims (1)
- １ 高濃度の不純物を含む第１導電型半導体基板
と、該半導体基板上に形成された低濃度の不純物
を含む第２導電型層と、該第２導電型層の主表面
から前記半導体基板にわたつて形成された第１導
電型のつきぬけ層と、前記第２導電型層内に形成
された第１導電型絶縁ゲート電界効果トランジス
タと、前記つきぬけ層内に形成された第２導電型
絶縁ゲート電界効果トランジスタと、前記つきぬ
け層に形成され高濃度の不純物を含む第１導電型
の高濃度不純物領域と、該高濃度不純物領域及び
前記第２導電型絶縁ゲート電界効果トランジスタ
のソース領域にそれぞれオーム接触して設けられ
た第１の電極と、前記半導体基板裏面に形成され
た第２の電極とを含む事を特徴とする相補型絶縁
ゲート電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047382A JPS57162360A (en) | 1981-03-31 | 1981-03-31 | Complementary insulated gate field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047382A JPS57162360A (en) | 1981-03-31 | 1981-03-31 | Complementary insulated gate field effect semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162360A JPS57162360A (en) | 1982-10-06 |
| JPS6362904B2 true JPS6362904B2 (ja) | 1988-12-05 |
Family
ID=12773544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56047382A Granted JPS57162360A (en) | 1981-03-31 | 1981-03-31 | Complementary insulated gate field effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162360A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6368105U (ja) * | 1986-10-24 | 1988-05-09 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0714060B2 (ja) * | 1983-12-14 | 1995-02-15 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US5136355A (en) * | 1987-11-25 | 1992-08-04 | Marconi Electronic Devices Limited | Interconnecting layer on a semiconductor substrate |
| US4947228A (en) * | 1988-09-20 | 1990-08-07 | At&T Bell Laboratories | Integrated circuit power supply contact |
| JP2602974B2 (ja) * | 1990-02-27 | 1997-04-23 | 株式会社東芝 | Ｃｍｏｓ半導体集積回路装置 |
| JP2008147374A (ja) * | 2006-12-08 | 2008-06-26 | Fujitsu Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127291A (en) * | 1978-03-27 | 1979-10-03 | Cho Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor ic device |
-
1981
- 1981-03-31 JP JP56047382A patent/JPS57162360A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127291A (en) * | 1978-03-27 | 1979-10-03 | Cho Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor ic device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6368105U (ja) * | 1986-10-24 | 1988-05-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162360A (en) | 1982-10-06 |
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