JPH056964A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH056964A JPH056964A JP3295089A JP29508991A JPH056964A JP H056964 A JPH056964 A JP H056964A JP 3295089 A JP3295089 A JP 3295089A JP 29508991 A JP29508991 A JP 29508991A JP H056964 A JPH056964 A JP H056964A
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Abstract
(57)【要約】
【目的】 ボンディングパッドに近接して配置されたジ
ャンクション領域を介して流されるブレークダウン電流
や順方向電流による基板電位の変動を抑制し、近接する
回路素子のラッチアップを防止して、静電保護回路やデ
ータ出力バッファを備えるダイナミック型ＲＡＭ等の信
頼性を高める。 【構成】 ダイナミック型ＲＡＭ等の静電保護回路及び
データ出力バッファ等を構成しかつ対応するボンディン
グパッドに近接して配置されるジャンクション領域と内
部回路が形成されるアクティブ素子領域との間に、拡散
層及び／又はウェル領域からなりかつ回路の電源電圧又
は接地電位に結合されるガード領域を設ける。 【効果】 ジャンクション領域を介して流されるブレー
クダウン電流や順方向電流をガード領域を介して吸収で
きるため、これらの電流による基板電位の変動を抑制で
きる。その結果、アクティブ素子領域の近接する回路素
子のラッチアップを防止し、ダイナミック型ＲＡＭ等の
信頼性を高めることができる。
ャンクション領域を介して流されるブレークダウン電流
や順方向電流による基板電位の変動を抑制し、近接する
回路素子のラッチアップを防止して、静電保護回路やデ
ータ出力バッファを備えるダイナミック型ＲＡＭ等の信
頼性を高める。 【構成】 ダイナミック型ＲＡＭ等の静電保護回路及び
データ出力バッファ等を構成しかつ対応するボンディン
グパッドに近接して配置されるジャンクション領域と内
部回路が形成されるアクティブ素子領域との間に、拡散
層及び／又はウェル領域からなりかつ回路の電源電圧又
は接地電位に結合されるガード領域を設ける。 【効果】 ジャンクション領域を介して流されるブレー
クダウン電流や順方向電流をガード領域を介して吸収で
きるため、これらの電流による基板電位の変動を抑制で
きる。その結果、アクティブ素子領域の近接する回路素
子のラッチアップを防止し、ダイナミック型ＲＡＭ等の
信頼性を高めることができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば、静電保護回路を備えるダイナミック型
ＲＡＭ（ランダムアクセスメモリ）等に利用して特に有
効な技術に関するものである。
に関し、例えば、静電保護回路を備えるダイナミック型
ＲＡＭ（ランダムアクセスメモリ）等に利用して特に有
効な技術に関するものである。
【０００２】
【従来の技術】半導体基板上に複数のボンディングパッ
ドを備えるダイナミック型ＲＡＭ等の半導体集積回路装
置がある。これらのダイナミック型ＲＡＭ等は、外部端
子からみた静電耐圧を高めるために各ボンディングパッ
ドに対応して設けられかつ対応するボンディングパッド
に近接して配置される複数の静電保護回路を備える。静
電保護回路を備えるダイナミック型ＲＡＭについては、
例えば、特願平１−６５８３８号に記載されている。
ドを備えるダイナミック型ＲＡＭ等の半導体集積回路装
置がある。これらのダイナミック型ＲＡＭ等は、外部端
子からみた静電耐圧を高めるために各ボンディングパッ
ドに対応して設けられかつ対応するボンディングパッド
に近接して配置される複数の静電保護回路を備える。静
電保護回路を備えるダイナミック型ＲＡＭについては、
例えば、特願平１−６５８３８号に記載されている。
【０００３】
【発明が解決しようとする課題】上記に記載されるダイ
ナミック型ＲＡＭ等の静電保護回路は、図５に例示され
るように、アルミニウム配線層ＡＬ１を介して対応する
ボンディングパッドＰＡＤに結合されるＮ型拡散層ＮＤ
２と、その下層に形成されるＮ型ウェル領域ＮＷ２を含
む。拡散層ＮＤ２の周囲には、この拡散層ＮＤ２ととも
に第４図のラテラルバイポーラトランジスタＴ１及びＴ
２を構成するＮ型拡散層ＮＤ３及びＮＤ４が設けられ
る。拡散層ＮＤ３及びＮＤ４は、半導体基板ＰＳＵＢと
回路の電源電圧ＶＣＣ及び接地電位との間に寄生するダ
イオードＤ１及びＤ２をそれぞれ等価的に形成する。
ナミック型ＲＡＭ等の静電保護回路は、図５に例示され
るように、アルミニウム配線層ＡＬ１を介して対応する
ボンディングパッドＰＡＤに結合されるＮ型拡散層ＮＤ
２と、その下層に形成されるＮ型ウェル領域ＮＷ２を含
む。拡散層ＮＤ２の周囲には、この拡散層ＮＤ２ととも
に第４図のラテラルバイポーラトランジスタＴ１及びＴ
２を構成するＮ型拡散層ＮＤ３及びＮＤ４が設けられ
る。拡散層ＮＤ３及びＮＤ４は、半導体基板ＰＳＵＢと
回路の電源電圧ＶＣＣ及び接地電位との間に寄生するダ
イオードＤ１及びＤ２をそれぞれ等価的に形成する。
【０００４】拡散層ＮＤ２は、さらにアルミニウム配線
層ＡＬ２を介して、Ｎ型拡散層ＮＤ５に結合される。こ
の拡散層ＮＤ５は、Ｎ型ウェル領域ＮＷ３内に対向して
形成されるＮ型拡散層ＮＤ６とともに、ウェル抵抗つま
り保護抵抗ＲＧを構成する。拡散層ＮＤ６は、アルミニ
ウム配線層ＡＬ３を介してメモリアレイ等の内部回路が
形成されるアクティブ素子領域ＡＣＴに結合され、さら
にクランプＭＯＳＦＥＴＱＤのドレインＤに結合され
る。保護抵抗ＲＧ及びクランプＭＯＳＦＥＴＱＤのドレ
インＤと半導体基板ＰＳＵＢとの間には、寄生ダイオー
ドＤ３が形成される。また、クランプＭＯＳＦＥＴＱＤ
のゲートＧ及びソースＳは回路の接地電位ＶＳＳに結合
され、これによって半導体基板ＰＳＵＢ及び回路の接地
電位間の寄生ダイオードＤ４が等価的に形成される。
層ＡＬ２を介して、Ｎ型拡散層ＮＤ５に結合される。こ
の拡散層ＮＤ５は、Ｎ型ウェル領域ＮＷ３内に対向して
形成されるＮ型拡散層ＮＤ６とともに、ウェル抵抗つま
り保護抵抗ＲＧを構成する。拡散層ＮＤ６は、アルミニ
ウム配線層ＡＬ３を介してメモリアレイ等の内部回路が
形成されるアクティブ素子領域ＡＣＴに結合され、さら
にクランプＭＯＳＦＥＴＱＤのドレインＤに結合され
る。保護抵抗ＲＧ及びクランプＭＯＳＦＥＴＱＤのドレ
インＤと半導体基板ＰＳＵＢとの間には、寄生ダイオー
ドＤ３が形成される。また、クランプＭＯＳＦＥＴＱＤ
のゲートＧ及びソースＳは回路の接地電位ＶＳＳに結合
され、これによって半導体基板ＰＳＵＢ及び回路の接地
電位間の寄生ダイオードＤ４が等価的に形成される。
【０００５】周知のように、上記静電保護回路の各素子
を形成する拡散層及びウェル領域は、半導体基板ＰＳＵ
Ｂとの間にブレークダウン電流や順方向電流を流すため
の電流パスを形成し、いわゆるジャンクション領域とし
て作用する。
を形成する拡散層及びウェル領域は、半導体基板ＰＳＵ
Ｂとの間にブレークダウン電流や順方向電流を流すため
の電流パスを形成し、いわゆるジャンクション領域とし
て作用する。
【０００６】従来のダイナミック型ＲＡＭ等において、
上記ラテラルバイポーラトランジスタＴ１及びＴ２を介
して流されるブレークダウン電流は、ダイオードＤ１及
びＤ２を介して吸収され、これによる半導体基板ＰＳＵ
Ｂの電位変動が抑制される。ところが、保護抵抗ＲＧ及
びクランプＭＯＳＦＥＴＱＤのジャンクション領域を介
して流されるブレークダウン電流や順方向電流は、充分
に吸収しうる電流パスが存在しない。このため、基板電
位が変動し、アクティブ素子領域の近接する回路素子が
ラッチアップを起こすという問題が生じた。なお、上記
のような問題は、データ出力バッファを構成するアクテ
ィブ素子に関するジャンクション領域がボンディングパ
ッドに近接して配置される場合も同様に発生する。この
発明の目的は、ボンディングパッドに近接して配置され
たジャンクション領域を介して流されるブレークダウン
電流や順方向電流による基板電位の変動を抑制し、近接
する回路素子のラッチアップを防止して、静電保護回路
やデータ出力バッファを備えるダイナミック型ＲＡＭ等
の信頼性を高めることにある。この発明の前記ならびに
その他の目的と新規特徴は、この明細書の記述及び添付
図面から明らかになるであろう。
上記ラテラルバイポーラトランジスタＴ１及びＴ２を介
して流されるブレークダウン電流は、ダイオードＤ１及
びＤ２を介して吸収され、これによる半導体基板ＰＳＵ
Ｂの電位変動が抑制される。ところが、保護抵抗ＲＧ及
びクランプＭＯＳＦＥＴＱＤのジャンクション領域を介
して流されるブレークダウン電流や順方向電流は、充分
に吸収しうる電流パスが存在しない。このため、基板電
位が変動し、アクティブ素子領域の近接する回路素子が
ラッチアップを起こすという問題が生じた。なお、上記
のような問題は、データ出力バッファを構成するアクテ
ィブ素子に関するジャンクション領域がボンディングパ
ッドに近接して配置される場合も同様に発生する。この
発明の目的は、ボンディングパッドに近接して配置され
たジャンクション領域を介して流されるブレークダウン
電流や順方向電流による基板電位の変動を抑制し、近接
する回路素子のラッチアップを防止して、静電保護回路
やデータ出力バッファを備えるダイナミック型ＲＡＭ等
の信頼性を高めることにある。この発明の前記ならびに
その他の目的と新規特徴は、この明細書の記述及び添付
図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等の
静電保護回路及びデータ出力バッファ等を構成しかつ対
応するボンディングパッドに近接して配置されるジャン
クション領域と内部回路が形成されるアクティブ素子領
域との間に、拡散層及び／又はウェル領域からなりかつ
回路の電源電圧又は接地電位に結合されるガード領域を
設ける。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等の
静電保護回路及びデータ出力バッファ等を構成しかつ対
応するボンディングパッドに近接して配置されるジャン
クション領域と内部回路が形成されるアクティブ素子領
域との間に、拡散層及び／又はウェル領域からなりかつ
回路の電源電圧又は接地電位に結合されるガード領域を
設ける。
【０００８】
【作 用】上記手段によれば、ジャンクション領域を介
して流されるブレークダウン電流や順方向電流をガード
領域を介して吸収できるため、これらの電流による基板
電位の変動を抑制できる。その結果、アクティブ素子領
域の近接する回路素子のラッチアップを防止し、ダイナ
ミック型ＲＡＭ等の信頼性を高めることができる。
して流されるブレークダウン電流や順方向電流をガード
領域を介して吸収できるため、これらの電流による基板
電位の変動を抑制できる。その結果、アクティブ素子領
域の近接する回路素子のラッチアップを防止し、ダイナ
ミック型ＲＡＭ等の信頼性を高めることができる。
【０００９】
【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの第１の実施例の基本配置図が示されてい
る。また、図２には、図１のダイナミック型ＲＡＭの一
実施例の部分的な拡大配置図が示され、図３には、その
Ａ−Ｂ断面図が示されている。さらに、図４には、図１
のダイナミック型ＲＡＭの静電保護回路の一実施例の等
価回路図が示されている。これらの図をもとに、この実
施例のダイナミック型ＲＡＭの基本レイアウトと静電保
護回路の概要ならびにその特徴について説明する。な
お、ダイナミック型ＲＡＭのメモリとしての機能的構成
及び動作については、この発明と直接関係ないために割
愛する。
ク型ＲＡＭの第１の実施例の基本配置図が示されてい
る。また、図２には、図１のダイナミック型ＲＡＭの一
実施例の部分的な拡大配置図が示され、図３には、その
Ａ−Ｂ断面図が示されている。さらに、図４には、図１
のダイナミック型ＲＡＭの静電保護回路の一実施例の等
価回路図が示されている。これらの図をもとに、この実
施例のダイナミック型ＲＡＭの基本レイアウトと静電保
護回路の概要ならびにその特徴について説明する。な
お、ダイナミック型ＲＡＭのメモリとしての機能的構成
及び動作については、この発明と直接関係ないために割
愛する。
【００１０】図１において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、Ｐ型単結晶シリコン
からなる１個の半導体基板ＰＳＵＢ上に形成される。こ
の半導体基板ＰＳＵＢの周辺部には、複数のボンディン
グパッドＰＡＤが配置され、その中央部には、メモリア
レイ及びメモリアレイ周辺回路等の内部回路を形成する
ためのアクティブ素子領域ＡＣＴが設けられる。
型ＲＡＭは、特に制限されないが、Ｐ型単結晶シリコン
からなる１個の半導体基板ＰＳＵＢ上に形成される。こ
の半導体基板ＰＳＵＢの周辺部には、複数のボンディン
グパッドＰＡＤが配置され、その中央部には、メモリア
レイ及びメモリアレイ周辺回路等の内部回路を形成する
ためのアクティブ素子領域ＡＣＴが設けられる。
【００１１】ダイナミック型ＲＡＭは、さらに上記ボン
ディングパッドＰＡＤに対応して設けられかつ対応する
ボンディングパッドＰＡＤに近接して配置される図示さ
れない複数の静電保護回路とデータ出力バッファ（バッ
ファ回路）とを備える。この実施例において、これらの
静電保護回路及びデータ出力バッファならびにボンディ
ングパッドＰＡＤの周辺には、特に制限されないが、所
定のガード領域Ｇ１〜Ｇ５がそれぞれ形成される。な
お、図１では、すべてのガード領域Ｇ１〜Ｇ５がボンデ
ィングパッドＰＡＤを取り囲んで形成されているかのよ
うに示されるが、一部のガード領域は、ジャンクション
領域を含む静電保護回路又はデータ出力バッファのみを
取り囲むべく形成される。このとき、これらの静電保護
回路及びデータ出力バッファに対応するボンディングパ
ッドは、対応するガード領域の外側に配置される。
ディングパッドＰＡＤに対応して設けられかつ対応する
ボンディングパッドＰＡＤに近接して配置される図示さ
れない複数の静電保護回路とデータ出力バッファ（バッ
ファ回路）とを備える。この実施例において、これらの
静電保護回路及びデータ出力バッファならびにボンディ
ングパッドＰＡＤの周辺には、特に制限されないが、所
定のガード領域Ｇ１〜Ｇ５がそれぞれ形成される。な
お、図１では、すべてのガード領域Ｇ１〜Ｇ５がボンデ
ィングパッドＰＡＤを取り囲んで形成されているかのよ
うに示されるが、一部のガード領域は、ジャンクション
領域を含む静電保護回路又はデータ出力バッファのみを
取り囲むべく形成される。このとき、これらの静電保護
回路及びデータ出力バッファに対応するボンディングパ
ッドは、対応するガード領域の外側に配置される。
【００１２】以下、ガード領域Ｇ５とこのガード領域に
より囲まれる静電保護回路を例に、説明を進める。その
他のガード領域ならびに静電保護回路及びデータ出力バ
ッファについては類推されたい。
より囲まれる静電保護回路を例に、説明を進める。その
他のガード領域ならびに静電保護回路及びデータ出力バ
ッファについては類推されたい。
【００１３】図２において、ガード領域Ｇ５は、特に制
限されないが、静電保護回路ＧＣを囲むべく形成され、
対応するボンディングパッドＰＡＤは、ガード領域Ｇ５
の外側に配置される。静電保護回路ＧＣは、特に制限さ
れないが、その中央部に比較的細長く形成されたＮ型拡
散層ＮＤ２を含む。拡散層ＮＤ２は、複数のコンタクト
ＣＯＮを介してその上層に形成されたアルミニウム配線
層ＡＬ１に結合され、さらに対応するボンディングパッ
ドＰＡＤに結合される。コンタクトＣＯＮの下層には、
特に制限されないが、ウェル領域ＮＷ２が形成され、こ
れによってコンタクト下部の耐圧特性が改善される。
限されないが、静電保護回路ＧＣを囲むべく形成され、
対応するボンディングパッドＰＡＤは、ガード領域Ｇ５
の外側に配置される。静電保護回路ＧＣは、特に制限さ
れないが、その中央部に比較的細長く形成されたＮ型拡
散層ＮＤ２を含む。拡散層ＮＤ２は、複数のコンタクト
ＣＯＮを介してその上層に形成されたアルミニウム配線
層ＡＬ１に結合され、さらに対応するボンディングパッ
ドＰＡＤに結合される。コンタクトＣＯＮの下層には、
特に制限されないが、ウェル領域ＮＷ２が形成され、こ
れによってコンタクト下部の耐圧特性が改善される。
【００１４】拡散層ＮＤ２は、特に制限されないが、ア
ルミニウム配線層ＡＬ２を介して、Ｎ型ウェル領域ＮＷ
３内に形成された拡散層ＮＤ５に結合される。このウェ
ル領域ＮＷ３には、上記拡散層ＮＤ５と対向しかつ近接
して、もう一つの拡散層ＮＤ６が形成される。これらの
ウェル領域及び拡散層は、比較的小面積のウェル抵抗つ
まり保護抵抗ＲＧを形成する。拡散層ＮＤ６は、ＭＯＳ
ＦＥＴＱＤのドレインＤに結合されるとともに、アルミ
ニウム配線層ＡＬ３を介してアクティブ素子領域ＡＣＴ
の対応する内部回路に結合される。上記ＭＯＳＦＥＴＱ
ＤのゲートＧを構成するポリシリコン層ならびにソース
Ｓを構成する拡散層は、図示されないアルミニウム配線
層を介して回路の接地電位ＶＳＳに結合される。
ルミニウム配線層ＡＬ２を介して、Ｎ型ウェル領域ＮＷ
３内に形成された拡散層ＮＤ５に結合される。このウェ
ル領域ＮＷ３には、上記拡散層ＮＤ５と対向しかつ近接
して、もう一つの拡散層ＮＤ６が形成される。これらの
ウェル領域及び拡散層は、比較的小面積のウェル抵抗つ
まり保護抵抗ＲＧを形成する。拡散層ＮＤ６は、ＭＯＳ
ＦＥＴＱＤのドレインＤに結合されるとともに、アルミ
ニウム配線層ＡＬ３を介してアクティブ素子領域ＡＣＴ
の対応する内部回路に結合される。上記ＭＯＳＦＥＴＱ
ＤのゲートＧを構成するポリシリコン層ならびにソース
Ｓを構成する拡散層は、図示されないアルミニウム配線
層を介して回路の接地電位ＶＳＳに結合される。
【００１５】これにより、ＭＯＳＦＥＴＱＤは、第４図
に示されるように、ダイオード形態とされ、入力ノード
と回路の接地電位との間のクランプＭＯＳＦＥＴとして
作用する。また、このＭＯＳＦＥＴＱＤのゲートＧ及び
ソースＳすなわち回路の接地電位と半導体基板ＰＳＵＢ
との間には寄生ダイオードＤ４が等価的に形成され、保
護抵抗ＲＧ及びクランプＭＯＳＦＥＴＱＤのドレインＤ
と半導体基板ＰＳＵＢとの間には寄生ダイオードＤ３が
等価的に形成される。このうち、ＭＯＳＦＥＴＱＤは、
ソース・ドレイン間の降伏特性を利用するものであっ
て、対応するボンディングパッドＰＡＤに異常な正の電
圧が印加されたとき、回路の接地電位との間の電圧をそ
のソース・ドレイン間の降伏電圧値でクランプする作用
を持つ。
に示されるように、ダイオード形態とされ、入力ノード
と回路の接地電位との間のクランプＭＯＳＦＥＴとして
作用する。また、このＭＯＳＦＥＴＱＤのゲートＧ及び
ソースＳすなわち回路の接地電位と半導体基板ＰＳＵＢ
との間には寄生ダイオードＤ４が等価的に形成され、保
護抵抗ＲＧ及びクランプＭＯＳＦＥＴＱＤのドレインＤ
と半導体基板ＰＳＵＢとの間には寄生ダイオードＤ３が
等価的に形成される。このうち、ＭＯＳＦＥＴＱＤは、
ソース・ドレイン間の降伏特性を利用するものであっ
て、対応するボンディングパッドＰＡＤに異常な正の電
圧が印加されたとき、回路の接地電位との間の電圧をそ
のソース・ドレイン間の降伏電圧値でクランプする作用
を持つ。
【００１６】静電保護回路ＧＣは、特に制限されない
が、さらに上記拡散層ＮＤ２と対向しかつその上半部を
囲むように近接して形成されるＮ型拡散層ＮＤ３と、同
様に拡散層ＮＤ２と対向しかつその下半部を囲むように
近接して形成されるもう一つのＮ型拡散層ＮＤ４とを含
む。このうち、拡散層ＮＤ３は、特に制限されないが、
複数のコンタクトＣＯＮを介してその上層に形成された
アルミニウム配線層に結合され、さらに回路の電源電圧
ＶＣＣに結合される。また、拡散層ＮＤ４は、複数のコ
ンタクトＣＯＮを介してその上層に形成されたアルミニ
ウム配線層に結合され、さらに回路の接地電位ＶＳＳに
結合される。
が、さらに上記拡散層ＮＤ２と対向しかつその上半部を
囲むように近接して形成されるＮ型拡散層ＮＤ３と、同
様に拡散層ＮＤ２と対向しかつその下半部を囲むように
近接して形成されるもう一つのＮ型拡散層ＮＤ４とを含
む。このうち、拡散層ＮＤ３は、特に制限されないが、
複数のコンタクトＣＯＮを介してその上層に形成された
アルミニウム配線層に結合され、さらに回路の電源電圧
ＶＣＣに結合される。また、拡散層ＮＤ４は、複数のコ
ンタクトＣＯＮを介してその上層に形成されたアルミニ
ウム配線層に結合され、さらに回路の接地電位ＶＳＳに
結合される。
【００１７】これにより、拡散層ＮＤ３は、図４に示さ
れるように、拡散層ＮＤ２とともにＮＰＮ型のラテラル
バイポーラトランジスタＴ１を等価的に形成し、半導体
基板ＰＳＵＢとの間に寄生ダイオードＤ１を等価的に形
成する。同様に、拡散層ＮＤ４は、拡散層ＮＤ２ととも
にＮＰＮ型のラテラルバイポーラトランジスタＴ２を等
価的に形成し、半導体基板ＰＳＵＢとの間に寄生ダイオ
ードＤ２を等価的に形成する。このうち、ラテラルバイ
ポーラトランジスタＴ１及びＴ２は、対応するボンディ
ングパッドＰＡＤに比較的大きなスパイクノイズが入力
されたときの電流パス経路を形成し、ダイオードＤ１及
びＤ２は、トランジスタＴ１及びＴ２によるブレークダ
ウン電流を吸収する電極を形成して、半導体基板ＰＳＵ
Ｂの電位変動を抑制する。ラテラルバイポーラトランジ
スタＴ１及びＴ２は、半導体基板ＰＳＵＢの電位が上昇
することによってオン状態となり、スパイクノイズ等を
急速に回路の電源電圧又は接地電位に吸収する作用をあ
わせ持つ。
れるように、拡散層ＮＤ２とともにＮＰＮ型のラテラル
バイポーラトランジスタＴ１を等価的に形成し、半導体
基板ＰＳＵＢとの間に寄生ダイオードＤ１を等価的に形
成する。同様に、拡散層ＮＤ４は、拡散層ＮＤ２ととも
にＮＰＮ型のラテラルバイポーラトランジスタＴ２を等
価的に形成し、半導体基板ＰＳＵＢとの間に寄生ダイオ
ードＤ２を等価的に形成する。このうち、ラテラルバイ
ポーラトランジスタＴ１及びＴ２は、対応するボンディ
ングパッドＰＡＤに比較的大きなスパイクノイズが入力
されたときの電流パス経路を形成し、ダイオードＤ１及
びＤ２は、トランジスタＴ１及びＴ２によるブレークダ
ウン電流を吸収する電極を形成して、半導体基板ＰＳＵ
Ｂの電位変動を抑制する。ラテラルバイポーラトランジ
スタＴ１及びＴ２は、半導体基板ＰＳＵＢの電位が上昇
することによってオン状態となり、スパイクノイズ等を
急速に回路の電源電圧又は接地電位に吸収する作用をあ
わせ持つ。
【００１８】ガード領域Ｇ５は、特に制限されないが、
図３に示されるように、静電保護回路ＧＣを取り囲むべ
く形成されるＮ型拡散層ＮＤ１と、その下層に形成され
るＮ型ウェル領域ＮＷ１とにより構成される。拡散層Ｎ
Ｄ１は、特に制限されないが、図示されないコンタクト
ＣＯＮを介してその上層に形成されたアルミニウム配線
層に結合され、さらに回路の接地電位ＶＳＳに結合され
る。
図３に示されるように、静電保護回路ＧＣを取り囲むべ
く形成されるＮ型拡散層ＮＤ１と、その下層に形成され
るＮ型ウェル領域ＮＷ１とにより構成される。拡散層Ｎ
Ｄ１は、特に制限されないが、図示されないコンタクト
ＣＯＮを介してその上層に形成されたアルミニウム配線
層に結合され、さらに回路の接地電位ＶＳＳに結合され
る。
【００１９】これにより、ガード領域Ｇ５を構成する拡
散層ＮＤ１及びウェル領域ＮＷ１は、第４図に示される
ように、半導体基板ＰＳＵＢと回路の接地電位ＶＳＳと
の間に寄生するダイオードＤＧを等価的に形成する。こ
のダイオードＤＧは、ダイオードＤ３やクランプＭＯＳ
ＦＥＴＱＤの順方向電流又はブレークダウン電流を回路
の接地電位に吸収するための電流パスを形成する。これ
により、静電保護回路ＧＣのジャンクション領域とアク
ティブ素子領域ＡＣＴとの間の電流パスが実質的に遮断
され、アクティブ素子領域周辺の基板電位の変動が抑制
される。その結果、アクティブ素子領域ＡＣＴの静電保
護回路ＧＣに近接して配置される回路素子のラッチアッ
プが防止され、ダイナミック型ＲＡＭの信頼性が高めら
れる。
散層ＮＤ１及びウェル領域ＮＷ１は、第４図に示される
ように、半導体基板ＰＳＵＢと回路の接地電位ＶＳＳと
の間に寄生するダイオードＤＧを等価的に形成する。こ
のダイオードＤＧは、ダイオードＤ３やクランプＭＯＳ
ＦＥＴＱＤの順方向電流又はブレークダウン電流を回路
の接地電位に吸収するための電流パスを形成する。これ
により、静電保護回路ＧＣのジャンクション領域とアク
ティブ素子領域ＡＣＴとの間の電流パスが実質的に遮断
され、アクティブ素子領域周辺の基板電位の変動が抑制
される。その結果、アクティブ素子領域ＡＣＴの静電保
護回路ＧＣに近接して配置される回路素子のラッチアッ
プが防止され、ダイナミック型ＲＡＭの信頼性が高めら
れる。
【００２０】以上のように、この実施例のダイナミック
型ＲＡＭは、Ｐ型半導体基板上の周辺部に形成された複
数のボンディングパッドを備え、これらのボンディング
パッドに対応して設けられかつ対応するボンディングパ
ッドに近接して配置される複数の静電保護回路を備え
る。静電保護回路は、保護抵抗やクランプＭＯＳＦＥＴ
を構成しかつ半導体基板との間でブレークダウン電流や
順方向電流を流すための電流パスを形成するジャンクシ
ョン領域すなわちウェル領域及び拡散層を含む。この実
施例において、これらのジャンクション領域つまりは静
電保護回路の周辺には、回路の接地電位に結合されたＮ
型拡散層及びウェル領域からなるガード領域が囲むよう
に形成される。このため、保護抵抗及びクランプＭＯＳ
ＦＥＴのジャンクション領域を介して半導体基板に流さ
れるブレークダウン電流や順方向電流は、これらのガー
ド領域を介して吸収され、基板電位の変動が抑制され
る。その結果、アクティブ素子領域の近接する回路素子
のラッチアップが防止され、ダイナミック型ＲＡＭの信
頼性が高められるものである。
型ＲＡＭは、Ｐ型半導体基板上の周辺部に形成された複
数のボンディングパッドを備え、これらのボンディング
パッドに対応して設けられかつ対応するボンディングパ
ッドに近接して配置される複数の静電保護回路を備え
る。静電保護回路は、保護抵抗やクランプＭＯＳＦＥＴ
を構成しかつ半導体基板との間でブレークダウン電流や
順方向電流を流すための電流パスを形成するジャンクシ
ョン領域すなわちウェル領域及び拡散層を含む。この実
施例において、これらのジャンクション領域つまりは静
電保護回路の周辺には、回路の接地電位に結合されたＮ
型拡散層及びウェル領域からなるガード領域が囲むよう
に形成される。このため、保護抵抗及びクランプＭＯＳ
ＦＥＴのジャンクション領域を介して半導体基板に流さ
れるブレークダウン電流や順方向電流は、これらのガー
ド領域を介して吸収され、基板電位の変動が抑制され
る。その結果、アクティブ素子領域の近接する回路素子
のラッチアップが防止され、ダイナミック型ＲＡＭの信
頼性が高められるものである。
【００２１】以上の本実施例に示されるように、この発
明を静電保護回路及びデータ出力バッファを備えるダイ
ナミック型ＲＡＭ等の半導体集積回路装置に適用するこ
とで、次のような作用効果を得ることができる。すなわ
ち、 （１） ダイナミック型ＲＡＭ等の静電保護回路及びデ
ータ出力バッファ等を構成しかつ対応するボンディング
パッドに近接して配置されるジャンクション領域とメモ
リアレイ等の内部回路が形成されるアクティブ素子領域
との間に、拡散層及び／又はウェル領域からなりかつ回
路の電源電圧又は接地電位に結合されるガード領域を設
けることで、ジャンクション領域を介して流されるブレ
ークダウン電流や順方向電流を効果的に吸収することが
できるという効果が得られる。 （２） 上記（１）項により、ブレークダウン電流や順
方向電流による半導体基板の電位変動を抑制することが
できるという効果が得られる。 （３） 上記（１）及び（２）項により、アクティブ素
子領域の静電保護回路又はデータ出力バッフに近接して
配置される回路素子のラッチアップを防止することがで
きるという効果が得られる。 （４） 上記（１）〜（３）項により、静電保護回路等
を備えるダイナミック型ＲＡＭ等の信頼性を高めること
ができるという効果が得られる。
明を静電保護回路及びデータ出力バッファを備えるダイ
ナミック型ＲＡＭ等の半導体集積回路装置に適用するこ
とで、次のような作用効果を得ることができる。すなわ
ち、 （１） ダイナミック型ＲＡＭ等の静電保護回路及びデ
ータ出力バッファ等を構成しかつ対応するボンディング
パッドに近接して配置されるジャンクション領域とメモ
リアレイ等の内部回路が形成されるアクティブ素子領域
との間に、拡散層及び／又はウェル領域からなりかつ回
路の電源電圧又は接地電位に結合されるガード領域を設
けることで、ジャンクション領域を介して流されるブレ
ークダウン電流や順方向電流を効果的に吸収することが
できるという効果が得られる。 （２） 上記（１）項により、ブレークダウン電流や順
方向電流による半導体基板の電位変動を抑制することが
できるという効果が得られる。 （３） 上記（１）及び（２）項により、アクティブ素
子領域の静電保護回路又はデータ出力バッフに近接して
配置される回路素子のラッチアップを防止することがで
きるという効果が得られる。 （４） 上記（１）〜（３）項により、静電保護回路等
を備えるダイナミック型ＲＡＭ等の信頼性を高めること
ができるという効果が得られる。
【００２２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ガード領域Ｇ１〜Ｇ５は、そのすべ
てがボンディングパッドならびに静電保護回路又はデー
タ出力バッファを囲むべく形成されてもよいし、逆にそ
のすべてが対応するボンディングパッドをその外側に置
くものとしてもよい。また、ガード領域は、図６のガー
ド領域Ｇ６のように、アクティブ素子領域ＡＣＴを囲む
べく形成してもよいし、図７のガード領域Ｇ７〜Ｇ１１
のように、静電保護回路又はデータ出力バッファとアク
ティブ素子領域ＡＣＴとの間を隔離すべく直線的に形成
してもよい。図１ならびに図６及び図７において、ボン
ディングパッドＰＡＤならびにこれに対応するジャンク
ション領域は、半導体基板ＰＳＵＢの周辺部に配置され
ることを必要条件とせず、例えばその中央部に配置して
もよい。図２及び図３において、ガード領域Ｇ５は、ボ
ンディングパッドＰＡＤを取り囲むべく形成してもよい
し、アルミニウム配線層ＡＬ１の下層を連結して形成し
てもよい。また、ガード領域Ｇ５は、回路の電源電圧Ｖ
ＣＣに結合してもよいし、さらに回路の電源電圧ならび
に接地電位に結合される二つのガード領域を二重に設け
てもよい。他にブレークダウン電流又は順方向電流を流
すジャンクション領域が存在しない場合には、例えば保
護抵抗ＲＧ及びクランプＭＯＳＦＥＴＱＤの周辺にのみ
ガード領域を設けることもできる。さらに、静電保護回
路ＧＣの具体的構成やそのデバイス構造ならびに電源電
圧の極性等は、種々の実施形態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ガード領域Ｇ１〜Ｇ５は、そのすべ
てがボンディングパッドならびに静電保護回路又はデー
タ出力バッファを囲むべく形成されてもよいし、逆にそ
のすべてが対応するボンディングパッドをその外側に置
くものとしてもよい。また、ガード領域は、図６のガー
ド領域Ｇ６のように、アクティブ素子領域ＡＣＴを囲む
べく形成してもよいし、図７のガード領域Ｇ７〜Ｇ１１
のように、静電保護回路又はデータ出力バッファとアク
ティブ素子領域ＡＣＴとの間を隔離すべく直線的に形成
してもよい。図１ならびに図６及び図７において、ボン
ディングパッドＰＡＤならびにこれに対応するジャンク
ション領域は、半導体基板ＰＳＵＢの周辺部に配置され
ることを必要条件とせず、例えばその中央部に配置して
もよい。図２及び図３において、ガード領域Ｇ５は、ボ
ンディングパッドＰＡＤを取り囲むべく形成してもよい
し、アルミニウム配線層ＡＬ１の下層を連結して形成し
てもよい。また、ガード領域Ｇ５は、回路の電源電圧Ｖ
ＣＣに結合してもよいし、さらに回路の電源電圧ならび
に接地電位に結合される二つのガード領域を二重に設け
てもよい。他にブレークダウン電流又は順方向電流を流
すジャンクション領域が存在しない場合には、例えば保
護抵抗ＲＧ及びクランプＭＯＳＦＥＴＱＤの周辺にのみ
ガード領域を設けることもできる。さらに、静電保護回
路ＧＣの具体的構成やそのデバイス構造ならびに電源電
圧の極性等は、種々の実施形態を採りうる。
【００２３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば同様な静電保護
回路やデータ出力バッファを備える他の各種の半導体記
憶装置やゲートアレイ集積回路等の論理集積回路装置に
も適用できる。この発明は、少なくともボンディングパ
ッドに近接して設けられるジャンクション領域と内部回
路が形成されるアクティブ素子領域とを備える半導体集
積回路装置に広く適用できる。
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば同様な静電保護
回路やデータ出力バッファを備える他の各種の半導体記
憶装置やゲートアレイ集積回路等の論理集積回路装置に
も適用できる。この発明は、少なくともボンディングパ
ッドに近接して設けられるジャンクション領域と内部回
路が形成されるアクティブ素子領域とを備える半導体集
積回路装置に広く適用できる。
【００２４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等の
静電保護回路及びデータ出力バッファ等を構成しかつ対
応するボンディングパッドに近接して配置されるジャン
クション領域と内部回路が形成されるアクティブ素子領
域との間に、拡散層又はウェル領域からなりかつ回路の
電源電圧又は接地電位に結合されるガード領域を設ける
ことで、ジャンクション領域を介して流されるブレーク
ダウン電流や順方向電流を効果的に吸収し、基板電位の
変動を抑制することができる。その結果、アクティブ素
子領域の近接する回路素子のラッチアップを防止し、ダ
イナミック型ＲＡＭ等の信頼性を高めることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等の
静電保護回路及びデータ出力バッファ等を構成しかつ対
応するボンディングパッドに近接して配置されるジャン
クション領域と内部回路が形成されるアクティブ素子領
域との間に、拡散層又はウェル領域からなりかつ回路の
電源電圧又は接地電位に結合されるガード領域を設ける
ことで、ジャンクション領域を介して流されるブレーク
ダウン電流や順方向電流を効果的に吸収し、基板電位の
変動を抑制することができる。その結果、アクティブ素
子領域の近接する回路素子のラッチアップを防止し、ダ
イナミック型ＲＡＭ等の信頼性を高めることができる。
【図１】この発明が適用されたダイナミック型ＲＡＭの
第１の実施例を示す基本配置図である。
第１の実施例を示す基本配置図である。
【図２】図１のダイナミック型ＲＡＭの一実施例を示す
部分的な拡大配置図である。
部分的な拡大配置図である。
【図３】図２のダイナミック型ＲＡＭの一実施例を示す
Ａ−Ｂ断面図である。
Ａ−Ｂ断面図である。
【図４】図２のダイナミック型ＲＡＭの静電保護回路の
一実施例を示す等価回路図である。
一実施例を示す等価回路図である。
【図５】静電保護回路を備える従来のダイナミック型Ｒ
ＡＭの一例を示す拡大配置図である。
ＡＭの一例を示す拡大配置図である。
【図６】この発明が適用されたダイナミック型ＲＡＭの
第２の実施例を示す基本配置図である。
第２の実施例を示す基本配置図である。
【図７】この発明が適用されたダイナミック型ＲＡＭの
第３の実施例を示す基本配置図である。
第３の実施例を示す基本配置図である。
ＰＳＵＢ…Ｐ型半導体基板、ＰＡＤ…ボンディングパッ
ドあるいはこれに対応して設けられる静電保護回路又は
データ出力バッファ、ＡＣＴ…アクティブ素子領域、Ｇ
１〜Ｇ１１…ガード領域。ＧＣ…静電保護回路、ＮＤ１
〜ＮＤ７…Ｎ型拡散層、ＮＷ１〜ＮＷ３…Ｎ型ウェル領
域、ＣＯＮ…コンタクト、ＡＬ１〜ＡＬ３…アルミニウ
ム配線層、ＲＧ…保護抵抗、ＱＤ…クランプＭＯＳＦＥ
Ｔ、Ｇ…ゲート、Ｓ…ソース、Ｄ…ドレイン、Ｌ…ロコ
ス。Ｔ１〜Ｔ２…ラテラルバイポーラトランジスタ、Ｄ
１〜Ｄ４，ＤＧ…ダイオード。
ドあるいはこれに対応して設けられる静電保護回路又は
データ出力バッファ、ＡＣＴ…アクティブ素子領域、Ｇ
１〜Ｇ１１…ガード領域。ＧＣ…静電保護回路、ＮＤ１
〜ＮＤ７…Ｎ型拡散層、ＮＷ１〜ＮＷ３…Ｎ型ウェル領
域、ＣＯＮ…コンタクト、ＡＬ１〜ＡＬ３…アルミニウ
ム配線層、ＲＧ…保護抵抗、ＱＤ…クランプＭＯＳＦＥ
Ｔ、Ｇ…ゲート、Ｓ…ソース、Ｄ…ドレイン、Ｌ…ロコ
ス。Ｔ１〜Ｔ２…ラテラルバイポーラトランジスタ、Ｄ
１〜Ｄ４，ＤＧ…ダイオード。
フロントページの続き
(72)発明者 鈴木 幸英
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 村中 雅也
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 松浦 展巳
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 井伊 晴雄
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 吉川 和枝
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 阿部 淳一
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 荒井 公司
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
Claims (5)
- 【請求項１】 ボンディングパッドに結合されかつ対応
する上記ボンディングパッドに近接して配置されるジャ
ンクション領域と内部回路が形成されるアクティブ素子
領域との間に基板電流を吸収するためのガード領域が設
けられることを特徴とする半導体集積回路装置。 - 【請求項２】 上記ジャンクション領域は、静電保護回
路及び／又はバッファ回路を構成する素子の拡散層又は
ウェル領域であって、上記ガード領域は、回路の電源電
圧又は接地電位に結合された拡散層及び／又はウェル領
域により構成されるものであることを特徴とする請求項
１の半導体集積回路装置。 - 【請求項３】 上記基板電流は、上記ジャンクション領
域を介して流されるブレークダウン電流又は順方向電流
であることを特徴とする請求項１又は請求項２の半導体
集積回路装置。 - 【請求項４】 上記ガード領域は、上記ジャンクション
領域あるいは上記静電保護回路又はバッファ回路の周囲
を取り囲むべく設けられるものであることを特徴とする
請求項１、請求項２又は請求項３の半導体集積回路装
置。 - 【請求項５】 上記ガード領域は、上記アクティブ素子
領域の周囲を取り囲むべく設けられるものであることを
特徴とする請求項１、請求項２又は請求項３の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295089A JPH056964A (ja) | 1990-10-30 | 1991-10-15 | 半導体集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-293177 | 1990-10-30 | ||
| JP29317790 | 1990-10-30 | ||
| JP3295089A JPH056964A (ja) | 1990-10-30 | 1991-10-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056964A true JPH056964A (ja) | 1993-01-14 |
Family
ID=26559305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295089A Withdrawn JPH056964A (ja) | 1990-10-30 | 1991-10-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056964A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329694B1 (en) | 1998-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Semiconductor device with ESD protective circuit |
| JP2008282948A (ja) * | 2007-05-10 | 2008-11-20 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP2012019228A (ja) * | 2011-09-05 | 2012-01-26 | Toshiba Corp | 半導体装置 |
-
1991
- 1991-10-15 JP JP3295089A patent/JPH056964A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329694B1 (en) | 1998-06-30 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Semiconductor device with ESD protective circuit |
| JP2008282948A (ja) * | 2007-05-10 | 2008-11-20 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP2012019228A (ja) * | 2011-09-05 | 2012-01-26 | Toshiba Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |