JP2509485Y2

JP2509485Y2 - 半導体集積回路

Info

Publication number: JP2509485Y2
Application number: JP1989081931U
Authority: JP
Inventors: 隆浅見
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-07-11
Filing date: 1989-07-11
Publication date: 1996-09-04
Anticipated expiration: 2004-07-11
Also published as: JPH0321858U

Description

【考案の詳細な説明】（イ）産業上の利用分野本考案は、特にCMOS型半導体集積回路に用いられる入
力保護回路を改良した半導体装置に関する。

（ロ）従来の技術 MOS型ICは静電気等による過大な入力になって破壊し
やすく、一般に入力部のトランジスタのゲート破壊を防
止するためにPN接合ダイオードを利用した入力保護回路
が設けられる（例えば、特開昭62−26851号公報）。

第３図と第４図はＰ−SUB型CMOS半導体装置の入力保
護回路近傍の構成を示したものである。

入力保護回路は通常アルミニウムより成る入力ボンデ
ィングパッド（１）と、これに一端が接続され、不純物
を拡散した低抵抗多結晶シリコンにより形成された入力
保護抵抗（２）およびこの入力保護抵抗（２）の他端に
接続された保護ダイオード（３）より構成されている。
保護ダイオード（３）は、Ｐ型半導体基板（４）の表面
に選択形成したN^-型ウェル領域（５）をカソードとし、
P⁺型アノード領域（６）とのPN接合で形成され、該アノ
ード領域（６）の表面に前記入力保護抵抗（２）の他端
に接続する電極（７）が設けられている。電極（７）は
また、保護すべき入力MOSトランジスタのゲートに接続
される。

ウェル領域（５）の周囲にはウェル領域（５）の電位
分布を均一にする目的でリング状に設けられたN⁺型ガー
ドリング領域（８）を形成し、電極（９）によりウェル
領域（５）に＋Vcc（例えば、5V）の固定電位を印加す
る。半導体基板（４）にはP⁺型拡散層（10）を介して電
極（11）により接地電位（GND）が印加される。これ
で、入力接続パッド（１）に＋Vcc以上の過大入力があ
った場合に保護ダイオード（３）がONして入力MOSトラ
ンジスタを保護する様に構成されている。

一方、入力保護ダイオード（３）を含む入出力関係の
素子は接続パッドとの接続関係から半導体チップの周辺
部分に配置される。従って、保護ダイオード（３）と隣
接して入出力関係の素子が配置されることが多い。第３
図はこのような素子としてＮチャンネル型の出力バッフ
ァトランジスタ（12）が配置された例を示す。出力バッ
ファトランジスタ（12）は、基板（４）表面に選択拡散
により形成されたN⁺型のソース・ドレイン領域（13）
（14）と、ソース・ドレイン領域（13）（14）で挟まれ
たチャンネル部上にゲート酸化膜（15）を介して設けた
リンドープされたポリシリコンから成るゲート電極（1
6）とで構成され、ドレイン領域（14）は電極（17）を
介して出力接続パッド（18）に、ソース領域（13）は電
極（19）を介して接地電位（GND）が夫々印加されてい
る。

（ハ）考案が解決しようとする課題しかしながら、斯る構成において出力接続パッド（1
8）に静電気等による負のパルス（20）が印加される
と、ドレイン領域（14）と基板（４）とで形成されるPN
接合（21）が順バイアスとなるので、寄生NPNトランジ
スタ効果により基板（４）とガードリング領域（８）と
のPN接合がブレークダウンを生じ、この時の寄生電流ｉ
によってPN接合（22）が破壊される欠点があった。特に
半導体装置の微細化が進み、且つ近年の多機能、多ピン
化に伴って隣接パッド間のスペースが減少してきた為に
このような破壊が生じ易い。

（ニ）課題を解決するための手段本考案は上記従来の課題に鑑み成されたもので、保護
ダイオード（３）のウェル領域（５）をガードリング領
域（８）よりも拡張し、ガードリング領域（８）と出力
バッファトランジスタ（12）のドレイン領域（14）との
間にウェル領域（８）の抵抗分（24）を介在させるよう
に構成することにより、接合破壊を防止し得る半導体集
積回路を提供するものである。

（ホ）作用本考案によれば、逆バイアスされるPN接合ダイオード
（22）がウェル領域（５）と基板（４）との低濃度接合
となり、＋Vcc電位を印加する電極（９）からPN接合ダ
イオード（22）の接合部分までにウェル領域（５）の抵
抗分（24）が介在するので、PN接合ダイオード（22）の
両端にかかる電位差を低減できる。従って、PN接合ダイ
オード（22）のブレークダウン耐量を増大できるので、
寄生電流が流れることを防止できる。

（ヘ）実施例以下に本考案の一実施例を図面を参照しながら詳細に
説明する。

第１図は本考案の半導体集積回路を示す断面図で、第
２図は保護ダイオード（３）部分の平面図である。

保護ダイオード（３）は、Ｐ型シリコン半導体基板
（４）の表面に選択的に拡散形成されたN^-型ウェル領域
（５）をカソードとし、ウェル領域（５）の表面に形成
したP⁺型アノード領域（６）とのPN接合で形成される。
アノード領域（６）の表面にはコンタクトホールを介し
て電極（７）がオーミック接触し、この電極（７）は内
部入力MOSトランジスタのゲートに接続されると同時
に、入力保護抵抗（２）の一端と接続する。入力保護抵
抗（２）は、選択拡散により形成された拡散抵抗か、又
はCVD法による多結晶シリコン層の堆積とリンドープお
よびパターニングにより形成したポリシリコン抵抗であ
る。入力保護抵抗（２）の他端は、アルミニウムから成
る外部接用の入力接続パッド（１）に接続される。

一方、ウェル領域（５）の表面にはN⁺型ガードリング
領域（８）が設けられ、コンタクトホールを介して表面
にオーミック接触する電極（９）で＋Vcc（例えば5V）
の固定電位が印加される。ガードリング領域（８）はウ
ェル領域（５）に前記＋Vcc固定電位を与え、それが均
等に印加されて保護動作時の動作電流が集中しないよう
にアノード領域（６）の周囲を取り囲むように設けられ
る。これで、入力接続パッド（１）に＋Vcc固定電位を
超えるノイズが印加された時に保護ダイオード（３）が
ONして前記入力MOSトランジスタの静電破壊を防止す
る。むろん図示していないが、電極（７）と接地電位
（GND）との間にも他のPN接合ダイオードを形成し、入
力接続パッド（１）に接地電位（GND）を超える負のノ
イズが印加された時に前記他のPN接合ダイオードがONす
るような構成としても良い。尚、半導体基板（４）には
P⁺型拡散領域（10）を介して電極（11）により接地電位
（GND）が印加される。

保護ダイオード（３）に隣接する基板（４）表面には
Ｎチャンネル型の出力バッファトランジスタ（12）が配
置される。出力バッファトランジスタ（12）は、LOCOS
（23）で囲まれた活性領域内にN⁺型のソース・ドレイン
領域（13）（14）が形成され、ソースとドレイン領域
（13）と（14）に挟まれた基板（４）の表面部分をチャ
ンネル部とし、該チャンネル部上にゲート酸化膜（15）
を挟んでポリシリコン層より成るゲート電極（16）を配
設したもので、ソース領域（13）の表面には電極（19）
がオーミック接触して接地電位GNDに接続され、ドレイ
ン領域（14）の表面には電極（17）がオーミック接続し
て前記入力接続パッド（１）とは隣接関係にある出力接
続パッド（18）に接続される。

そして、ウェル領域（５）をガードリング領域（８）
より拡張することによって、保護ダイオード（３）のガ
ードリング領域（８）と、出力バッファトランジスタ
（12）のドレイン領域（14）との間に、ウェル領域
（５）が形成する抵抗分（24）が挿入される構成とす
る。ウェル領域（５）の拡張は、少なくとも出力バッフ
ァトランジスタ（12）と接する領域において成されてい
れば済む。

斯る構成によれば、逆バイアスされるPN接合ダイオー
ド（22）が基板（４）とウェル領域（５）とで形成さ
れ、＋Vcc固定電位を印加する電極（９）からPN接合面
までにウェル領域（５）の抵抗分（24）が介在するの
で、PN接合の両端にかる電位差を減少できる。従って、
PN接合ダイオード（22）のブレークダウン耐量を増大で
きるので、順バイアスされるPN接合ダイオード（21）が
ONしても、寄生NPNトランジスタ効果によってPN接合ダ
イオード（22）に寄生電流が流れることを防止できる。

（ト）考案の効果以上に説明した通り、本考案によればウェル領域
（５）の抵抗分（24）を挿入することによって逆バイア
スPN接合ダイオード（22）のブレークダウン耐量を増大
できるので、寄生電流が流れることを防止し、従って静
電破壊強度を向上できる利点を有する。

【図面の簡単な説明】

第１図と第２図は夫々本考案を説明する為の断面図と平
面図、第３図と第４図は夫々従来例を説明する為の断面
図と平面図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78

Claims

(57)【実用新案登録請求の範囲】

【請求項１】一導電型半導体基板の表面に形成した逆導
電型のウェル領域と、該ウェル領域の表面に前記ウェル領域とのPN接合で保護
ダイオードを構成するように形成した一導電型の拡散領
域と、該一導電型の拡散領域の表面にオーミック接触し入力接
続パッドに接続される第１の電極と、前記ウェル領域の表面に前記一導電型の拡散領域を取り
囲むように形成した逆導電型の高不純物濃度のガードリ
ング領域と、前記ガードリング領域にオーミック接触して電源電位を
印加する第２の電極と、前記保護ダイオードと隣接する少なくとも１つのIG−FE
Tと、前記IG−FETのソース又はドレインを構成する逆導電型
の高不純物濃度の拡散領域と、前記IG−FETの逆導電型の拡散領域を外部接続パッドに
接続する第３の電極と、を具備する半導体集積回路にお
いて、少なくとも前記保護ダイオードと前記IG−FETとが隣接
する部分において、前記ガードリング領域が前記ウェル
領域の内部に位置し、前記IG−FETの逆導電型の拡散領域と、前記基板と、前
記ガードリング領域とで形成される寄生トランジスタの
電流通路に、前記ウェル領域の抵抗分が介在するように
したことを特徴とする半導体集積回路。