JP2003031669A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003031669A JP2003031669A JP2001214111A JP2001214111A JP2003031669A JP 2003031669 A JP2003031669 A JP 2003031669A JP 2001214111 A JP2001214111 A JP 2001214111A JP 2001214111 A JP2001214111 A JP 2001214111A JP 2003031669 A JP2003031669 A JP 2003031669A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion region
- esd protection
- potential
- external connection
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 多電源系の半導体装置のＥＳＤ耐圧を向上さ
せる。 【解決手段】 半導体チップ１のパッド９よりも外周側
に、パッド９ごとに外周ＥＳＤ保護回路１１が形成され
ている。外周ＥＳＤ保護回路１１は素子分離酸化膜１３
により分離されたＮ型拡散領域１５，１７，１９を備え
ている。Ｎ型拡散領域１７はパッド９に、Ｎ型拡散領域
１５はデジタル電源ＤＶｃｃに、Ｎ型拡散領域１９はデ
ジタルグランドＤＧＮＤにそれぞれ電気的に接続されて
いる。デジタル電源ＤＶｃｃ及びデジタルグランドＤＧ
ＮＤは半導体チップで使用される複数種類の電源のうち
最も高電位のものである。パッド９からの静電気ノイズ
はＮ型拡散領域１７及びゲート電極２７，３１に伝搬さ
れ、Ｎ型拡散領域１７、チャネル（矢印Ａ又はＢ）及び
Ｎ型拡散領域１５又は１９を介して、デジタル電源ＤＶ
ｃｃ又はデジタルグランドＤＧＮＤに引き抜かれる。
せる。 【解決手段】 半導体チップ１のパッド９よりも外周側
に、パッド９ごとに外周ＥＳＤ保護回路１１が形成され
ている。外周ＥＳＤ保護回路１１は素子分離酸化膜１３
により分離されたＮ型拡散領域１５，１７，１９を備え
ている。Ｎ型拡散領域１７はパッド９に、Ｎ型拡散領域
１５はデジタル電源ＤＶｃｃに、Ｎ型拡散領域１９はデ
ジタルグランドＤＧＮＤにそれぞれ電気的に接続されて
いる。デジタル電源ＤＶｃｃ及びデジタルグランドＤＧ
ＮＤは半導体チップで使用される複数種類の電源のうち
最も高電位のものである。パッド９からの静電気ノイズ
はＮ型拡散領域１７及びゲート電極２７，３１に伝搬さ
れ、Ｎ型拡散領域１７、チャネル（矢印Ａ又はＢ）及び
Ｎ型拡散領域１５又は１９を介して、デジタル電源ＤＶ
ｃｃ又はデジタルグランドＤＧＮＤに引き抜かれる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体チップの中央部に内部回路、周辺部に複数の
外部接続端子を備え、それらの外部接続端子に複数種類
の電圧が印加される多電源系の半導体装置であって、Ｅ
ＳＤ（Electro Static Discharge：静電気放電）保護の
ためのＥＳＤ保護回路を備えた半導体装置に関するもの
である。
特に半導体チップの中央部に内部回路、周辺部に複数の
外部接続端子を備え、それらの外部接続端子に複数種類
の電圧が印加される多電源系の半導体装置であって、Ｅ
ＳＤ（Electro Static Discharge：静電気放電）保護の
ためのＥＳＤ保護回路を備えた半導体装置に関するもの
である。
【０００２】
【従来の技術】図９はＥＳＤ保護回路を備えた従来の半
導体装置を示す構成図である。半導体基板上に形成され
た内部回路１０５にアナログ機能ブロック１０５ａとデ
ジタル機能ブロック１０５ｄが形成されている。アナロ
グ機能ブロック１０５ａとデジタル機能ブロック１０５
ｄはインターフェース１１１を介して電気的に接続され
ている。アナログ機能ブロック１０５ａには電源電位と
してのアナログ電源ＡＶｃｃとアナロググランドＡＧＮ
Ｄが電気的に接続されている。デジタル機能ブロック１
０５ｄには電源電位としてのデジタル電源ＤＶｃｃとデ
ジタルグランドＤＧＮＤが電気的に接続されている。
導体装置を示す構成図である。半導体基板上に形成され
た内部回路１０５にアナログ機能ブロック１０５ａとデ
ジタル機能ブロック１０５ｄが形成されている。アナロ
グ機能ブロック１０５ａとデジタル機能ブロック１０５
ｄはインターフェース１１１を介して電気的に接続され
ている。アナログ機能ブロック１０５ａには電源電位と
してのアナログ電源ＡＶｃｃとアナロググランドＡＧＮ
Ｄが電気的に接続されている。デジタル機能ブロック１
０５ｄには電源電位としてのデジタル電源ＤＶｃｃとデ
ジタルグランドＤＧＮＤが電気的に接続されている。
【０００３】アナログ機能ブロック１０５ａには、ＥＳ
Ｄ保護回路１０７ａを介して、アナログパッド１０９ａ
が電気的に接続されている。ＥＳＤ保護回路１０７ａに
はアナログ電源ＡＶｃｃとアナロググランドＡＧＮＤが
電気的に接続されている。デジタル機能ブロック１０５
ｄには、ＥＳＤ保護回路１０７ｄを介して、デジタルパ
ッド１０９ｄが電気的に接続されている。ＥＳＤ保護回
路１０７ｄにはデジタル電源ＤＶｃｃとデジタルグラン
ドＤＧＮＤが電気的に接続されている。ＥＳＤ保護回路
１０７ａ，１０７ｄは、例えばＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor）及び拡
散抵抗により構成される（特開平８−３７２９９号公
報、特開平８−２３６６３７号公報、特開平８−２８８
４０４号公報、特開平９−１８６２９６号公報などを参
照）。
Ｄ保護回路１０７ａを介して、アナログパッド１０９ａ
が電気的に接続されている。ＥＳＤ保護回路１０７ａに
はアナログ電源ＡＶｃｃとアナロググランドＡＧＮＤが
電気的に接続されている。デジタル機能ブロック１０５
ｄには、ＥＳＤ保護回路１０７ｄを介して、デジタルパ
ッド１０９ｄが電気的に接続されている。ＥＳＤ保護回
路１０７ｄにはデジタル電源ＤＶｃｃとデジタルグラン
ドＤＧＮＤが電気的に接続されている。ＥＳＤ保護回路
１０７ａ，１０７ｄは、例えばＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor）及び拡
散抵抗により構成される（特開平８−３７２９９号公
報、特開平８−２３６６３７号公報、特開平８−２８８
４０４号公報、特開平９−１８６２９６号公報などを参
照）。
【０００４】図１０は、ＥＳＤ保護回路１０７ａの一例
の等価回路を示す図である。内周ＥＳＤ保護回路１０７
ａは、Ｎチャネル型ＭＯＳＦＥＴにより構成される保護
ダイオードＤ１と、Ｎチャネル型ＭＯＳＦＥＴにより構
成される保護ダイオードＤ２と拡散抵抗Ｒにより構成さ
れる。アナログ機能ブロック１０５ａの一部を構成する
ＭＯＳＦＥＴとアナログパッド１０９ａの間の信号線に
拡散抵抗Ｒが設けられている。保護ダイオードＤ１のソ
ースはアナログ電源ＡＶｃｃに接続されている。保護ダ
イオードＤ１のドレインは保護ダイオードＤ２のドレイ
ンと結線されて、拡散抵抗８ｂ、アナログパッド１０９
ａ間の信号線に接続されている。保護ダイオードＤ１の
ゲート電極並びに保護ダイオードＤ２のソース及びゲー
ト電極は接地されている。
の等価回路を示す図である。内周ＥＳＤ保護回路１０７
ａは、Ｎチャネル型ＭＯＳＦＥＴにより構成される保護
ダイオードＤ１と、Ｎチャネル型ＭＯＳＦＥＴにより構
成される保護ダイオードＤ２と拡散抵抗Ｒにより構成さ
れる。アナログ機能ブロック１０５ａの一部を構成する
ＭＯＳＦＥＴとアナログパッド１０９ａの間の信号線に
拡散抵抗Ｒが設けられている。保護ダイオードＤ１のソ
ースはアナログ電源ＡＶｃｃに接続されている。保護ダ
イオードＤ１のドレインは保護ダイオードＤ２のドレイ
ンと結線されて、拡散抵抗８ｂ、アナログパッド１０９
ａ間の信号線に接続されている。保護ダイオードＤ１の
ゲート電極並びに保護ダイオードＤ２のソース及びゲー
ト電極は接地されている。
【０００５】
【発明が解決しようとする課題】ＬＳＩ（大規模集積回
路）の微細化に伴って、内部回路を構成するＭＯＳＦＥ
Ｔは、ＥＳＤ耐圧がシングルドレイン構造のものに比べ
て低いＬＤＤ（LightlyDoped Drain）構造などにより構
成されるようになってきている。そのため、ＥＳＤ保護
回路の保護素子をＭＯＳＦＥＴのみで構成することが困
難になってきている。
路）の微細化に伴って、内部回路を構成するＭＯＳＦＥ
Ｔは、ＥＳＤ耐圧がシングルドレイン構造のものに比べ
て低いＬＤＤ（LightlyDoped Drain）構造などにより構
成されるようになってきている。そのため、ＥＳＤ保護
回路の保護素子をＭＯＳＦＥＴのみで構成することが困
難になってきている。
【０００６】また、ＬＳＩの集積規模も大規模化してき
ているため、数多くのシステムを１チップに搭載できる
ようになり、デジタル機能ブロック及びアナログ機能ブ
ロックが多数混在するチップ構成となっている。複数の
デジタル機能ブロック及びアナログ機能ブロックを備え
た半導体装置では、共通信号線からのノイズ等の影響を
各ブロックで受けることを防止したり、ＬＳＩの低消費
電力化のために複数の電源電圧を使用して電源管理を実
施したりするなどの目的で、必然的にブロック毎に電源
系を配置した多電源系の構成になる。それらの電源系の
多くはＬＳＩ外部で接続されて使用するが、単ＬＳＩの
状態では各々独立した端子になっている。
ているため、数多くのシステムを１チップに搭載できる
ようになり、デジタル機能ブロック及びアナログ機能ブ
ロックが多数混在するチップ構成となっている。複数の
デジタル機能ブロック及びアナログ機能ブロックを備え
た半導体装置では、共通信号線からのノイズ等の影響を
各ブロックで受けることを防止したり、ＬＳＩの低消費
電力化のために複数の電源電圧を使用して電源管理を実
施したりするなどの目的で、必然的にブロック毎に電源
系を配置した多電源系の構成になる。それらの電源系の
多くはＬＳＩ外部で接続されて使用するが、単ＬＳＩの
状態では各々独立した端子になっている。
【０００７】また、アナログ機能ブロックが存在するシ
ステムＬＳＩの場合、そのアナログ機能ブロックのみへ
の電源系が単独で使用されることが多く、その電源系の
ためのＥＳＤ保護回路は小規模なものが多い。そのた
め、このようなシステムＬＳＩではＥＳＤ耐圧が弱くな
るという問題が顕著に表れてくる。さらに、図９に示す
ように、多電源系においては、アナログパッド１０９ａ
に大電流が印加された場合、ＥＳＤ保護回路１０７ａに
関して電流を逃がす経路がアナログ電源ＡＶｃｃ、アナ
ロググランドＡＧＮＤ間にしかないので、ＥＳＤ保護回
路１０７ａでは放電しきれない静電気エネルギーをデジ
タル電源ＤＶｃｃ又はデジタルグランドＤＧＮＤに逃が
そうとする。そのため、半導体基板が静電気ノイズ経路
となって、アナログ機能ブロック及びデジタル機能ブロ
ック間を電気的に接続するためのインターフェース１１
１を含む内部回路で静電破壊が発生するという問題があ
った。
ステムＬＳＩの場合、そのアナログ機能ブロックのみへ
の電源系が単独で使用されることが多く、その電源系の
ためのＥＳＤ保護回路は小規模なものが多い。そのた
め、このようなシステムＬＳＩではＥＳＤ耐圧が弱くな
るという問題が顕著に表れてくる。さらに、図９に示す
ように、多電源系においては、アナログパッド１０９ａ
に大電流が印加された場合、ＥＳＤ保護回路１０７ａに
関して電流を逃がす経路がアナログ電源ＡＶｃｃ、アナ
ロググランドＡＧＮＤ間にしかないので、ＥＳＤ保護回
路１０７ａでは放電しきれない静電気エネルギーをデジ
タル電源ＤＶｃｃ又はデジタルグランドＤＧＮＤに逃が
そうとする。そのため、半導体基板が静電気ノイズ経路
となって、アナログ機能ブロック及びデジタル機能ブロ
ック間を電気的に接続するためのインターフェース１１
１を含む内部回路で静電破壊が発生するという問題があ
った。
【０００８】そこで本発明は、多電源系の半導体装置に
おいて、ＥＳＤ耐圧を向上させることを目的とするもの
である。
おいて、ＥＳＤ耐圧を向上させることを目的とするもの
である。
【０００９】
【課題を解決するための手段】本発明は、半導体チップ
の中央部に内部回路、周辺部に上記内部回路と電気的に
接続された複数の外部接続端子を備え、それらの外部接
続端子に複数種類の電圧が印加される多電源系の半導体
装置であって、半導体チップの上記外部接続端子よりも
外周側の半導体基板又は共通のウエル領域に、上記外部
接続端子に電気的に接続された第１の拡散領域と、上記
第１の拡散領域とは間隔をもって形成された第２の拡散
領域と、上記第１の拡散領域に関して上記第２の拡散領
域とは反対側に上記第１の拡散領域とは間隔をもって形
成された第３の拡散領域により構成される外周ＥＳＤ保
護回路を備え、上記第２の拡散領域は多電源を構成する
電源のうち主電源の高電位側電位に電気的に接続され、
上記第３の拡散領域は上記主電源の低電位側電位に電気
的に接続されているものである。ここで主電源とは、多
電源を構成する電源のうち、上記内部回路の回路規模が
最も大きい部分で使用される電源である。
の中央部に内部回路、周辺部に上記内部回路と電気的に
接続された複数の外部接続端子を備え、それらの外部接
続端子に複数種類の電圧が印加される多電源系の半導体
装置であって、半導体チップの上記外部接続端子よりも
外周側の半導体基板又は共通のウエル領域に、上記外部
接続端子に電気的に接続された第１の拡散領域と、上記
第１の拡散領域とは間隔をもって形成された第２の拡散
領域と、上記第１の拡散領域に関して上記第２の拡散領
域とは反対側に上記第１の拡散領域とは間隔をもって形
成された第３の拡散領域により構成される外周ＥＳＤ保
護回路を備え、上記第２の拡散領域は多電源を構成する
電源のうち主電源の高電位側電位に電気的に接続され、
上記第３の拡散領域は上記主電源の低電位側電位に電気
的に接続されているものである。ここで主電源とは、多
電源を構成する電源のうち、上記内部回路の回路規模が
最も大きい部分で使用される電源である。
【００１０】半導体チップの外部接続端子よりも外周側
に主電源の高電位側電位及び低電位側電位に接続された
保護素子を配置することにより、外部接続端子に静電気
エネルギーが入っても、その静電気エネルギーが内部回
路側へ伝わるのを防止することができるので、内部回路
への静電気ノイズの影響を緩和することができ、ＥＳＤ
耐圧を向上させることができる。さらに、このような構
成のＥＳＤ保護回路は、半導体装置の製造工程に特別な
工程を追加すること無く形成することができる。さら
に、外周ＥＳＤ保護回路は電気的な制御によりオン及び
オフさせるのではなく、拡散層間の耐圧により静電気エ
ネルギーを通電させるものであり、通常動作時に外周Ｅ
ＳＤ保護回路が通電することはないので、内部回路の動
作に不具合が生じることを抑制することができる。
に主電源の高電位側電位及び低電位側電位に接続された
保護素子を配置することにより、外部接続端子に静電気
エネルギーが入っても、その静電気エネルギーが内部回
路側へ伝わるのを防止することができるので、内部回路
への静電気ノイズの影響を緩和することができ、ＥＳＤ
耐圧を向上させることができる。さらに、このような構
成のＥＳＤ保護回路は、半導体装置の製造工程に特別な
工程を追加すること無く形成することができる。さら
に、外周ＥＳＤ保護回路は電気的な制御によりオン及び
オフさせるのではなく、拡散層間の耐圧により静電気エ
ネルギーを通電させるものであり、通常動作時に外周Ｅ
ＳＤ保護回路が通電することはないので、内部回路の動
作に不具合が生じることを抑制することができる。
【００１１】
【発明の実施の形態】本発明の半導体装置において、上
記外部接続端子よりも外周側の半導体基板上に形成さ
れ、かつ複数の上記外周ＥＳＤ保護回路で共通であり、
上記第２の拡散領域を上記主電源の高電位側電位に電気
的に接続するための第１のメタル配線と、上記外部接続
端子よりも外周側の半導体基板上に形成され、かつ複数
の上記外周ＥＳＤ保護回路で共通であり、上記第３の拡
散領域を上記主電源の低電位側電位に電気的に接続する
ための第２のメタル配線をさらに備えていることが好ま
しい。その結果、主電源の高電位側電位及び低電位側電
位への接続を容易にでき、さらに第１及び第２のメタル
配線を他の配線と交差させることなく配置することがで
きるので、ＥＳＤ保護回路が使用するエリアを小面積化
することができる。
記外部接続端子よりも外周側の半導体基板上に形成さ
れ、かつ複数の上記外周ＥＳＤ保護回路で共通であり、
上記第２の拡散領域を上記主電源の高電位側電位に電気
的に接続するための第１のメタル配線と、上記外部接続
端子よりも外周側の半導体基板上に形成され、かつ複数
の上記外周ＥＳＤ保護回路で共通であり、上記第３の拡
散領域を上記主電源の低電位側電位に電気的に接続する
ための第２のメタル配線をさらに備えていることが好ま
しい。その結果、主電源の高電位側電位及び低電位側電
位への接続を容易にでき、さらに第１及び第２のメタル
配線を他の配線と交差させることなく配置することがで
きるので、ＥＳＤ保護回路が使用するエリアを小面積化
することができる。
【００１２】本発明の半導体装置において、上記外周Ｅ
ＳＤ保護回路は、上記第１の拡散領域と上記第２の拡散
領域、及び上記第１の拡散領域と上記第３の拡散領域が
半導体基板表面に形成された素子分離酸化膜によって互
いに分離されており、上記第１の拡散領域、上記第２の
拡散領域間の上記素子分離酸化膜上及び上記第１の拡散
領域、上記第３の拡散領域間の上記素子分離酸化膜上
に、上記外部接続端子又は電源電位に電気的に接続され
た電極をさらに備えていることが好ましい。その結果、
外周ＥＳＤ保護回路において、上記素子分離酸化膜直下
の半導体基板又はウエル領域をチャネルとするＭＯＳＦ
ＥＴ構造により、引抜きをより確実に行なうことができ
る。
ＳＤ保護回路は、上記第１の拡散領域と上記第２の拡散
領域、及び上記第１の拡散領域と上記第３の拡散領域が
半導体基板表面に形成された素子分離酸化膜によって互
いに分離されており、上記第１の拡散領域、上記第２の
拡散領域間の上記素子分離酸化膜上及び上記第１の拡散
領域、上記第３の拡散領域間の上記素子分離酸化膜上
に、上記外部接続端子又は電源電位に電気的に接続され
た電極をさらに備えていることが好ましい。その結果、
外周ＥＳＤ保護回路において、上記素子分離酸化膜直下
の半導体基板又はウエル領域をチャネルとするＭＯＳＦ
ＥＴ構造により、引抜きをより確実に行なうことができ
る。
【００１３】本発明の半導体装置において、上記第１の
拡散領域、上記第２の拡散領域及び上記第３の拡散領域
は、これらの領域が形成される半導体基板又は共通のウ
エル領域とは逆導電型の１層の拡散領域のみにより構成
されていることが好ましい。その結果、ＥＳＤ保護回路
が占める面積を低減することができる。
拡散領域、上記第２の拡散領域及び上記第３の拡散領域
は、これらの領域が形成される半導体基板又は共通のウ
エル領域とは逆導電型の１層の拡散領域のみにより構成
されていることが好ましい。その結果、ＥＳＤ保護回路
が占める面積を低減することができる。
【００１４】本発明の半導体装置において、半導体チッ
プの上記外部接続端子よりも外周側の半導体基板、上記
共通のウエル領域又は上記共通のウエル領域とは別途形
成された第２の共通のウエル領域に、上記外周ＥＳＤ保
護回路とは別途設けられた上記外周ＥＳＤ保護回路と同
じ構成の１又は複数の外周ＥＳＤ保護回路を外部接続端
子ごとにさらに備え、別途設けられた上記外周ＥＳＤ保
護回路の第２の拡散領域は多電源を構成する電源のうち
上記主電源とは異なるいずれかの電源の高電位側電位に
電気的に接続され、別途設けられた上記外周ＥＳＤ保護
回路の第３の拡散領域は上記第２の拡散領域と同じ電源
の低電位側電位に電気的に接続されていることが好まし
く、さらに、上記主電源を含む多電源を構成する全ての
電源に対応して複数の上記外周ＥＳＤ保護回路を上記外
部接続端子ごとに備えていることが好ましい。その結
果、複数の高電位側電位、低電位側電位間の電気的パス
を設けることができ、すべての外部接続端子について、
静電気ノイズを引き抜くことをより一層強化できる。
プの上記外部接続端子よりも外周側の半導体基板、上記
共通のウエル領域又は上記共通のウエル領域とは別途形
成された第２の共通のウエル領域に、上記外周ＥＳＤ保
護回路とは別途設けられた上記外周ＥＳＤ保護回路と同
じ構成の１又は複数の外周ＥＳＤ保護回路を外部接続端
子ごとにさらに備え、別途設けられた上記外周ＥＳＤ保
護回路の第２の拡散領域は多電源を構成する電源のうち
上記主電源とは異なるいずれかの電源の高電位側電位に
電気的に接続され、別途設けられた上記外周ＥＳＤ保護
回路の第３の拡散領域は上記第２の拡散領域と同じ電源
の低電位側電位に電気的に接続されていることが好まし
く、さらに、上記主電源を含む多電源を構成する全ての
電源に対応して複数の上記外周ＥＳＤ保護回路を上記外
部接続端子ごとに備えていることが好ましい。その結
果、複数の高電位側電位、低電位側電位間の電気的パス
を設けることができ、すべての外部接続端子について、
静電気ノイズを引き抜くことをより一層強化できる。
【００１５】さらに、上記主電源を含む多電源を構成す
る複数の電源又は全ての電源の低電位側電位は接地電位
であり、接地電位に電気的に接続される上記ＥＳＤ保護
回路の第３の拡散領域は共通の拡散領域により構成され
ていることが好ましい。その結果、ＥＳＤ保護回路が占
める面積を低減することができる。
る複数の電源又は全ての電源の低電位側電位は接地電位
であり、接地電位に電気的に接続される上記ＥＳＤ保護
回路の第３の拡散領域は共通の拡散領域により構成され
ていることが好ましい。その結果、ＥＳＤ保護回路が占
める面積を低減することができる。
【００１６】本発明の半導体装置において、上記内部回
路と上記外部接続端子との間の信号線に、上記内部回路
に形成されているＭＯＳＦＥＴと同じ構成をもち、その
ドレインが上記信号線に電気的に接続され、そのゲート
及びソースが上記外部接続端子に対応する電源の電源電
位又は上記主電源の電源電位に接続されているパンチス
ルートランジスタからなる保護ダイオードを備えた内周
ＥＳＤ保護回路をさらに備えていることが好ましい。そ
の結果、半導体装置のＥＳＤ耐圧をさらに向上させるこ
とができる。
路と上記外部接続端子との間の信号線に、上記内部回路
に形成されているＭＯＳＦＥＴと同じ構成をもち、その
ドレインが上記信号線に電気的に接続され、そのゲート
及びソースが上記外部接続端子に対応する電源の電源電
位又は上記主電源の電源電位に接続されているパンチス
ルートランジスタからなる保護ダイオードを備えた内周
ＥＳＤ保護回路をさらに備えていることが好ましい。そ
の結果、半導体装置のＥＳＤ耐圧をさらに向上させるこ
とができる。
【００１７】
【実施例】図１は一実施例の外部接続端子及びＥＳＤ保
護回路を一部ブロック図で示す断面図である。図２は、
その実施例を示す上面図であり、（Ａ）は全体を示し、
（Ｂ）はＥＳＤ保護回路を示す。図３は、その実施例の
外部接続端子及びＥＳＤ保護回路の等価回路を示す図で
ある。ここで図１は、図２（Ｂ）のＸ−Ｘ位置での断面
図である。
護回路を一部ブロック図で示す断面図である。図２は、
その実施例を示す上面図であり、（Ａ）は全体を示し、
（Ｂ）はＥＳＤ保護回路を示す。図３は、その実施例の
外部接続端子及びＥＳＤ保護回路の等価回路を示す図で
ある。ここで図１は、図２（Ｂ）のＸ−Ｘ位置での断面
図である。
【００１８】例えばＰ型半導体基板３からなる半導体チ
ップ１の中央部に内部回路５が形成されている。内部回
路５には複数のアナログ機能ブロック及びデジタル機能
ブロックが形成されている。半導体チップ１の周辺部に
複数のパッド（外部接続端子）９が形成されている。こ
れらのパッド９に印加される電圧は例えば０〜７Ｖ（ボ
ルト）である。パッド９には、電気的に接続されている
内部回路５のアナログ機能ブロック又はデジタル機能ブ
ロックに応じて異なる電圧が印加される。
ップ１の中央部に内部回路５が形成されている。内部回
路５には複数のアナログ機能ブロック及びデジタル機能
ブロックが形成されている。半導体チップ１の周辺部に
複数のパッド（外部接続端子）９が形成されている。こ
れらのパッド９に印加される電圧は例えば０〜７Ｖ（ボ
ルト）である。パッド９には、電気的に接続されている
内部回路５のアナログ機能ブロック又はデジタル機能ブ
ロックに応じて異なる電圧が印加される。
【００１９】内部回路５とパッド９との間の信号線に、
パンチスルートランジスタからなる２つの保護ダイオー
ドＤ１，Ｄ２（高電位側と低電位側）を備えた内周ＥＳ
Ｄ保護回路７が設けられている。内周ＥＳＤ保護回路７
は、Ｎチャネル型ＭＯＳＦＥＴにより構成される保護ダ
イオードＤ１と、Ｎチャネル型ＭＯＳＦＥＴにより構成
される保護ダイオードＤ２と拡散抵抗Ｒにより構成され
る。内部回路の一部を構成するＭＯＳＦＥＴ５ｄとパッ
ド９の間の信号線に拡散抵抗Ｒが設けられている。保護
ダイオードＤ１のソースはデジタル電源又はアナログ電
源のいずれかの電源Ｖｃｃに接続されている。保護ダイ
オードＤ１のドレインは保護ダイオードＤ２のドレイン
と結線されて、拡散抵抗８ｂ、パッド９間の信号線に接
続されている。保護ダイオードＤ１のゲート電極並びに
保護ダイオードＤ２のソース及びゲート電極は接地され
ている。
パンチスルートランジスタからなる２つの保護ダイオー
ドＤ１，Ｄ２（高電位側と低電位側）を備えた内周ＥＳ
Ｄ保護回路７が設けられている。内周ＥＳＤ保護回路７
は、Ｎチャネル型ＭＯＳＦＥＴにより構成される保護ダ
イオードＤ１と、Ｎチャネル型ＭＯＳＦＥＴにより構成
される保護ダイオードＤ２と拡散抵抗Ｒにより構成され
る。内部回路の一部を構成するＭＯＳＦＥＴ５ｄとパッ
ド９の間の信号線に拡散抵抗Ｒが設けられている。保護
ダイオードＤ１のソースはデジタル電源又はアナログ電
源のいずれかの電源Ｖｃｃに接続されている。保護ダイ
オードＤ１のドレインは保護ダイオードＤ２のドレイン
と結線されて、拡散抵抗８ｂ、パッド９間の信号線に接
続されている。保護ダイオードＤ１のゲート電極並びに
保護ダイオードＤ２のソース及びゲート電極は接地され
ている。
【００２０】半導体チップ１のパッド９よりも外周側
に、パッド９ごとに外周ＥＳＤ保護回路１１が形成され
ている。外周ＥＳＤ保護回路１１の構成について説明す
る。例えば基板濃度が７.０×１０14ｃｍ-3の半導体基
板３表面に、膜厚が４５０ｎｍ（ナノメートル）の素子
分離酸化膜１３により分離されたＮ型拡散領域１５，１
７，１９が形成されている。Ｎ型拡散領域１５，１７，
１９の濃度は例えば１.０×１０21〜１.０×１０22ｃｍ
-3である。Ｎ型拡散領域１５，１７，１９はパッド９側
からチップ１の外周側へ順に配置されている。Ｎ型拡散
領域１５，１７間の間隔及びＮ型拡散領域１７，１９間
の間隔は例えば１.２μｍである。
に、パッド９ごとに外周ＥＳＤ保護回路１１が形成され
ている。外周ＥＳＤ保護回路１１の構成について説明す
る。例えば基板濃度が７.０×１０14ｃｍ-3の半導体基
板３表面に、膜厚が４５０ｎｍ（ナノメートル）の素子
分離酸化膜１３により分離されたＮ型拡散領域１５，１
７，１９が形成されている。Ｎ型拡散領域１５，１７，
１９の濃度は例えば１.０×１０21〜１.０×１０22ｃｍ
-3である。Ｎ型拡散領域１５，１７，１９はパッド９側
からチップ１の外周側へ順に配置されている。Ｎ型拡散
領域１５，１７間の間隔及びＮ型拡散領域１７，１９間
の間隔は例えば１.２μｍである。
【００２１】Ｎ型拡散領域１７は、メタル配線２３を介
して、対応するパッド９に電気的に接続されている。Ｎ
型拡散領域１７は外周ＥＳＤ保護回路１１ごとに分離さ
れている。隣接するＮ型拡散領域１７，１７間の間隔は
例えば１８.０μｍである。
して、対応するパッド９に電気的に接続されている。Ｎ
型拡散領域１７は外周ＥＳＤ保護回路１１ごとに分離さ
れている。隣接するＮ型拡散領域１７，１７間の間隔は
例えば１８.０μｍである。
【００２２】Ｎ型拡散領域１５は、パッド９よりも外周
側で連続して帯状に形成され、全ての外周ＥＳＤ保護回
路１１で共通のメタル配線（第１のメタル配線）２１を
介して、デジタル電源ＤＶｃｃに電気的に接続されてい
る。Ｎ型拡散領域１９は、メタル配線２１よりも外周側
で連続して帯状に形成され、全ての外周ＥＳＤ保護回路
１１で共通のメタル配線（第２のメタル配線）２５を介
して、デジタルグランドＤＧＮＤに電気的に接続されて
いる。
側で連続して帯状に形成され、全ての外周ＥＳＤ保護回
路１１で共通のメタル配線（第１のメタル配線）２１を
介して、デジタル電源ＤＶｃｃに電気的に接続されてい
る。Ｎ型拡散領域１９は、メタル配線２１よりも外周側
で連続して帯状に形成され、全ての外周ＥＳＤ保護回路
１１で共通のメタル配線（第２のメタル配線）２５を介
して、デジタルグランドＤＧＮＤに電気的に接続されて
いる。
【００２３】図２（Ｂ）に示すように、Ｎ型拡散領域１
５及び１９はパッド９の配列に沿って帯状に形成されて
いる。Ｎ型拡散領域１５及び１９には、外周ＥＳＤ保護
回路１１ごとにメタル配線２１又は２５に電気的に接続
するためのコンタクトが設けられている。この実施例に
おいて、デジタル電源ＤＶｃｃ及びデジタルグランドＤ
ＧＮＤは内部回路５の回路規模が最も大きい部分（デジ
タル機能ブロック）に使用される主電源の電源電位であ
る。
５及び１９はパッド９の配列に沿って帯状に形成されて
いる。Ｎ型拡散領域１５及び１９には、外周ＥＳＤ保護
回路１１ごとにメタル配線２１又は２５に電気的に接続
するためのコンタクトが設けられている。この実施例に
おいて、デジタル電源ＤＶｃｃ及びデジタルグランドＤ
ＧＮＤは内部回路５の回路規模が最も大きい部分（デジ
タル機能ブロック）に使用される主電源の電源電位であ
る。
【００２４】Ｎ型拡散領域１５，１７間の素子分離酸化
膜１３上にゲート電極２７が形成されている。ゲート電
極２７はメタル配線２９を介してパッド９に電気的に接
続されている。Ｎ型拡散領域１７，１９間の素子分離酸
化膜１３上にゲート電極３１が形成されている。ゲート
電極３１はメタル配線３３を介してパッド９に電気的に
接続されている。ゲート電極２７，３１は例えば金属材
料又はポリシリコンにより形成されている。半導体基板
３、Ｎ型拡散領域１５，１７、素子分離酸化膜１３及び
ゲート電極２７、並びに半導体基板３、Ｎ型拡散領域１
７，１９、素子分離酸化膜１３及びゲート電極３１はＭ
ＯＳＦＥＴ構造をもつ。素子分離酸化膜１３、Ｎ型拡散
領域１５，１７，１９及びゲート電極２９，３１上には
層間絶縁膜及び保護膜（図示は省略）が形成されてい
る。
膜１３上にゲート電極２７が形成されている。ゲート電
極２７はメタル配線２９を介してパッド９に電気的に接
続されている。Ｎ型拡散領域１７，１９間の素子分離酸
化膜１３上にゲート電極３１が形成されている。ゲート
電極３１はメタル配線３３を介してパッド９に電気的に
接続されている。ゲート電極２７，３１は例えば金属材
料又はポリシリコンにより形成されている。半導体基板
３、Ｎ型拡散領域１５，１７、素子分離酸化膜１３及び
ゲート電極２７、並びに半導体基板３、Ｎ型拡散領域１
７，１９、素子分離酸化膜１３及びゲート電極３１はＭ
ＯＳＦＥＴ構造をもつ。素子分離酸化膜１３、Ｎ型拡散
領域１５，１７，１９及びゲート電極２９，３１上には
層間絶縁膜及び保護膜（図示は省略）が形成されてい
る。
【００２５】この実施例では、パッド９からの静電気ノ
イズは、メタル配線２３、２９及び３３を介して、Ｎ型
拡散領域１７及びゲート電極２７，３１に伝搬される。
このとき、ゲート電極２７によりＮ型拡散領域１５，１
７間の素子分離酸化膜１３直下の半導体基板３にチャネ
ルが形成され（矢印Ａ参照）、又はゲート電極３１によ
りＮ型拡散領域１７，１９間の素子分離酸化膜１３直下
の半導体基板３にチャネルが形成される（矢印Ｂ参
照）。静電気ノイズはデジタル電源ＤＶｃｃ又はデジタ
ルグランドＤＧＮＤに引き抜かれる。電源を共通にした
場合はデジタル電源ＤＶｃｃに引き抜かれ、ＧＮＤを共
通にした場合はデジタルグランドＤＧＮＤに引き抜かれ
る。
イズは、メタル配線２３、２９及び３３を介して、Ｎ型
拡散領域１７及びゲート電極２７，３１に伝搬される。
このとき、ゲート電極２７によりＮ型拡散領域１５，１
７間の素子分離酸化膜１３直下の半導体基板３にチャネ
ルが形成され（矢印Ａ参照）、又はゲート電極３１によ
りＮ型拡散領域１７，１９間の素子分離酸化膜１３直下
の半導体基板３にチャネルが形成される（矢印Ｂ参
照）。静電気ノイズはデジタル電源ＤＶｃｃ又はデジタ
ルグランドＤＧＮＤに引き抜かれる。電源を共通にした
場合はデジタル電源ＤＶｃｃに引き抜かれ、ＧＮＤを共
通にした場合はデジタルグランドＤＧＮＤに引き抜かれ
る。
【００２６】静電気ノイズをデジタル電源ＤＶｃｃ又は
デジタルグランドＤＧＮＤに引き抜くことにより、例え
ば静電気ノイズが印加されたパッド９がアナログ機能ブ
ロックと電気的に接続されたパッドであっても、多電源
に起因して半導体基板３を介して内部回路５へ静電気ノ
イズが流れるのを防止することができる。これにより、
ＥＳＤ耐圧を向上させることができる。さらに、内周Ｅ
ＳＤ保護回路７を備えているので、外周ＥＳＤ保護回路
１１と合わせて静電気ノイズを引き抜くことができ、Ｅ
ＳＤ耐圧を向上させることができる。
デジタルグランドＤＧＮＤに引き抜くことにより、例え
ば静電気ノイズが印加されたパッド９がアナログ機能ブ
ロックと電気的に接続されたパッドであっても、多電源
に起因して半導体基板３を介して内部回路５へ静電気ノ
イズが流れるのを防止することができる。これにより、
ＥＳＤ耐圧を向上させることができる。さらに、内周Ｅ
ＳＤ保護回路７を備えているので、外周ＥＳＤ保護回路
１１と合わせて静電気ノイズを引き抜くことができ、Ｅ
ＳＤ耐圧を向上させることができる。
【００２７】図４は他の実施例の外部接続端子及びＥＳ
Ｄ保護回路を一部ブロック図で示す断面図である。図５
は、その実施例を示す上面図であり、（Ａ）は全体を示
し、（Ｂ）はＥＳＤ保護回路を示す。図６は、その実施
例の外部接続端子及びＥＳＤ保護回路の等価回路を示す
図である。ここで図４は、図５（Ｂ）のＸ−Ｘ位置での
断面図である。図１から図３と同じ機能を果たす部分に
は同じ符号を付し、その説明は省略する。
Ｄ保護回路を一部ブロック図で示す断面図である。図５
は、その実施例を示す上面図であり、（Ａ）は全体を示
し、（Ｂ）はＥＳＤ保護回路を示す。図６は、その実施
例の外部接続端子及びＥＳＤ保護回路の等価回路を示す
図である。ここで図４は、図５（Ｂ）のＸ−Ｘ位置での
断面図である。図１から図３と同じ機能を果たす部分に
は同じ符号を付し、その説明は省略する。
【００２８】例えばＰ型半導体基板３からなる半導体チ
ップ１の中央部に内部回路５が形成されている。半導体
チップ１の周辺部に複数のパッド（外部接続端子）７が
形成されている。パッド９には、電気的に接続されてい
る内部回路５のアナログ機能ブロック又はデジタル機能
ブロックに応じて異なる電圧が印加される。内部回路５
とパッド９との間の信号線に内周ＥＳＤ保護回路７が設
けられている。
ップ１の中央部に内部回路５が形成されている。半導体
チップ１の周辺部に複数のパッド（外部接続端子）７が
形成されている。パッド９には、電気的に接続されてい
る内部回路５のアナログ機能ブロック又はデジタル機能
ブロックに応じて異なる電圧が印加される。内部回路５
とパッド９との間の信号線に内周ＥＳＤ保護回路７が設
けられている。
【００２９】半導体チップ１のパッド９よりも外周側
に、パッド９ごとに外周ＥＳＤ保護回路４１が形成され
ている。外周ＥＳＤ保護回路４１の構成について説明す
る。外周ＥＳＤ保護回路４１は、半導体チップ１で使用
される第１の電源，第２の電源，…，第ｘの電源に対応
して設けられた図１の外周ＥＳＤ保護回路１１と同じ構
成の外周ＥＳＤ保護回路４１ａ，４１ｂ，…，４１ｘに
より構成される。
に、パッド９ごとに外周ＥＳＤ保護回路４１が形成され
ている。外周ＥＳＤ保護回路４１の構成について説明す
る。外周ＥＳＤ保護回路４１は、半導体チップ１で使用
される第１の電源，第２の電源，…，第ｘの電源に対応
して設けられた図１の外周ＥＳＤ保護回路１１と同じ構
成の外周ＥＳＤ保護回路４１ａ，４１ｂ，…，４１ｘに
より構成される。
【００３０】外周ＥＳＤ保護回路４１ａ，４１ｂ，…，
４１ｘには、半導体基板３表面に、素子分離酸化膜１３
により分離されたＮ型拡散領域１５，１７，１９がそれ
ぞれ形成されている。各外周ＥＳＤ保護回路４１ａ，４
１ｂ，…，４１ｘのＮ型拡散領域１７は、メタル配線２
３を介して、対応するパッド９に電気的に接続されてい
る。各外周ＥＳＤ保護回路４１ａ，４１ｂ，…，４１ｘ
には、素子分離酸化膜１３上にゲート電極２７，３１及
びメタル配線２９，３３が形成されている。
４１ｘには、半導体基板３表面に、素子分離酸化膜１３
により分離されたＮ型拡散領域１５，１７，１９がそれ
ぞれ形成されている。各外周ＥＳＤ保護回路４１ａ，４
１ｂ，…，４１ｘのＮ型拡散領域１７は、メタル配線２
３を介して、対応するパッド９に電気的に接続されてい
る。各外周ＥＳＤ保護回路４１ａ，４１ｂ，…，４１ｘ
には、素子分離酸化膜１３上にゲート電極２７，３１及
びメタル配線２９，３３が形成されている。
【００３１】外周ＥＳＤ保護回路４１ａ，４１ｂ，…，
４１ｘのＮ型拡散領域１５は、パッド９よりも外周側で
連続して帯状に形成され、外周ＥＳＤ保護回路４１ａ，
４１ｂ，…，４１ｘごとに設けられた共通のメタル配線
２１ａ，２１ｂ，…，２１ｘを介して、第１の電源の供
給電位Ｖｃｃ１，第２の電源の供給電位Ｖｃｃ２，…，
第ｘの電源の供給電位Ｖｃｃｘにそれぞれ電気的に接続
されている。
４１ｘのＮ型拡散領域１５は、パッド９よりも外周側で
連続して帯状に形成され、外周ＥＳＤ保護回路４１ａ，
４１ｂ，…，４１ｘごとに設けられた共通のメタル配線
２１ａ，２１ｂ，…，２１ｘを介して、第１の電源の供
給電位Ｖｃｃ１，第２の電源の供給電位Ｖｃｃ２，…，
第ｘの電源の供給電位Ｖｃｃｘにそれぞれ電気的に接続
されている。
【００３２】外周ＥＳＤ保護回路４１ａ，４１ｂ，…，
４１ｘのＮ型拡散領域１９は、パッド９よりも外周側で
連続して帯状に形成され、外周ＥＳＤ保護回路４１ａ，
４１ｂ，…，４１ｘごとに設けられた共通のメタル配線
２５ａ，２５ｂ，…，２５ｘを介して、第１の電源の接
地電位ＧＮＤ１，第２の電源の接地電位ＧＮＤ２，…，
第ｘの電源の接地電位ＧＮＤｘにそれぞれ電気的に接続
されている。
４１ｘのＮ型拡散領域１９は、パッド９よりも外周側で
連続して帯状に形成され、外周ＥＳＤ保護回路４１ａ，
４１ｂ，…，４１ｘごとに設けられた共通のメタル配線
２５ａ，２５ｂ，…，２５ｘを介して、第１の電源の接
地電位ＧＮＤ１，第２の電源の接地電位ＧＮＤ２，…，
第ｘの電源の接地電位ＧＮＤｘにそれぞれ電気的に接続
されている。
【００３３】この実施例では、パッド９からの静電気ノ
イズは、メタル配線２３、２９及び３３を介して、Ｎ型
拡散領域１７及びゲート電極２７，３１に伝搬される。
このとき、ゲート電極２７により、いずれかのＮ型拡散
領域１５，１７間の素子分離酸化膜１３直下の半導体基
板３にチャネルが形成される。これにより、静電気ノイ
ズは、電源電位が共通の場合は矢印Ａ1，Ａ2，…，Ａx
が通電して電源電位Ｖｃｃ１，Ｖｃｃ２，…，Ｖｃｃｘ
に引き抜かれ、接地電位が共通の場合は矢印Ｂ 1，Ｂ2，
…，Ｂxが通電して接地電位ＧＮＤ１，ＧＮＤ２，…，
ＧＮＤｘに引き抜かれる。このように、複数の高電位側
電位、低電位側電位間の電気的パスを設けることがで
き、すべての外部接続端子について、静電気ノイズを引
き抜くことをより一層強化できる。
イズは、メタル配線２３、２９及び３３を介して、Ｎ型
拡散領域１７及びゲート電極２７，３１に伝搬される。
このとき、ゲート電極２７により、いずれかのＮ型拡散
領域１５，１７間の素子分離酸化膜１３直下の半導体基
板３にチャネルが形成される。これにより、静電気ノイ
ズは、電源電位が共通の場合は矢印Ａ1，Ａ2，…，Ａx
が通電して電源電位Ｖｃｃ１，Ｖｃｃ２，…，Ｖｃｃｘ
に引き抜かれ、接地電位が共通の場合は矢印Ｂ 1，Ｂ2，
…，Ｂxが通電して接地電位ＧＮＤ１，ＧＮＤ２，…，
ＧＮＤｘに引き抜かれる。このように、複数の高電位側
電位、低電位側電位間の電気的パスを設けることがで
き、すべての外部接続端子について、静電気ノイズを引
き抜くことをより一層強化できる。
【００３４】図７は、さらに他の実施例の外部接続端子
及びＥＳＤ保護回路を一部ブロック図で示す断面図であ
る。図１と同じ機能を果たす部分には同じ符号を付し、
説明は省略する。内部回路５とパッド９との間の信号線
に内周ＥＳＤ保護回路７が設けられている。半導体チッ
プのパッド９よりも外周側に、パッド９ごとに外周ＥＳ
Ｄ保護回路５１が形成されている。外周ＥＳＤ保護回路
５１は、素子分離酸化膜１３により分離されたＮ型拡散
領域１５，１７，１９により構成される。Ｎ型拡散領域
１５は、メタル配線２１を介して、デジタル電源ＤＶｃ
ｃに電気的に接続されている。Ｎ型拡散領域１７は、メ
タル配線２３を介して、対応するパッド９に電気的に接
続されている。Ｎ型拡散領域１９は、メタル配線２５を
介して、デジタルグランドＤＧＮＤに電気的に接続され
ている。
及びＥＳＤ保護回路を一部ブロック図で示す断面図であ
る。図１と同じ機能を果たす部分には同じ符号を付し、
説明は省略する。内部回路５とパッド９との間の信号線
に内周ＥＳＤ保護回路７が設けられている。半導体チッ
プのパッド９よりも外周側に、パッド９ごとに外周ＥＳ
Ｄ保護回路５１が形成されている。外周ＥＳＤ保護回路
５１は、素子分離酸化膜１３により分離されたＮ型拡散
領域１５，１７，１９により構成される。Ｎ型拡散領域
１５は、メタル配線２１を介して、デジタル電源ＤＶｃ
ｃに電気的に接続されている。Ｎ型拡散領域１７は、メ
タル配線２３を介して、対応するパッド９に電気的に接
続されている。Ｎ型拡散領域１９は、メタル配線２５を
介して、デジタルグランドＤＧＮＤに電気的に接続され
ている。
【００３５】この実施例では、パッド９からの静電気ノ
イズは、メタル配線２３を介して、Ｎ型拡散領域１７に
伝搬される。このとき、静電気ノイズがＰ型半導体基板
３とＮ型拡散領域１７の接合耐圧以上の大きさであれ
ば、静電気ノイズはＰ型半導体基板３へ抜ける。電源を
共通にした場合、Ｐ型半導体基板３へ抜けた静電気ノイ
ズはＤＶｃｃ側に引き抜かれる（矢印Ａ参照）。このと
き、矢印Ａの位置にチャネルが形成されたのと同じ効果
が得られる。ＧＮＤを共通にした場合、Ｐ型半導体基板
３へ抜けた静電気ノイズはＤＧＮＤ側に引き抜かれる
（矢印Ｂ参照）。このとき、矢印Ｂの位置にチャネルが
形成されたのと同じ効果が得られる。このように、ゲー
ト電極を備えていない保護回路５１であっても静電気ノ
イズを引き抜くことができる。
イズは、メタル配線２３を介して、Ｎ型拡散領域１７に
伝搬される。このとき、静電気ノイズがＰ型半導体基板
３とＮ型拡散領域１７の接合耐圧以上の大きさであれ
ば、静電気ノイズはＰ型半導体基板３へ抜ける。電源を
共通にした場合、Ｐ型半導体基板３へ抜けた静電気ノイ
ズはＤＶｃｃ側に引き抜かれる（矢印Ａ参照）。このと
き、矢印Ａの位置にチャネルが形成されたのと同じ効果
が得られる。ＧＮＤを共通にした場合、Ｐ型半導体基板
３へ抜けた静電気ノイズはＤＧＮＤ側に引き抜かれる
（矢印Ｂ参照）。このとき、矢印Ｂの位置にチャネルが
形成されたのと同じ効果が得られる。このように、ゲー
ト電極を備えていない保護回路５１であっても静電気ノ
イズを引き抜くことができる。
【００３６】図８は、さらに他の実施例の外部接続端子
及びＥＳＤ保護回路を一部ブロック図で示す断面図であ
る。図４と同じ機能を果たす部分には同じ符号を付し、
説明は省略する。この実施例は、多電源系の各電源の低
電位側電位が接地電位のものである。内部回路５とパッ
ド９との間の信号線に内周ＥＳＤ保護回路７が設けられ
ている。半導体チップのパッド９よりも外周側に、パッ
ド９ごとにＥＳＤ保護回路６１が形成されている。ＥＳ
Ｄ保護回路６１の構成について説明する。
及びＥＳＤ保護回路を一部ブロック図で示す断面図であ
る。図４と同じ機能を果たす部分には同じ符号を付し、
説明は省略する。この実施例は、多電源系の各電源の低
電位側電位が接地電位のものである。内部回路５とパッ
ド９との間の信号線に内周ＥＳＤ保護回路７が設けられ
ている。半導体チップのパッド９よりも外周側に、パッ
ド９ごとにＥＳＤ保護回路６１が形成されている。ＥＳ
Ｄ保護回路６１の構成について説明する。
【００３７】ＥＳＤ保護回路６１は、半導体チップ１で
使用される第１の電源，第２の電源，…，第ｘの電源に
対応して設けられたＥＳＤ保護回路６１ａ，６１ｂ，
…，６１ｘにより構成される。図４の構成と比較する
と、ＥＳＤ保護回路６１ａは外周ＥＳＤ保護回路４１ａ
と同じ構成である。ただし、ＧＮＤ１は接地電位であ
る。外周ＥＳＤ保護回路４１ｂ，…，４１ｘに対応する
ＥＳＤ保護回路６１ｂ，…，６１ｘではＮ型拡散領域１
７、メタル配線２５ｂ，…，２５ｘ及び電極３１が設け
られていない。このように、多電源系の各電源の低電位
側電位が接地電位又は同じ電位の場合には、各電源の低
電位側電位に電気的に接続される拡散領域を共通にする
ことができる。これにより、半導体チップの面積を縮小
することができる。
使用される第１の電源，第２の電源，…，第ｘの電源に
対応して設けられたＥＳＤ保護回路６１ａ，６１ｂ，
…，６１ｘにより構成される。図４の構成と比較する
と、ＥＳＤ保護回路６１ａは外周ＥＳＤ保護回路４１ａ
と同じ構成である。ただし、ＧＮＤ１は接地電位であ
る。外周ＥＳＤ保護回路４１ｂ，…，４１ｘに対応する
ＥＳＤ保護回路６１ｂ，…，６１ｘではＮ型拡散領域１
７、メタル配線２５ｂ，…，２５ｘ及び電極３１が設け
られていない。このように、多電源系の各電源の低電位
側電位が接地電位又は同じ電位の場合には、各電源の低
電位側電位に電気的に接続される拡散領域を共通にする
ことができる。これにより、半導体チップの面積を縮小
することができる。
【００３８】上記の実施例では、Ｎ型拡散領域１５及び
１９は複数の外周ＥＳＤ保護回路で共通の帯状のＮ型拡
散領域により形成されていているが、本発明はこれに限
定されるのもではなく、各パッドに対応する外周ＥＳＤ
保護回路ごとに分離されていてもよい。上記の実施例で
は、Ｐ型半導体基板に外周ＥＳＤ保護回路を形成してい
るが、本発明はこれに限定されるものではなく、外周Ｅ
ＳＤ保護回路をＰ型ウエルに形成してもよいし、Ｎ型半
導体基板又はＮ型ウエルに形成してもよい。外周ＥＳＤ
保護回路をＮ型半導体基板又はＮ型ウエルに形成する場
合は、拡散領域はＰ型拡散領域により形成される。ま
た、拡散領域は単層の拡散領域に限定されるものではな
く、多層の拡散領域により構成されていてもよい。ま
た、上記の実施例で示した寸法、数値、形状及び配置は
一例であり、本発明はこの実施例に限定されるものでは
なく、特許請求の範囲に記載された本発明の範囲内で種
々の変更が可能である。
１９は複数の外周ＥＳＤ保護回路で共通の帯状のＮ型拡
散領域により形成されていているが、本発明はこれに限
定されるのもではなく、各パッドに対応する外周ＥＳＤ
保護回路ごとに分離されていてもよい。上記の実施例で
は、Ｐ型半導体基板に外周ＥＳＤ保護回路を形成してい
るが、本発明はこれに限定されるものではなく、外周Ｅ
ＳＤ保護回路をＰ型ウエルに形成してもよいし、Ｎ型半
導体基板又はＮ型ウエルに形成してもよい。外周ＥＳＤ
保護回路をＮ型半導体基板又はＮ型ウエルに形成する場
合は、拡散領域はＰ型拡散領域により形成される。ま
た、拡散領域は単層の拡散領域に限定されるものではな
く、多層の拡散領域により構成されていてもよい。ま
た、上記の実施例で示した寸法、数値、形状及び配置は
一例であり、本発明はこの実施例に限定されるものでは
なく、特許請求の範囲に記載された本発明の範囲内で種
々の変更が可能である。
【００３９】
【発明の効果】本発明にかかる半導体装置では、半導体
チップの上記外部接続端子よりも外周側の半導体基板又
は共通のウエル領域に、上記外部接続端子に電気的に接
続された第１の拡散領域と、上記第１の拡散領域とは間
隔をもって形成された第２の拡散領域と、上記第１の拡
散領域に関して上記第２の拡散領域とは反対側に上記第
１の拡散領域とは間隔をもって形成された第３の拡散領
域により構成される外周ＥＳＤ保護回路を備え、上記第
２の拡散領域は多電源を構成する電源のうち主電源の高
電位側電位に電気的に接続され、上記第３の拡散領域は
上記主電源の低電位側電位に電気的に接続されているよ
うにしたので、内部回路への静電気ノイズの影響を緩和
することができ、ＥＳＤ耐圧を向上させることができ
る。さらに、このような構成のＥＳＤ保護回路は、半導
体装置の製造工程に特別な工程を追加すること無く形成
することができる。さらに、外周ＥＳＤ保護回路は電気
的な制御によりオン及びオフさせるのではなく、拡散層
間の耐圧により静電気エネルギーを通電させるものであ
り、通常動作時に外周ＥＳＤ保護回路が通電することは
ないので、内部回路の動作に不具合が生じることを抑制
することができる。
チップの上記外部接続端子よりも外周側の半導体基板又
は共通のウエル領域に、上記外部接続端子に電気的に接
続された第１の拡散領域と、上記第１の拡散領域とは間
隔をもって形成された第２の拡散領域と、上記第１の拡
散領域に関して上記第２の拡散領域とは反対側に上記第
１の拡散領域とは間隔をもって形成された第３の拡散領
域により構成される外周ＥＳＤ保護回路を備え、上記第
２の拡散領域は多電源を構成する電源のうち主電源の高
電位側電位に電気的に接続され、上記第３の拡散領域は
上記主電源の低電位側電位に電気的に接続されているよ
うにしたので、内部回路への静電気ノイズの影響を緩和
することができ、ＥＳＤ耐圧を向上させることができ
る。さらに、このような構成のＥＳＤ保護回路は、半導
体装置の製造工程に特別な工程を追加すること無く形成
することができる。さらに、外周ＥＳＤ保護回路は電気
的な制御によりオン及びオフさせるのではなく、拡散層
間の耐圧により静電気エネルギーを通電させるものであ
り、通常動作時に外周ＥＳＤ保護回路が通電することは
ないので、内部回路の動作に不具合が生じることを抑制
することができる。
【００４０】本発明の半導体装置において、上記外部接
続端子よりも外周側の半導体基板上に形成され、かつ複
数の上記外周ＥＳＤ保護回路で共通であり、上記第２の
拡散領域及び上記第３の拡散領域を、上記主電源の高電
位側電位又は低電位側電位にそれぞれ電気的に接続する
ための第１のメタル配線及び第２のメタル配線をさらに
備えているようにすれば、主電源の高電位側電位及び低
電位側電位への接続を容易にでき、さらに第１及び第２
のメタル配線を他の配線と交差させることなく配置する
ことができるので、ＥＳＤ保護回路が使用するエリアを
小面積化することができる。
続端子よりも外周側の半導体基板上に形成され、かつ複
数の上記外周ＥＳＤ保護回路で共通であり、上記第２の
拡散領域及び上記第３の拡散領域を、上記主電源の高電
位側電位又は低電位側電位にそれぞれ電気的に接続する
ための第１のメタル配線及び第２のメタル配線をさらに
備えているようにすれば、主電源の高電位側電位及び低
電位側電位への接続を容易にでき、さらに第１及び第２
のメタル配線を他の配線と交差させることなく配置する
ことができるので、ＥＳＤ保護回路が使用するエリアを
小面積化することができる。
【００４１】本発明の半導体装置において、上記外周Ｅ
ＳＤ保護回路は、上記第１の拡散領域と上記第２の拡散
領域、及び上記第１の拡散領域と上記第３の拡散領域が
半導体基板表面に形成された素子分離酸化膜によって互
いに分離されており、上記第１の拡散領域、上記第２の
拡散領域間の上記素子分離酸化膜上及び上記第１の拡散
領域、上記第３の拡散領域間の上記素子分離酸化膜上
に、上記外部接続端子又は電源電位に電気的に接続され
た電極をさらに備えているようにすれば、上記素子分離
酸化膜直下の半導体基板又はウエル領域をチャネルとす
るＭＯＳＦＥＴ構造により、引抜きをより確実に行なう
ことができるようになる。
ＳＤ保護回路は、上記第１の拡散領域と上記第２の拡散
領域、及び上記第１の拡散領域と上記第３の拡散領域が
半導体基板表面に形成された素子分離酸化膜によって互
いに分離されており、上記第１の拡散領域、上記第２の
拡散領域間の上記素子分離酸化膜上及び上記第１の拡散
領域、上記第３の拡散領域間の上記素子分離酸化膜上
に、上記外部接続端子又は電源電位に電気的に接続され
た電極をさらに備えているようにすれば、上記素子分離
酸化膜直下の半導体基板又はウエル領域をチャネルとす
るＭＯＳＦＥＴ構造により、引抜きをより確実に行なう
ことができるようになる。
【００４２】本発明の半導体装置において、上記第１の
拡散領域、上記第２の拡散領域及び上記第３の拡散領域
は、これらの領域が形成される半導体基板又は共通のウ
エル領域とは逆導電型の１層の拡散領域のみにより構成
されているようにすれば、ＥＳＤ保護回路が占める面積
を低減することができる。
拡散領域、上記第２の拡散領域及び上記第３の拡散領域
は、これらの領域が形成される半導体基板又は共通のウ
エル領域とは逆導電型の１層の拡散領域のみにより構成
されているようにすれば、ＥＳＤ保護回路が占める面積
を低減することができる。
【００４３】本発明の半導体装置において、半導体チッ
プの上記外部接続端子よりも外周側に、上記外周ＥＳＤ
保護回路とは別途設けられた１又は複数の外周ＥＳＤ保
護回路を外部接続端子ごとにさらに備え、別途設けられ
た上記外周ＥＳＤ保護回路の第２の拡散領域及び第３の
拡散領域は多電源を構成する電源のうち上記主電源とは
異なるいずれかの電源の高電位側電位及び低電位側電位
に電気的に接続されており、さらに、上記主電源を含む
多電源を構成する全ての電源に対応して複数の上記外周
ＥＳＤ保護回路を上記外部接続端子ごとに備えているよ
うにすれば、複数の高電位側電位、低電位側電位間の電
気的パスを設けることができ、すべての外部接続端子に
ついて、静電気ノイズを引き抜くことをより一層強化で
きる。
プの上記外部接続端子よりも外周側に、上記外周ＥＳＤ
保護回路とは別途設けられた１又は複数の外周ＥＳＤ保
護回路を外部接続端子ごとにさらに備え、別途設けられ
た上記外周ＥＳＤ保護回路の第２の拡散領域及び第３の
拡散領域は多電源を構成する電源のうち上記主電源とは
異なるいずれかの電源の高電位側電位及び低電位側電位
に電気的に接続されており、さらに、上記主電源を含む
多電源を構成する全ての電源に対応して複数の上記外周
ＥＳＤ保護回路を上記外部接続端子ごとに備えているよ
うにすれば、複数の高電位側電位、低電位側電位間の電
気的パスを設けることができ、すべての外部接続端子に
ついて、静電気ノイズを引き抜くことをより一層強化で
きる。
【００４４】さらに、上記主電源を含む多電源を構成す
る複数の電源又は全ての電源の低電位側電位は接地電位
であり、接地電位に電気的に接続される上記ＥＳＤ保護
回路の第３の拡散領域は共通の拡散領域により構成され
ているようにすれば、外周ＥＳＤ保護回路が占める面積
を低減することができる。
る複数の電源又は全ての電源の低電位側電位は接地電位
であり、接地電位に電気的に接続される上記ＥＳＤ保護
回路の第３の拡散領域は共通の拡散領域により構成され
ているようにすれば、外周ＥＳＤ保護回路が占める面積
を低減することができる。
【００４５】本発明の半導体装置において、上記内部回
路と上記外部接続端子との間の信号線に、上記内部回路
に形成されているＭＯＳＦＥＴと同じ構成をもつ保護ダ
イオードを備えた内周ＥＳＤ保護回路をさらに備えてい
るようにすれば、半導体装置のＥＳＤ耐圧をさらに向上
させることができる。
路と上記外部接続端子との間の信号線に、上記内部回路
に形成されているＭＯＳＦＥＴと同じ構成をもつ保護ダ
イオードを備えた内周ＥＳＤ保護回路をさらに備えてい
るようにすれば、半導体装置のＥＳＤ耐圧をさらに向上
させることができる。
【図１】一実施例の外部接続端子及びＥＳＤ保護回路を
一部ブロック図で示す断面図である。
一部ブロック図で示す断面図である。
【図２】同実施例を示す上面図であり、（Ａ）は全体を
示し、（Ｂ）はＥＳＤ保護回路を示す。
示し、（Ｂ）はＥＳＤ保護回路を示す。
【図３】同実施例の外部接続端子及びＥＳＤ保護回路の
等価回路を示す図である。
等価回路を示す図である。
【図４】他の実施例の外部接続端子及びＥＳＤ保護回路
を一部ブロック図で示す断面図である。
を一部ブロック図で示す断面図である。
【図５】同実施例を示す上面図であり、（Ａ）は全体を
示し、（Ｂ）はＥＳＤ保護回路を示す。
示し、（Ｂ）はＥＳＤ保護回路を示す。
【図６】同実施例の外部接続端子及びＥＳＤ保護回路の
等価回路を示す図である。
等価回路を示す図である。
【図７】さらに他の実施例の外部接続端子及びＥＳＤ保
護回路を一部ブロック図で示す断面図である。
護回路を一部ブロック図で示す断面図である。
【図８】さらに他の実施例の外部接続端子及びＥＳＤ保
護回路を一部ブロック図で示す断面図である。
護回路を一部ブロック図で示す断面図である。
【図９】ＥＳＤ保護回路を備えた従来の半導体装置を示
す構成図である。
す構成図である。
【図１０】従来のＥＳＤ保護回路の一例の等価回路を示
す図である。
す図である。
１ 半導体チップ
３ Ｐ型半導体基板
５ 内部回路
７ 内周ＥＳＤ保護回路
９ パッド（外部接続端子）
１１ 外周ＥＳＤ保護回路
１３ 素子分離酸化膜
１５，１７，１９ Ｎ型拡散領域
２１，２３，２５，２９，３３ メタル配線
２７，３１ ゲート電極
Claims (8)
- 【請求項１】 半導体チップの中央部に内部回路、周辺
部に前記内部回路と電気的に接続された複数の外部接続
端子を備え、それらの外部接続端子に複数種類の電圧が
印加される多電源系の半導体装置において、 半導体チップの前記外部接続端子よりも外周側の半導体
基板又は共通のウエル領域に、前記外部接続端子に電気
的に接続された第１の拡散領域と、前記第１の拡散領域
とは間隔をもって形成された第２の拡散領域と、前記第
１の拡散領域に関して前記第２の拡散領域とは反対側に
前記第１の拡散領域とは間隔をもって形成された第３の
拡散領域により構成される外周ＥＳＤ保護回路を備え、
前記第２の拡散領域は多電源を構成する電源のうち主電
源の高電位側電位に電気的に接続され、前記第３の拡散
領域は前記主電源の低電位側電位に電気的に接続されて
いることを特徴とする半導体装置。 - 【請求項２】 前記外部接続端子よりも外周側の半導体
基板上に形成され、かつ複数の前記外周ＥＳＤ保護回路
で共通であり、前記第２の拡散領域を前記主電源の高電
位側電位に電気的に接続するための第１のメタル配線
と、前記外部接続端子よりも外周側の半導体基板上に形
成され、かつ複数の前記外周ＥＳＤ保護回路で共通であ
り、前記第３の拡散領域を前記主電源の低電位側電位に
電気的に接続するための第２のメタル配線をさらに備え
ている請求項１に記載の半導体装置。 - 【請求項３】 前記外周ＥＳＤ保護回路は、前記第１の
拡散領域と前記第２の拡散領域、及び前記第１の拡散領
域と前記第３の拡散領域が半導体基板表面に形成された
素子分離酸化膜によって互いに分離されており、前記第
１の拡散領域、前記第２の拡散領域間の前記素子分離酸
化膜上及び前記第１の拡散領域、前記第３の拡散領域間
の前記素子分離酸化膜上に、前記外部接続端子又は電源
電位に電気的に接続された電極をさらに備えている請求
項１又は２に記載の半導体装置。 - 【請求項４】 前記第１の拡散領域、前記第２の拡散領
域及び前記第３の拡散領域は、これらの領域が形成され
る半導体基板又は共通のウエル領域とは逆導電型の１層
の拡散領域のみにより構成されている請求項１、２又は
３のいずれかに記載の半導体装置。 - 【請求項５】 半導体チップの前記外部接続端子よりも
外周側の半導体基板、前記共通のウエル領域又は前記共
通のウエル領域とは別途形成された第２の共通のウエル
領域に、前記外周ＥＳＤ保護回路とは別途設けられた前
記外周ＥＳＤ保護回路と同じ構成の１又は複数の外周Ｅ
ＳＤ保護回路を外部接続端子ごとにさらに備え、別途設
けられた前記外周ＥＳＤ保護回路の第２の拡散領域は多
電源を構成する電源のうち前記主電源とは異なるいずれ
かの電源の高電位側電位に電気的に接続され、別途設け
られた前記外周ＥＳＤ保護回路の第３の拡散領域は前記
第２の拡散領域と同じ電源の低電位側電位に電気的に接
続されている請求項１から４のいずれかに記載の半導体
装置。 - 【請求項６】 前記主電源を含む多電源を構成する全て
の電源に対応して複数の前記外周ＥＳＤ保護回路を前記
外部接続端子ごとに備えている請求項５に記載の半導体
装置。 - 【請求項７】 前記主電源を含む多電源を構成する複数
の電源又は全ての電源の低電位側電位は接地電位であ
り、接地電位に電気的に接続される前記ＥＳＤ保護回路
の第３の拡散領域は共通の拡散領域により構成されてい
る請求項５又は６に記載の半導体装置。 - 【請求項８】 前記内部回路と前記外部接続端子との間
の信号線に、前記内部回路に形成されているＭＯＳＦＥ
Ｔと同じ構成をもち、そのドレインが前記信号線に電気
的に接続され、そのゲート及びソースが前記外部接続端
子に対応する電源の電源電位又は前記主電源の電源電位
に接続されているパンチスルートランジスタからなる保
護ダイオードを備えた内周ＥＳＤ保護回路をさらに備え
ている請求項１から７に記載の半導体装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001214111A JP2003031669A (ja) | 2001-07-13 | 2001-07-13 | 半導体装置 |
| EP02747664A EP1325519B1 (en) | 2001-07-13 | 2002-07-12 | Semiconductor apparatus with improved ESD withstanding voltage |
| US10/363,226 US6744100B2 (en) | 2001-07-13 | 2002-07-12 | Semiconductor apparatus with improved ESD withstanding voltage |
| CNB028027817A CN1319171C (zh) | 2001-07-13 | 2002-07-12 | 具有改进的静电放电耐压的半导体装置 |
| DE60227040T DE60227040D1 (de) | 2001-07-13 | 2002-07-12 | Halbleitervorrichtung mit verbesserter ESD-Beständigkeitsspannung |
| PCT/JP2002/007126 WO2003007380A1 (en) | 2001-07-13 | 2002-07-12 | Semiconductor apparatus with improved esd withstanding voltage |
| US10/798,356 US6946708B2 (en) | 2001-07-13 | 2004-03-12 | Semiconductor apparatus with improved ESD withstanding voltage |
| US11/125,311 US7242062B2 (en) | 2001-07-13 | 2005-05-10 | Semiconductor apparatus with improved ESD withstanding voltage |
| US11/761,522 US7638848B2 (en) | 2001-07-13 | 2007-06-12 | Semiconductor apparatus with improved ESD withstanding voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001214111A JP2003031669A (ja) | 2001-07-13 | 2001-07-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003031669A true JP2003031669A (ja) | 2003-01-31 |
Family
ID=19048985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001214111A Pending JP2003031669A (ja) | 2001-07-13 | 2001-07-13 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (4) | US6744100B2 (ja) |
| EP (1) | EP1325519B1 (ja) |
| JP (1) | JP2003031669A (ja) |
| CN (1) | CN1319171C (ja) |
| DE (1) | DE60227040D1 (ja) |
| WO (1) | WO2003007380A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049846A (ja) * | 2004-07-02 | 2006-02-16 | Rohm Co Ltd | 半導体装置 |
| JPWO2016203648A1 (ja) * | 2015-06-19 | 2017-11-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031669A (ja) * | 2001-07-13 | 2003-01-31 | Ricoh Co Ltd | 半導体装置 |
| EP1432035B1 (en) * | 2002-12-20 | 2018-07-25 | IMEC vzw | Device for electrostatic discharge protection |
| TWI271851B (en) * | 2005-07-15 | 2007-01-21 | Silicon Integrated Sys Corp | Seal-ring structure of electrostatic discharge circuitry |
| US7940499B2 (en) * | 2006-09-15 | 2011-05-10 | Semiconductor Components Industries, Llc | Multi-pad shared current dissipation with heterogenic current protection structures |
| CN101888085B (zh) * | 2009-05-11 | 2012-11-28 | 晶致半导体股份有限公司 | 具有esd的马达控制芯片 |
| JP5505499B2 (ja) * | 2010-06-04 | 2014-05-28 | 富士電機株式会社 | 半導体装置および駆動回路 |
| KR101161743B1 (ko) * | 2010-12-29 | 2012-07-02 | 에스케이하이닉스 주식회사 | 플라즈마 유발 손상 방지 반도체 장치 및 그 레이아웃 |
| JP2013030573A (ja) * | 2011-07-28 | 2013-02-07 | Elpida Memory Inc | 半導体装置 |
| US8786021B2 (en) | 2012-09-04 | 2014-07-22 | Macronix International Co., Ltd. | Semiconductor structure having an active device and method for manufacturing and manipulating the same |
| CN108022911A (zh) * | 2016-10-31 | 2018-05-11 | 深圳市中兴微电子技术有限公司 | 一种倒装芯片封装的片上系统 |
| CN115825705B (zh) * | 2023-02-15 | 2023-05-09 | 芯动微电子科技(珠海)有限公司 | 一种esd事件检测电路和检测方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119262A (ja) * | 1988-10-28 | 1990-05-07 | Toshiba Corp | 半導体装置 |
| JPH04259251A (ja) * | 1991-02-14 | 1992-09-14 | Toshiba Corp | 半導体集積回路装置 |
| JPH10270640A (ja) * | 1997-03-26 | 1998-10-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH11121750A (ja) * | 1997-10-09 | 1999-04-30 | Mitsubishi Electric Corp | 半導体装置 |
| JP2000164807A (ja) * | 1998-11-25 | 2000-06-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2000208718A (ja) * | 1999-01-19 | 2000-07-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2001044374A (ja) * | 1999-08-03 | 2001-02-16 | Hitachi Ltd | 外部端子保護回路および半導体集積回路 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US473182A (en) * | 1892-04-19 | Packing for pistons | ||
| US4996626A (en) * | 1988-10-14 | 1991-02-26 | National Semiconductor Corp. | Resistorless electrostatic discharge protection device for high speed integrated circuits |
| JPH061802B2 (ja) * | 1989-03-14 | 1994-01-05 | 株式会社東芝 | 半導体装置 |
| JP2953192B2 (ja) * | 1991-05-29 | 1999-09-27 | 日本電気株式会社 | 半導体集積回路 |
| KR940009605B1 (ko) * | 1991-09-16 | 1994-10-15 | 삼성전자 주식회사 | 반도체 메모리의 정전방전 보호장치 |
| JP3010911B2 (ja) * | 1992-07-01 | 2000-02-21 | 日本電気株式会社 | 半導体装置 |
| JP2884946B2 (ja) | 1992-09-30 | 1999-04-19 | 日本電気株式会社 | 半導体集積回路装置 |
| JPH0837299A (ja) | 1994-07-21 | 1996-02-06 | Sony Corp | 半導体集積回路の保護回路 |
| JP3288545B2 (ja) | 1995-02-22 | 2002-06-04 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置 |
| US5637900A (en) | 1995-04-06 | 1997-06-10 | Industrial Technology Research Institute | Latchup-free fully-protected CMOS on-chip ESD protection circuit |
| EP0736904B1 (de) * | 1995-04-06 | 2002-12-04 | Infineon Technologies AG | Integrierte Halbleiterschaltung mit einem Schutzmittel |
| KR100211539B1 (ko) | 1995-12-29 | 1999-08-02 | 김영환 | 반도체소자의 정전기방전 보호장치 및 그 제조방법 |
| JP3161508B2 (ja) * | 1996-07-25 | 2001-04-25 | 日本電気株式会社 | 半導体装置 |
| US6078068A (en) * | 1998-07-15 | 2000-06-20 | Adaptec, Inc. | Electrostatic discharge protection bus/die edge seal |
| US6329692B1 (en) * | 1998-11-30 | 2001-12-11 | Motorola Inc. | Circuit and method for reducing parasitic bipolar effects during eletrostatic discharges |
| US6455898B1 (en) * | 1999-03-15 | 2002-09-24 | Macronix International Co., Ltd. | Electrostatic discharge input protection for reducing input resistance |
| US6678133B2 (en) * | 2001-03-09 | 2004-01-13 | Micron Technology, Inc. | Electrostatic discharge protection with input impedance |
| US6573566B2 (en) * | 2001-07-09 | 2003-06-03 | United Microelectronics Corp. | Low-voltage-triggered SOI-SCR device and associated ESD protection circuit |
| JP2003031669A (ja) * | 2001-07-13 | 2003-01-31 | Ricoh Co Ltd | 半導体装置 |
-
2001
- 2001-07-13 JP JP2001214111A patent/JP2003031669A/ja active Pending
-
2002
- 2002-07-12 WO PCT/JP2002/007126 patent/WO2003007380A1/en active IP Right Grant
- 2002-07-12 CN CNB028027817A patent/CN1319171C/zh not_active Expired - Fee Related
- 2002-07-12 DE DE60227040T patent/DE60227040D1/de not_active Expired - Lifetime
- 2002-07-12 EP EP02747664A patent/EP1325519B1/en not_active Expired - Fee Related
- 2002-07-12 US US10/363,226 patent/US6744100B2/en not_active Expired - Fee Related
-
2004
- 2004-03-12 US US10/798,356 patent/US6946708B2/en not_active Expired - Fee Related
-
2005
- 2005-05-10 US US11/125,311 patent/US7242062B2/en not_active Expired - Fee Related
-
2007
- 2007-06-12 US US11/761,522 patent/US7638848B2/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119262A (ja) * | 1988-10-28 | 1990-05-07 | Toshiba Corp | 半導体装置 |
| JPH04259251A (ja) * | 1991-02-14 | 1992-09-14 | Toshiba Corp | 半導体集積回路装置 |
| JPH10270640A (ja) * | 1997-03-26 | 1998-10-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH11121750A (ja) * | 1997-10-09 | 1999-04-30 | Mitsubishi Electric Corp | 半導体装置 |
| JP2000164807A (ja) * | 1998-11-25 | 2000-06-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2000208718A (ja) * | 1999-01-19 | 2000-07-28 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2001044374A (ja) * | 1999-08-03 | 2001-02-16 | Hitachi Ltd | 外部端子保護回路および半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049846A (ja) * | 2004-07-02 | 2006-02-16 | Rohm Co Ltd | 半導体装置 |
| US9812408B2 (en) | 2004-07-02 | 2017-11-07 | Rohm Co., Ltd. | Semiconductor device with electrostatic discharge protection device near the edge of the chip |
| JPWO2016203648A1 (ja) * | 2015-06-19 | 2017-11-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050282340A1 (en) | 2005-12-22 |
| DE60227040D1 (de) | 2008-07-24 |
| EP1325519A4 (en) | 2006-06-21 |
| WO2003007380A1 (en) | 2003-01-23 |
| US7242062B2 (en) | 2007-07-10 |
| US6946708B2 (en) | 2005-09-20 |
| US20030183843A1 (en) | 2003-10-02 |
| CN1319171C (zh) | 2007-05-30 |
| US6744100B2 (en) | 2004-06-01 |
| CN1473362A (zh) | 2004-02-04 |
| EP1325519B1 (en) | 2008-06-11 |
| US7638848B2 (en) | 2009-12-29 |
| US20040169232A1 (en) | 2004-09-02 |
| EP1325519A1 (en) | 2003-07-09 |
| US20080036004A1 (en) | 2008-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6469354B1 (en) | Semiconductor device having a protective circuit | |
| US6858885B2 (en) | Semiconductor apparatus and protection circuit | |
| US8164872B2 (en) | Power supply clamp circuit | |
| JPH0837284A (ja) | 半導体集積回路装置 | |
| US5087955A (en) | Input-output circuit of reduced device area for semicustom semiconductor integrated circuit | |
| JP2003031669A (ja) | 半導体装置 | |
| JP3147849B2 (ja) | 半導体集積回路装置の保護回路 | |
| KR100325190B1 (ko) | 반도체집적회로 | |
| US20050218457A1 (en) | MOSFET for an open-drain circuit and semiconductor integrated circuit device employing it | |
| KR100297151B1 (ko) | 반도체집적회로 | |
| JP2906749B2 (ja) | 半導体装置のゲート保護装置 | |
| JP3415401B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP4504916B2 (ja) | 半導体装置の電源分離構造およびその電源分離構造を備えた半導体装置 | |
| JP2555890B2 (ja) | 半導体集積回路の入力保護装置 | |
| JP3821811B2 (ja) | 半導体装置の製造方法 | |
| JP2003249625A (ja) | 保護素子 | |
| JP3211871B2 (ja) | 入出力保護回路 | |
| JP5252830B2 (ja) | 半導体集積回路 | |
| JP3271435B2 (ja) | 半導体集積回路装置 | |
| JP2509485Y2 (ja) | 半導体集積回路 | |
| JPH10294383A (ja) | 入力保護ダイオード | |
| JP2001156181A (ja) | 半導体装置 | |
| JPS63291470A (ja) | 半導体集積回路装置の保護回路 | |
| JP2001223277A (ja) | 入出力保護回路 | |
| JPH04291953A (ja) | 保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100914 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101115 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110419 |