JP2000208718A

JP2000208718A - 半導体装置

Info

Publication number: JP2000208718A
Application number: JP11010704A
Authority: JP
Inventors: Hiroo Yamamoto; 裕雄山本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-01-19
Filing date: 1999-01-19
Publication date: 2000-07-28

Abstract

(57)【要約】【課題】少なくとも４系統の電源電圧系統を有する半導
体装置において、各電源系間の静電気印可時の耐量を確
保する為には静電気電荷の放電経路にある保護素子が多
く介在し、また、放電経路の配線寄生抵抗により耐量が
下がってしまう、という課題を解決した半導体装置を提
供する。【解決手段】放電経路に通常動作時の電源配線を利用
し、また各電源系（例えばＶＤＤ１、ＶＤＤ３）の領域
の最も近い領域に保護素子（例えばＧ２５）を配置する
ことにより耐量を確保する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、少なくとも３つの
電源系統を持つ多電源系統を有する半導体装置に於ける
静電破壊を防止する保護形態を有する半導体装置に関す
るものである。また、半導体装置の微細化による半導体
素子の低電圧耐圧化と、半導体装置を接続する周辺回路
の高い電圧信号に対処する為に設ける高耐圧半導体素子
を有効に用いた静電破壊防止形態を有する半導体装置に
関するものである。

【０００２】

【従来の技術】従来、複数の電源系統を有する半導体装
置、特に半導体論理回路における静電破壊防止回路技術
としては、特公平６−５７０５号，特開平７−１０６４
５５号，特開平８−３２１５８６号，特開平８−３１６
４１８号，特開平９−１３９４６６号，特開平１０−５
０９３２号が存在する。各公報にて開示された技術のポ
イントは以下の２つである。（１）各電源系統間には静電破壊電荷を通電し、接地点
までの経路を確保する保護素子を設ける。（通電経路に
直列に並ぶ保護素子の段数、配線の寄生抵抗等は問わな
い（特開平７−１０６４５５号，特開平８−３１６４１
８号，特開平９−１３９４６６号）。（２）複数電源系統に対して共通の放電線を設けること
を特徴として、静電破壊電荷を通電し、接地点までの経
路上の保護素子数を２つとした静電破壊保護形態する
（特開平８−３２１５８６号，特開平１０−５０９３２
号）。

【０００３】それぞれの技術を以下説明する。まず、従
来例（１）の技術であるが、図１１に示すＬＳＩの回路
構成を用いて説明する。図１１では、ＶＳＳ電源はＶＳ
Ｓ１、ＶＳＳ２、ＶＳＳ３、ＶＳＳ４の４系統があり、
ＶＤＤ電源はＶＤＤ１，ＶＤＤ２，ＶＤＤ３，ＶＤＤ４
の４系統がある。Ｃ１で示したチップエリア内で、Ｉ１
で示す論理回路エリア外はＬＳＩ周辺のエリアを示して
いる。ここで、仮にＶＤＤ１を接地しＶＤＤ３に正の静
電破壊電荷が印加されたとすると、正電荷は接地端に向
かっていく。このとき通電経路の１つはＶＤＤ３からＧ
２３の保護素子を通過してＶＤＤ２の配線を通り、さら
にＧ２２の保護素子を通過してＶＤＤ１の接地端子へ流
れる。もう一つの通電経路としてはＶＤＤ３からＧ１１
の保護素子を通過してＶＳＳ１の配線を通り、さらにＧ
１の保護素子を介してＶＤＤ１の接地端子へ到達する。
どちらの経路を通電するかは保護素子の特性と配線経路
の抵抗成分、容量成分により決定する。本例では、２つ
の保護素子を通電して静電破壊電荷を逃がす場合を示し
たが、同様に複数の電源系を有するＬＳＩではより多く
の保護素子を通電して静電破壊電荷を逃がすことにな
る。

【０００４】次に従来例（２）の回路技術であるが、図
１２にＬＳＩ回路構成例を提示する。図１１の方式に新
たに共通の放電用の配線である放電線ＬＡ１をチップエ
リア周辺の外部端子の外に設け、外部端子と放電線ＬＡ
１間には保護素子Ｇ４０を設けたものである。この方式
では、静電破壊電荷は共通の放電線ＬＡ１を介して電荷
を逃がすことを考えており、いくつ電源系が存在し、ど
の端子に静電破壊電荷を印加しても最大２つの保護素子
のみを介して電荷を逃がすことが可能となる。

【０００５】一方、静電破壊保護素子の素子形状に関し
てであるが、ＣＭＯＳプロセスでは基本的には図５に示
したＮ＋拡散領域ｎ１，Ｐ−型ウエルｐ２，Ｎ＋拡散領
域ｎ２，およびP ＋拡散領域ｐ１で構成されるＮＰＮバ
イポーラ構成、もしくは図６で示したＮ＋拡散領域ｎ
１、Ｎ＋拡散領域ｎ２およびゲートＧａ１で構成される
Ｎｃｈ型ＭＯＳトランジスタ構成となる。無論、拡散領
域，ウエルの極性を逆にしたＰＮＰバイポーラ構成，Ｐ
ｃｈ型ＭＯＳトランジスタ構成も場合により使用する。
これらの回路をデバイスレイアウトパターンとした場合
には、一般的に知られた図７、図８（Ａ）の櫛形構成が
ある。また、トランジスタのゲート電極（もしくは拡散
領域の分離エリア）をメッシュ状にしたメッシュゲート
保護素子、さらに多角形や円形のゲート構成とした保護
素子形状が提案されている。

【０００６】一方、保護素子の静電破壊電荷を逃がす際
の特性を改善し、保護素子面積を小さくする為に、製造
工程の追加やマスクパターンの追加が行なわれている。

【０００７】

【発明が解決しようとする課題】本発明が解決する課題
は、複数の電源系を１デバイス上に有するＬＳＩに於
て、静電破壊電荷からのデバイス保護を面積増加を最小
限にとどめて行なうものである。

【０００８】まず、最初に保護素子の説明をして、その
後課題の詳細を示す。保護素子の形状は既に述べたよう
に図５、図６で示したバイポーラ型トランジスタもしく
はMOS 型トランジスタで構成される。ＬＳＩが通常の動
作を行なっている場合には図５のバイポーラ型トランジ
スタではベース端子となる基板とコレクタ端子が接続さ
れ、エミッタ端子とベース端子により構成されるN ＋と
Ｐ−の半導体ジャンクションの逆バイアス耐圧は絶対最
大定格以上の電圧となっている為に漏れ電流以上の電流
は発生しない。一方、MOS 型トランジスタの場合、ゲー
ト電極はトランジスタのソースと接続されている為にＬ
ＳＩが通常の動作を行なっている場合には常にオフして
いる。MOS 型トランジスタで構成した場合の保護素子の
静電破壊電荷印加時の動作はバイポーラトランジスタと
同様となる。静電破壊電荷は正極性、負極性のいずれか
を持ち、また帯電物や放電経路に拠って電位や電荷量、
そして時間軸上の過渡特性が異なってくる。保護素子の
動作を説明する上で正電荷と負電荷の静電破壊について
示す。

【０００９】図６のMOS 型トランジスタのドレインＤ１
に正極性を持つ静電破壊電荷が印加された場合の特性を
図１０の特性グラフに示す。N＋の拡散領域Ｄ１とＰ−
基板ｐ２で構成されるダイオードは逆バイアスとなり、
ドレインＤ１とソースS１（基板電位）の電位差が一定
の電位に達し時にアバランシェブレークダウンを生じ、
ドレインから基板、そしてソースへ電流を流しはじめ
る。このとき、ドレインＤ１とソースＳ１の電位差はア
バランシェブレークダウンを生じた電位より低電圧でほ
ぼ固定される。さらに、ドレインＤ１電位を上げると図
１０の特性グラフで示した２次降伏電流、２次降伏電圧
の時点で保護素子自体の破壊が生じる。図１０で示した
保護素子の特性はスナップバック特性とも言われるもの
であり、近年の微細プロセスでは、１０V〜１５V程度で
アバランシェブレイクダウン電位となり、２次降伏電
圧、電流は２〜３Ｖ前後で単位ゲート幅当たり、数十ｍ
Ａ／μm 程度となる。一方、MOS型トランジスタのドレ
インＤ１に負極性を持つ静電破壊電荷が印加された場合
には、N ＋拡散領域Ｄ１とＰ−基板ｐ２のダイオードは
順方向バイアスとなり、ダイオードの両端子間の電位差
が約０．７V 程度で電流を流しはじめ、電位はほぼ一定
に固定される。一般的に順方向バイアスの方が流せる電
流量が多い。

【００１０】以上の保護素子特性に加えて、外部端子か
ら保護素子までの配線の寄生素子成分とその他の通常回
路迄の配線の寄生素子成分を考慮することが重要であ
る。静電破壊電荷による電流量は一般的に数Ａ流れる
が、寄生抵抗成分による電位の上昇と保護素子が通電し
た際の固定電位の和により通電経路の電位が決定され、
この電位が半導体素子の耐圧を超えない値とすることが
必要である。また、保護素子が電流を流し始める迄のタ
イミングに対して、他の半導体素子に電位がかからない
様に電位上昇を遅延させる為に容量成分を場合により付
加させる事も考えられる。以上の静電破壊電荷から半導
体素子を保護する形態に対して本発明では主として下記
の３点に関して解決するものである。

【００１１】従来の技術の中で説明した従来例（１）の
各電源系統間に静電破壊電荷を通電し、接地点までの経
路を確保する保護形態の課題を図１１を用いて説明す
る。まず仮に、ＶＤＤ３を接地点としてＯＵＴ１に静電
破壊電荷を印加したとすると、保護素子Ｇ２、保護素子
Ｇ２１、保護素子Ｇ２４を経てＶＤＤ３端子まで電荷は
到達する。保護素子の通電した際の固定電圧を２Vとす
ると３素子直列になっている為に６Vの電位差を生じて
いる。通電する経路の寄生抵抗はシート抵抗０．１Ω／
□、配線長を２０ｍｍ（１０ｍｍ□の半導体装置，対向
する端子と仮定）、配線幅を１００μm 、とすると２０
Ω程度となる。

【００１２】静電破壊電荷による電流を１Ａとすると配
線寄生抵抗では２０Vの電位が発生する。保護素子と配
線寄生抵抗による電位は合計２６V となる。ここで、静
電破壊電荷が負極性を持っていたとすると、内部回路
（論理回路領域Ｌ１）のＰｃｈトランジスタＬ１Ｐ１の
基板と拡散領域により形成されるダイオードＬ１Ｐ１Ｄ
１が順方向電位により０．７Ｖの電位差だけで電流を流
す事から、論理回路領域Ｌ３のＰｃｈトランジスタＬ３
Ｐ１のゲート電圧に１６Ｖ以上の電位がかかることが想
定できる。近年の微細プロセスに於けるMOS トランジス
タの瞬時ゲート耐圧が１６Ｖ程度とするとＰｃｈトラン
ジスタのゲート破壊が生じる事は容易に考えられる。

【００１３】さらに複数電源系統を想定すると保護素子
は直列に複数個つながり、より電位差が発生することが
懸念される。

【００１４】一方、従来の技術の中で説明した従来例
（２）に関して、図１２を使用して詳細を説明する。図
１２の場合では、静電破壊電荷を逃がす経路の保護素子
の段数を削減したものである。その為に別途共通の放電
線ＬＡ１を設けていることが最大の特徴といえる。いく
つ電源系統が増加しても、最大２つの保護素子が直列に
接続されるのみであるため、保護素子による電圧の上昇
が上述の例で４Ｖのみである。ただし、この方式でも静
電破壊電荷を逃がす経路上の放電線の寄生抵抗を減らす
ことは出来ず、また別途配線を設けることによりレイア
ウト面積の増加は否めない。

【００１５】保護素子レイアウトとしては、図５のバイ
ポーラ型トランジスタと図６のＭＯＳ型トランジスタの
いずれかの形状をもつ、図７、図８（Ａ）の櫛形レイア
ウト形状とメッシュ型レイアウトがある。ｎ１〜ｎ８は
Ｎ＋半導体拡散領域、ｐ１〜ｐ３はＰ＋半導体拡散領
域、E1はバイポーラ型トランジスタエミッタ端子、Ｃ１
はバイポーラ型トランジスタコレクタ端子、Ｄ１はMOS
型トランジスタドレイン端子、Ｓ１はＭＯＳ型トランジ
スタソース端子、Ga1,Ga2 はＭＯＳ型トランジスタゲー
ト端子、ｒ１は基板抵抗、ｒ２は保護素子近傍、保護素
子以外の半導体素子禁止領域、ｖ１，ｖ２は拡散領域−
アルミ配線コンタクト素子、ｖｐ１はゲート電極−アル
ミ配線コンタクト素子である。

【００１６】櫛形レイアウト形状は従来より使用されて
いるレイアウトであり、メッシュ型は比較的新しいレイ
アウト手法であるが、いずれも２系統の電位系間の保護
素子である。ここで、図８（Ａ）を使い５電源系間の保
護素子レイアウト面積を計算する。対向する拡散領域の
辺の幅を２００μm 、対向する拡散領域の間隔を０．５
μm 、５系統の電源間相互に保護素子を形成する場合に
櫛形保護素子では図８（Ａ）の形状となる。保護素子の
拡散領域の他の拡散領域とは対向しない辺の幅を１０μ
mとすると図８（Ａ）の保護素子レイアウト面積は横方
向に１１５μm、縦方向に２００μm となり、総面積は
２３０００μm ²となる。

【００１７】本発明は、記述の課題を解決し、かつ容易
に実施出来る形態の半導体装置を提案するものである。

【００１８】したがって、この発明の第１の目的は、多
電源系統を有するＬＳＩに於て、如何なる静電破壊電荷
も保護素子を直列に３段以下の接続とすることと、電源
間の保護素子をＬＳＩ中心部、もしくはその周辺に配置
することで静電破壊電荷の通電経路の寄生抵抗成分を削
減することが可能となる半導体装置を提供することであ
る。

【００１９】第２の目的は、多電源系統を有するＬＳＩ
で１系統でも共通電源が存在した場合には、共通の電源
配線をターミナルノードとして保護素子を介した静電破
壊電荷の通電経路を確保し、このとき保護素子が直列と
なる段数は例えば４段迄することができ、保護素子総数
を削減出来る半導体装置を提供することである。

【００２０】第３の目的は、保護素子の形状を多角形と
し、各辺の保護素子の接続を別電源系とすることによる
保護素子面積の削減を可能とする半導体装置を提供する
ことである。

【００２１】第４の目的は、近年の微細化による半導体
素子の動作電源電圧の低下に対して半導体装置周辺の信
号電圧が変化しないことにより、半導体装置上に２つの
電圧耐圧を持つことが一般化されてきていることを有効
に利用して、低電圧耐圧、低電圧クランプ素子による静
電気電荷をスムースに接地端子に逃がすことができる半
導体装置を提供することである。

【００２２】

【課題を解決するための手段】請求項１記載の半導体装
置は、半導体装置外から半導体装置内に電源を供給する
複数の電源端子と、電源端子のうち低い電圧を供給する
電源端子と他の電源端子との間に介在されてそれぞれ静
電破壊電荷から半導体装置を保護する複数の第１の保護
素子と、低い電圧を供給する電源端子の相互間に介在さ
れて各々の電源端子に対して静電破壊電荷から保護する
複数の第２の保護素子と、他の電源端子および低い電圧
を供給する電源端子の電圧によってそれぞれ動作する半
導体素子により構成される複数の電源電圧動作論理回路
領域とを備え、それぞれの電源端子は論理回路動作時に
相互に電気的接続は無く、かつ保護素子の少なくとも１
つは中央部、もしくはその近くに配置することを特徴と
するものである。

【００２３】請求項１記載の半導体装置によれば、保護
素子の段数を制限し、また実際の回路内への電源配線を
有効に使用して保護素子を配置することにより静電気に
よる電荷の印加を接地端子へ逃がす経路を確保すること
ができる。

【００２４】請求項２記載の半導体装置は、半導体装置
外から半導体装置内に電源を供給する第１の電源端子お
よび第２の電源端子と、半導体装置外から半導体装置内
に電源を供給する第３の電源端子と第４の電源端子と第
５の電源端子と、第１の電源端子および第２の電源端子
の電圧によって動作する半導体素子により構成される第
１の電源電圧動作論理回路領域と、第３の電源端子と第
２の電源端子を電源として動作する第２の電源電圧動作
論理回路領域と、第４の電源端子と第２の電源端子を電
源として動作する第３の電源電圧動作論理回路領域と、
第５の電源端子と第２の電源端子を電源として動作する
第４の電源電圧動作論理回路領域とを備え、第２の電源
端子は第１の電源端子の電圧に比べ低い電圧を供給する
電源端子であり、第３の電源端子、第４の電源端子、お
よび第５の電源端子の電位は第２の電源端子電圧より高
く、それぞれの電源端子は論理回路動作時に相互に電気
的接続は無く、第１の電源端子と第２の電源端子間、第
３の電源端子と第２の電源端子間、第４の電源端子と第
２の電源端子間、第５の電源端子と第２の電源端子間
は、それぞれ静電破壊電荷から保護する保護素子を介し
て接続され、第１の電源端子、第３の電源端子、第４の
電源端子、および第５の電源端子は、相互に各々の電源
端子に対して静電破壊電荷から保護する保護素子を介し
て接続され、保護素子の少なくとも１つは中央部、もし
くはその近くに配置することを特徴とするものである。

【００２５】請求項２記載の半導体装置によれば、請求
項１と同様な効果がある。

【００２６】請求項３記載の半導体装置は、半導体装置
外から半導体装置内に電源を供給する複数の電源端子
と、電源端子が複数組の対になり、各対における電源端
子を電源として動作する半導体素子により構成される複
数の電源電圧動作論理回路領域と、各対における電源端
子間に介在されてそれぞれ静電破壊電荷から保護する複
数の保護素子とを備え、それぞれの電源端子は論理回路
動作時に相互に電気的接続は無く、かつ保護素子の少な
くとも１つは中央部、もしくはその近くに配置すること
を特徴とするものである。

【００２７】請求項３記載の半導体装置によれば、請求
項１と同様な効果がある。

【００２８】請求項４記載の半導体装置は、半導体装置
外から半導体装置内に電源を供給する第１の電源端子お
よび第２の電源端子と、半導体装置外から半導体装置内
に電源を供給する第３の電源端子、第４の電源端子、第
５の電源端子、第６の電源端子、第７の電源端子、第８
の電源端子と、第１の電源端子および第２の電源端子の
電圧によって動作する半導体素子により構成される第１
の電源電圧動作論理回路領域と、第３の電源端子と第６
の電源端子を電源として動作する第２の電源電圧動作論
理回路領域と、第４の電源端子と第７の電源端子を電源
として動作する第３の電源電圧動作論理回路領域と、第
５の電源端子と第８の電源端子を電源として動作する第
４の電源電圧動作論理回路領域とを備え、第２の電源端
子は第１の電源端子の電圧に比べ低い電圧を供給する電
源端子であり、第３の電源端子、第４の電源端子、第５
の電源端子、第６の電源端子、第７の電源端子、および
第８の電源端子のそれぞれの電源端子は回路動作時に相
互に電気的接続は無く、第１の電源端子と第２の電源端
子、第３の電源端子と第６の電源端子、第４の電源端子
と第７の電源端子、および第５の電源端子と第８の電源
端子は、それぞれ静電破壊電荷から保護する保護素子を
介して接続され、第１電源電圧動作回路領域、第２電源
電圧動作回路領域、第３電源電圧動作回路領域および第
４電源電圧動作回路領域の電源端子間を相互接続する保
護素子の少なくとも１つが、中央部もしくはその近くに
配置することを特徴とするものである。

【００２９】請求項４記載の半導体装置によれば、請求
項１と同様な効果がある。

【００３０】請求項５記載の半導体装置は、半導体装置
外から半導体装置内に電源を供給する複数の電源端子
と、電源端子のうち低い電圧を供給する電源端子と他の
電源端子との間に介在されてそれぞれ静電破壊電荷から
半導体装置を保護する複数の保護素子と、他の電源端子
および低い電圧を供給する電源端子の電圧によってそれ
ぞれ動作する半導体素子により構成される複数の電源電
圧動作論理回路領域とを備え、それぞれの電源端子は論
理回路動作時に相互に電気的接続は無く、かつ保護素子
の少なくとも１つは中央部、もしくはその近くに配置す
ることを特徴とするものである。

【００３１】請求項５記載の半導体装置によれば、半導
体装置内の多数の電源系の内、いずれかの電源系１系統
を共有した論理回路構成であった場合、請求項１の効果
に加えて保護素子数を削減することが可能である。

【００３２】請求項６記載の半導体装置は、半導体装置
外から半導体装置内に電源を供給する第１の電源端子と
第２の電源端子と、半導体装置外から半導体装置内に電
源を供給する第３の電源端子と第４の電源端子と第５の
電源端子と、第１の電源端子および第２の電源端子の電
圧によって動作する半導体素子により構成される第１の
電源電圧動作論理回路領域と、第３の電源端子と第２の
電源端子を電源として動作する第２の電源電圧動作論理
回路領域と、第４の電源端子と第２の電源端子を電源と
して動作する第３の電源電圧動作論理回路領域と、第５
の電源端子と第２の電源端子を電源として動作する第４
の電源電圧動作論理回路領域とを備え、第２の電源端子
は第１の電源端子の電圧に比べ低い電圧を供給する電源
端子であり、第３の電源端子、第４の電源端子、および
第５の電源端子の電位は第２の電源端子電圧より高く、
それぞれの電源端子は回路動作時に相互に電気的接続は
無く、第２の電源端子に対して、第１の電源端子、第３
の電源端子、第４の電源端子、第５の電源端子が静電破
壊電荷から保護する保護素子を介して相互接続し、保護
素子の少なくとも１つは半導体装置の中央部、もしくは
その近くに配置することを特徴とするものである。

【００３３】請求項６記載の半導体装置によれば、請求
項５と同様な効果がある。

【００３４】請求項７記載の半導体装置は、請求項１、
請求項２、請求項３、請求項４、請求項５または請求項
６において、保護素子が、回路動作時に漏れ電流以上の
電流を流さないダイオード素子もしくはMOS 型トランジ
スタ素子またはバイポーラ型トランジスタ素子から構成
されたものである。

【００３５】請求項７記載の半導体装置によれば、請求
項１、請求項２、請求項３、請求項４、請求項５または
請求項６と同様な効果がある。

【００３６】請求項８記載の半導体装置は、請求項１、
請求項２、請求項３、請求項４、請求項５、請求項６ま
たは請求項７において、保護素子が、各々電源電圧動作
論理回路領域への電源供給配線下に形成されたものであ
る。

【００３７】請求項８記載の半導体装置によれば、請求
項１、請求項２、請求項３、請求項４、請求項５、請求
項６または請求項７と同様な効果がある。

【００３８】請求項９記載の半導体装置は、第１導電型
の半導体基板と、この半導体基板上に形成して第１導電
型の半導体基板と反対導電型であって半導体基板表面に
対して多角形の形状で構成した第１の高濃度拡散領域
と、この多角形の第１の高濃度拡散領域の辺と対向して
静電破壊電荷保護素子として機能する一定距離の素子分
離領域を挿入配置し第１の高濃度拡散領域と同導電型で
多角形の形状を持つ第２の高濃度拡散領域とを備え、第
１の高濃度拡散領域の各辺は第２の高濃度拡散領域と同
型の拡散領域と対向することにより多角形の辺と同等数
の保護素子を設け、各辺に形成される保護素子は異なる
電源系統間の静電破壊電荷の通電経路となる接続とした
ことを特徴とするものである。

【００３９】請求項９記載の半導体装置によれば、多電
源系保護素子の素子形状を多角形のメッシュ構成とする
ことで更に面積を削減することが可能となる。

【００４０】請求項１０記載の半導体装置は、複数の電
圧耐圧を有する複数のＭＯＳ型トランジスタ素子を有
し、異なる電源電圧系統により動作している複数の回路
領域が存在し、複数の回路領域に対して、少なくとも１
系統の電源電圧動作論理回路に対しての静電破壊保護素
子が複数のＭＯＳ型トランジスタ素子の内、低電圧耐圧
のＭＯＳ型トランジスタ素子により構成することを特徴
とするものである。

【００４１】請求項１０記載の半導体装置によれば、近
年の微細化による半導体素子の動作電源電圧の低下に対
して半導体装置周辺の信号電圧が変化しないことによ
り、半導体装置上に２つの電圧耐圧を持つことが一般化
されてきていることを有効に利用して、保護素子に通電
する際の電位差を低下させることが可能であり、静電気
電荷印加端子から接地端子までの電位差上昇を下げるこ
とができる。

【００４２】請求項１１記載の半導体装置は、請求項
１、請求項２、請求項３、請求項４、請求項５、請求項
６、請求項７、請求項８、請求項９または請求項１０に
おいて、保護素子が複数種類の電圧耐圧ＭＯＳ型トラン
ジスタ素子を備えたものである。

【００４３】請求項１１記載の半導体装置によれば、請
求項１、請求項２、請求項３、請求項４、請求項５、請
求項６、請求項７、請求項８、請求項９または請求項１
０と同様な効果がある。

【００４４】

【発明の実施の形態】従来技術の課題に対して、前記の
課題解決する手段を用いた技術の実施形態を以下に示
す。

【００４５】（実施の形態１）本発明の請求項１〜４に
対応する第１の実施の形態を図１、および図２を用いて
説明する。図１、図２はそれぞれＬＳＩのチップを模式
的に示したものである。これらの図において、ＶＤＤ１
〜ＶＤＤ４，ＶＳＳ１〜ＶＳＳ４は電源系統、ＩＮ１〜
ＩＮ４は信号入力端子、ＯＵＴ１〜ＯＵＴ４は信号出力
端子、ＩＯ−Ｐ１〜ＩＯ−Ｐ８，ＩＯ−Ｎ１〜ＩＯ−Ｎ
８は入力信号、出力信号回路を構成する素子、Ｇ１〜Ｇ
３６は静電破壊保護素子、Ｌ１〜Ｌ４は各電源系より電
源を供給される論理回路領域、Ｃ１１は半導体装置枠、
Ｉ１は内部論理回路領域である。

【００４６】Ｃ１で示したＬＳＩチップ内とＩ１で示す
論理回路部分を持ち、チップ周辺に外部信号の入力／出
力端子、または電源供給端子を設けている（本発明では
端子をＬＳＩ外部に設けることに関しては得に規定はし
ていない）。各端子には言うまでもなくトランジスタ等
半導体素子が接続されるが、それと共に半導体素子を外
部の静電気などの過大な電荷から保護する保護素子が設
けられる。半導体素子はＩＯ−Ｐ１、ＩＯ−Ｐ
２．．．．ＩＯ−Ｐ８，ＩＯ−Ｎ１、ＩＯ−Ｎ
２．．．．ＩＯ−Ｎ８で示されるものである。接続され
る保護素子はＧ１、Ｇ２、Ｇ３．．．．Ｇ３６で示すも
のである。保護素子の機能は既に従来の技術の項で示し
たものである。本発明において特徴となるものは図１中
の保護素子Ｇ２５、Ｇ２６をＬＳＩのチップ内部Ｉ１の
論理回路部分に設けることにある。従来の技術で既述し
た図１１の形態では、既に述べたように複数系統の電源
系を持つ場合において、直列に複数の保護素子を設け、
また大きな寄生抵抗付けることは静電破壊電荷を通電さ
せる際に一部半導体素子に過大な電荷を与えることが考
えられることは既に述べた。例として図１１を用い、ま
たＶＤＤ３を接地点としてＯＵＴ１に静電破壊電荷を印
加した場合を説明した。同じ条件で、図１の構成を用い
た場合について示す。ＶＤＤ３を接地し、ＯＵＴ１に静
電破壊電荷を印可した場合には電荷は保護素子Ｇ４、Ｇ
２５を通電してVDD3に到達する。このとき直列に接続さ
れた保護素子により生じる電位は合計４V である。ま
た、チップ内部Ｉ１の論理回路部分に保護素子を設けて
いることから配線長が短くなる。前記例と同等のチップ
サイズとすると１０ｍｍの配線長程度と考えられる。ま
た、ＬＳＩ内部のＬＳＩの電源幹線の配線幅を１００μ
m とし、電源配線に重なり保護素子を形成すると寄生抵
抗は１０Ωである。静電破壊電荷を通電させる経路に１
Ａの電流が生じたとすると電荷印加端子の接地端子に対
する電位差は１４Vである。隣接する電源系の保護素子
は保護素子Ｇ２１、Ｇ２２、Ｇ２３、Ｇ２４の様に隣接
する領域に配置すると良いが、隣接しない電源系領域に
対しては上述した様に素子のインピーダンスを下げるこ
とが重要である。

【００４７】図２に示した回路は図１の共通電源ＶＳＳ
１を４系統のＶＳＳに分断した場合である。この場合も
同様に、隣接しない異なる電源系に対してチップ内部Ｉ
１の論理回路部分に保護素子Ｇ２５、Ｇ２６、Ｇ３１〜
Ｇ３６を設けていることで、１つは直列に接続される保
護素子の個数を削減し、一方で配線寄生抵抗を削減して
いる。

【００４８】このように、第１の実施の形態では図１に
おいて、半導体装置外から半導体装置内に電源を供給す
る第１の電源端子（ＶＤＤ１）および第２の電源端子
（ＶＳＳ１）と、半導体装置外から半導体装置内に電源
を供給する第３の電源端子（ＶＤＤ２）と第４の電源端
子（ＶＤＤ３）と第５の電源端子（ＶＤＤ４）と、第１
の電源端子（ＶＤＤ１）および第２の電源端子（ＶＳＳ
１）の電圧によって動作する半導体素子により構成され
る第１の電源電圧動作論理回路領域（Ｌ１）と、第３の
電源端子（ＶＤＤ２）と第２の電源端子（ＶＳＳ１）を
電源として動作する第２の電源電圧動作論理回路領域
（Ｌ２）と、第４の電源端子（ＶＤＤ３）と第２の電源
端子（ＶＳＳ１）を電源として動作する第３の電源電圧
動作論理回路領域（Ｌ３）と、第５の電源端子（ＶＤＤ
４）と第２の電源端子（ＶＳＳ１）を電源として動作す
る第４の電源電圧動作論理回路領域（Ｌ４）とを備え、
第２の電源端子（ＶＳＳ１）は第１の電源端子（ＶＤＤ
１）の電圧に比べ低い電圧を供給する電源端子であり、
第３の電源端子（ＶＤＤ２）、第４の電源端子（ＶＤＤ
３）、および第５の電源端子（ＶＤＤ４）の電位は第２
の電源端子（ＶＳＳ１）電圧より高く、それぞれの電源
端子は論理回路動作時に相互に電気的接続は無く、第１
の電源端子（ＶＤＤ１）と第２の電源端子（ＶＳＳ１）
間、第３の電源端子（ＶＤＤ２）と第２の電源端子（Ｖ
ＳＳ１）間、第４の電源端子（ＶＤＤ３）と第２の電源
端子（ＶＳＳ１）間、第５の電源端子（ＶＤＤ４）と第
２の電源端子（ＶＳＳ１）間は、それぞれ静電破壊電荷
から保護する保護素子を介して接続され、第１の電源端
子（ＶＤＤ１）、第３の電源端子（ＶＤＤ２）、第４の
電源端子（ＶＤＤ３）、および第５の電源端子（ＶＤＤ
４）は、相互に各々の電源端子に対して静電破壊電荷か
ら保護する保護素子を介して接続され、保護素子の少な
くとも１つは中央部、もしくはその近くに配置してい
る。

【００４９】また、図２においては、半導体装置外から
半導体装置内に電源を供給する第１の電源端子（ＶＤＤ
１）および第２の電源端子（ＶＳＳ１）と、半導体装置
外から半導体装置内に電源を供給する第３の電源端子
（ＶＤＤ２）、第４の電源端子（ＶＤＤ３）、第５の電
源端子（ＶＤＤ４）、第６の電源端子（ＶＳＳ２）、第
７の電源端子（ＶＳＳ３）、第８の電源端子（ＶＳＳ
４）と、第１の電源端子（ＶＤＤ１）および第２の電源
端子（ＶＳＳ１）の電圧によって動作する半導体素子に
より構成される第１の電源電圧動作論理回路領域（Ｌ
１）と、第３の電源端子（ＶＤＤ２）と第６の電源端子
（ＶＳＳ２）を電源として動作する第２の電源電圧動作
論理回路領域（Ｌ２）と、第４の電源端子（ＶＤＤ３）
と第７の電源端子（ＶＳＳ３）を電源として動作する第
３の電源電圧動作論理回路領域（Ｌ３）と、第５の電源
端子（ＶＤＤ４）と第８の電源端子（ＶＳＳ４）を電源
として動作する第４の電源電圧動作論理回路領域（Ｌ
４）とを備え、第２の電源端子（ＶＳＳ１）は第１の電
源端子（ＶＤＤ１）の電圧に比べ低い電圧を供給する電
源端子であり、第３の電源端子（ＶＤＤ２）、第４の電
源端子（ＶＤＤ３）、第５の電源端子（ＶＤＤ４）、第
６の電源端子（ＶＳＳ２）、第７の電源端子（ＶＳＳ
３）、および第８の電源端子（ＶＳＳ４）のそれぞれの
電源端子は回路動作時に相互に電気的接続は無く、第１
の電源端子（ＶＤＤ１）と第２の電源端子（ＶＳＳ
１）、第３の電源端子（ＶＤＤ２）と第６の電源端子
（ＶＳＳ２）、第４の電源端子（ＶＤＤ３）と第７の電
源端子（ＶＳＳ３）、および第５の電源端子（ＶＤＤ
４）と第８の電源端子（ＶＳＳ４）は、それぞれ静電破
壊電荷から保護する保護素子を介して接続され、第１電
源電圧動作回路領域（Ｌ１）、第２電源電圧動作回路領
域（Ｌ２）、第３電源電圧動作回路領域（Ｌ３）および
第４電源電圧動作回路領域（Ｌ４）の電源端子間を相互
接続する保護素子の少なくとも１つが、中央部もしくは
その近くに配置している。

【００５０】（実施の形態２）本発明の請求項５、６に
対応する、第１の実施の形態においてさらに電源系が増
加した場合の第２の実施の形態を図４に示す。Ｇ３７、
Ｇ３８は保護素子であり、その他は第１の実施の形態と
同じである。

【００５１】まず、図３は隣接しない電源系に対しての
保護素子の挿入形態を示している。チップ内部Ｉ１の論
理回路部分に挿入した保護素子Ｇ３７が２０個存在して
いる。既に第１の実施の形態で述べたように隣接しない
電源系に対してチップ内部Ｉ１に保護素子を設けること
は寄生抵抗成分を削減することと直列に接続する保護素
子の段数を削減する上で効果的であり、静電破壊電荷よ
り半導体素子を保護する場合に有効である。しかしなが
ら電源系統の増加により保護素子が増加することでＬＳ
Ｉのチップ面積の増大が生じる。

【００５２】そこで、１系統でも共通の電源がある場合
は、その共有電源をターミナルノードとして保護素子の
数を減らした場合を図４に示す。図４ではＶＳＳ１を共
有電源としている為に保護素子Ｇ３８の個数は８系統の
みに削減されている。上記例の場合と同様にある電源端
子を接地して、任意の端子に静電破壊電荷を印加したと
する。上述の例では出力端子ＯＵＴ１に静電破壊電荷を
印加した場合、保護素子を介してＶＤＤ１電源配線に電
荷を通電し、ＶＤＤ３の接地端子の接地点まで保護素子
を介して電荷を逃がしていた。第２の実施の形態の例と
して図４のＶＤＤ５を接地端子とした場合で、ＶＤＤ１
の電源配線に電荷が通電され、１つの保護素子Ｇ３８に
通電した後ＶＳＳ１配線を一旦介するが、さらにＶＤＤ
５側の保護素子Ｇ３８を通電し、接地端ＶＤＤ５に電荷
は逃げることになる。第２の実施の形態で示した発明に
関して、通常共有電源配線は図１で示した様にチップＣ
１の外周近傍に配線されるものであるが、チップ上、対
向する電源系等における電源間保護を形成する際の寄生
抵抗成分を削減できるものであり、また、共通電源の外
部端子をＩ１で示したチップ内部に設け、直接電源を供
給する際に静電破壊経路を形成する場合に有効である。

【００５３】このように、第２の実施の形態における半
導体装置は、半導体装置外から半導体装置内に電源を供
給する第１の電源端子（ＶＤＤ１）と第２の電源端子
（ＶＳＳ１）を備え、第２の電源端子（ＶＳＳ１）は第
１の電源端子（ＶＤＤ１）の電圧に比べ低い電圧を供給
する電源端子であり、上記の２つの電源端子の電圧によ
って動作する半導体素子により構成される第１の電源電
圧動作論理回路領域と、加えて半導体装置外から半導体
装置内に電源を供給する第３の電源端子（ＶＤＤ２）と
第４の電源端子（ＶＤＤ３）と第５の電源端子（ＶＤＤ
４）と第６の電源端子（ＶＤＤ５）と第７の電源端子
（ＶＤＤ６）と第８の電源端子（ＶＤＤ７）を備え、第
３の電源端子（ＶＤＤ２）と第４の電源端子（ＶＤＤ
３）と第５の電源端子（ＶＤＤ４）と第６の電源端子
（ＶＤＤ５）と第７の電源端子（ＶＤＤ６）と第８の電
源端子（ＶＤＤ７）の電位は第２の電源端子（ＶＳＳ
１）電圧より高く、それぞれの電源端子は回路動作時に
電気的接続は無く、第３の電源端子（ＶＤＤ２）と第２
の電源端子（ＶＳＳ１）を電源として動作する第２の電
源電圧動作論理回路領域と、第４の電源端子（ＶＤＤ
３）と第２の電源端子（ＶＳＳ１）を電源として動作す
る第３の電源電圧動作論理回路領域と、第５の電源端子
（ＶＤＤ４）と第２の電源端子（ＶＳＳ１）を電源とし
て動作する第４の電源電圧動作論理回路領域と、第６の
電源端子（ＶＤＤ５）と第２の電源端子（ＶＳＳ１）を
電源として動作する第５の電源電圧動作論理回路領域
と、第７の電源端子（ＶＤＤ６）と第２の電源端子（Ｖ
ＳＳ１）を電源として動作する第６の電源電圧動作論理
回路領域と、第８の電源端子（ＶＤＤ７）と第２の電源
端子（ＶＳＳ１）を電源として動作する第７の電源電圧
動作論理回路領域とを備え、第２の電源端子（ＶＳＳ
１）に対して、第１の電源端子（ＶＤＤ１）、第３の電
源端子（ＶＤＤ２）、第４の電源端子（ＶＤＤ３）、第
５の電源端子（ＶＤＤ４）、第６の電源端子（ＶＤＤ
５）、第７の電源端子（ＶＤＤ６）、第８の電源端子
（ＶＤＤ７）が静電破壊電荷から半導体装置を保護する
保護素子を介して相互接続し、保護素子の少なくとも１
つは中央部、もしくはその近くに配置している。

【００５４】第２の実施の形態によれば、多電源系統を
有するＬＳＩで１系統でも共通電源が存在した場合に
は、共通の電源配線をターミナルノードとして保護素子
を介した静電破壊電荷の通電経路を確保し、異なる電源
間で直列接続される保護素子段数は最大２段までとする
ことができ、保護素子総数を削減できる。ただし、段数
は３段、４段あるいはそれ以上とすることが可能であ
る。

【００５５】なお、保護素子は、例えば半導体装置の回
路動作時に漏れ電流以上の電流を流さないダイオード素
子もしくはMOS 型トランジスタ素子またはバイポーラ型
トランジスタ素子から構成される。また保護素子は、各
々電源電圧動作論理回路領域への電源供給配線下に形成
される。

【００５６】（実施の形態３）本発明の請求項９に対応
する第３の実施の形態を図８および図９により説明す
る。請求項９の発明は多角形の拡散領域で構成される保
護素子の各辺を１つの電源間保護素子として構成したも
のであり、例として図８（Ｂ）および図９に示す構成と
なる。図８（Ｂ）は５系統の電源間保護素子を形成した
ものであり、Ｇ３９で示す保護素子の領域を特に拡大し
たものが図９である。図８（Ｂ）で各ますめに入ってい
るＡ、Ｂ，Ｃ，Ｄ，Ｅ，Ｆが電源系統を示すものであ
り、ますめの中は拡散領域である。拡散領域の各辺は対
向する電源との間の保護素子となる。発明が解決しよう
とする課題で示した櫛形の保護素子レイアウトの面積計
算と同様に本発明の実施の形態を説明する。櫛形の保護
素子レイアウトでは２００μmの幅で拡散領域が対向し
ていた。多電源メッシュ型保護素子でも同様の拡散領域
の対向幅とする条件で面積計算を行う。メッシュ内にあ
るますめの一辺を５μmとすると図８（Ｂ）に示した様
にますめは縦１２個、横２２個とすることで拡散領域対
向幅２００μm 以上が確保される。対向する拡散領域の
間隔を０．５μmとすると面積は７８９２．７５μm²と
なる。前述の櫛形の保護素子レイアウトのレイアウト面
積が２３０００μm と比較すると約３４．３％のレイア
ウト面積となり、非常に小面積となる。

【００５７】このように、第３の実施の形態では、第１
導電型の半導体基板と、この半導体基板上に形成して第
１導電型の半導体基板と反対導電型であって半導体基板
表面に対して多角形の形状で構成した第１の高濃度拡散
領域（Ａ）と、この多角形の第１の高濃度拡散領域
（Ａ）の辺と対向して静電破壊電荷保護素子として機能
する一定距離の素子分離領域を挿入配置し第１の高濃度
拡散領域（Ａ）と同導電型で多角形の形状を持つ第２の
高濃度拡散領域（Ｂ，Ｃ，Ｄ，Ｅ）とを備え、第１の高
濃度拡散領域（Ａ）の各辺は第２の高濃度拡散領域
（Ｂ，Ｃ，Ｄ，Ｅ）と同型の拡散領域と対向することに
より多角形の辺と同等数の保護素子を設け、各辺に形成
される保護素子は異なる電源系統間の静電破壊電荷の通
電経路となる接続としている。

【００５８】これにより、多電源系保護素子の素子形状
を多角形のメッシュ構成とすることで更に面積を削減す
ることが可能となる。上記の多角形の角数は無限大とな
り、高濃度拡散領域が円形となる場合も含む。

【００５９】（実施の形態４）本発明の請求項１０に対
応した第４の実施の形態を図１０を用いて説明する。図
１０において、ＬＢ１，ＬＢ２はゲート実効長、Ga2 は
ＭＯＳ型トランジスタゲート端子、その他は他の図につ
いて説明したのと同様である。

【００６０】ＣＭＯＳ半導体装置の標準動作電源電圧が
０．６μｍプロセス世代まで５Ｖであったものが０．５
μm プロセス世代で３．３Ｖとなり、０．２５μm プロ
セス世代以降で世代毎に標準動作電源電圧が低下するこ
とは周知の事実である。しかしながら、ＣＭＯＳ半導体
装置の周辺装置は従来からの５Ｖ系信号や３．３Ｖ系信
号が存在する。この為ＣＭＯＳ半導体装置内に異なる電
圧耐圧のトランジスタを混載させることが考えられる。
それぞれのトランジスタの構成に於いて異なる部分で顕
著な部分はＭＯＳ型トランジスタでのゲート酸化膜厚と
ゲート長である。一方、ＣＭＯＳ半導体プロセスに於け
るバイポーラ型トランジスタの構成は、ＭＯＳ型トラン
ジスタのゲートを削除した形状となる。静電破壊保護ト
ランジスタの動作はＭＯＳ型、バイポーラ型共にバイポ
ーラ型トランジスタ動作をする。ここで、ＭＯＳ型で定
義されているパラメータであるゲート長をバイポーラ型
トランジスタのエミッタ、コレクタ間拡散領域間隔とし
て使用する。ゲート長にたいしてのトランジスタのオン
電圧依存性は“H.Weston,V.Lee,T.Stanik,‘A Newly Ob
served High Frequency Effect on the ESD Protection
Utilized in a Gigahertz NMOS Technology',in Proc.
14th EOS/ESD Symposium,P.95-98,1992”で示されてい
る様にゲート長が短くなるほどオン電圧が低下する。図
１０（Ａ）を５V 耐圧トランジスタでゲート長ＬＢ１を
０．６μm ，図１０（Ｂ）を３．３ｖ耐圧トランジスタ
でゲート長ＬＢ２を０．４μm とすると、図１０（Ｃ）
の用にＮＰＮトランジスタの電位は想像線Ｋ１、Ｋ３か
ら実線Ｋ２、Ｋ４の特性へと変化する。前記資料では１
／２程電位を低下させることが可能である。図１に於い
て例えば、ＶＤＤ１とＶＤＤ３の電源電圧が３．３Ｖと
するとＧ２５の保護素子を３．３Ｖ耐圧トランジスタに
て構成することで保護素子を通電する際に発生させる電
位差を低下させることが可能となる。

【００６１】このように、第４の実施の形態では、複数
の電圧耐圧を有する複数のＭＯＳ型トランジスタ素子
（図１０（Ａ），（Ｂ））を有し、異なる電源電圧系統
により動作している複数の回路領域が存在し、複数の回
路領域に対して、少なくとも１系統の電源電圧動作論理
回路に対しての静電破壊保護素子が複数のＭＯＳ型トラ
ンジスタ素子（図１０（Ａ），（Ｂ））の内、低電圧耐
圧のＭＯＳ型トランジスタ素子（図１０（Ｂ））により
構成している。

【００６２】これにより、近年の微細化による半導体素
子の動作電源電圧の低下にたいして半導体装置周辺の信
号電圧のが変化しないことにより、半導体装置上に２つ
の電圧耐圧を持つことが一般化されてきていることを有
効に利用して、保護素子の通電する際の電位差を低下さ
せることが可能であり、静電気電荷印加端子から接地端
子までの電位差上昇を下げることができる。

【００６３】なお、電源端子数は上記の各実施の形態に
記載に限らずそれ以上でもよく、その際にも上記の接続
関係を拡張して適応可能である。また保護素子は、半導
体装置の回路動作時に漏れ電流以上の電流を流さないダ
イオード素子もしくはMOS 型トランジスタ素子またはバ
イポーラ型トランジスタ素子から構成されてもよい。ま
た保護素子が各々電源電圧動作論理回路領域への電源供
給配線下に形成されてもよい。さらに保護素子は２種類
の電圧耐圧を有するＭＯＳ型トランジスタ素子に限ら
ず、半導体装置において２種類以上の電圧耐圧ＭＯＳ型
トランジスタ素子を用いたものでもよい。

【００６４】

【発明の効果】請求項１記載の半導体装置によれば、保
護素子の段数を制限し、また実際の回路内への電源配線
を有効に使用して保護素子を配置することにより静電気
による電荷の印加を接地端子へ逃がす経路を確保するこ
とができる。

【００６５】請求項２記載の半導体装置によれば、請求
項１と同様な効果がある。

【００６６】請求項３記載の半導体装置によれば、請求
項１と同様な効果がある。

【００６７】請求項４記載の半導体装置によれば、請求
項１と同様な効果がある。

【００６８】請求項５記載の半導体装置によれば、半導
体装置内の多数の電源系の内、いずれかの電源系１系統
を共有した論理回路構成であった場合、請求項１の効果
に加えて保護素子数を削減することが可能である。

【００６９】請求項６記載の半導体装置によれば、請求
項５と同様な効果がある。

【００７０】請求項７記載の半導体装置によれば、請求
項１、請求項２、請求項３、請求項４、請求項５または
請求項６と同様な効果がある。

【００７１】請求項８記載の半導体装置によれば、請求
項１、請求項２、請求項３、請求項４、請求項５、請求
項６または請求項７と同様な効果がある。

【００７２】請求項９記載の半導体装置によれば、多電
源系保護素子の素子形状を多角形のメッシュ構成とする
ことで更に面積を削減することが可能となる。

【００７３】請求項１０記載の半導体装置によれば、近
年の微細化による半導体素子の動作電源電圧の低下に対
して半導体装置周辺の信号電圧が変化しないことによ
り、半導体装置上に２つの電圧耐圧を持つことが一般化
されてきていることを有効に利用して、保護素子に通電
する際の電位差を低下させることが可能であり、静電気
電荷印加端子から接地端子までの電位差上昇を下げるこ
とができる。

【００７４】請求項１１記載の半導体装置によれば、請
求項１、請求項２、請求項３、請求項４、請求項５、請
求項６、請求項７、請求項８、請求項９または請求項１
０と同様な効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図であ
る。

【図２】本発明の第１の実施の形態の変形形態を説明す
る回路図である。

【図３】本発明の第２の実施の形態の前提となる例を説
明する説明図である。

【図４】本発明の第２の実施の形態を説明する回路図で
ある。

【図５】バイポーラ型トランジスタ保護素子の形状を説
明する概略断面図である。

【図６】ＭＯＳ型トランジスタ保護素子の形状を説明す
る概略断面図である。

【図７】バイポーラ型トランジスタ保護素子の櫛形構成
レイアウトパターン図である。

【図８】（Ａ）はバイポーラ型トランジスタ保護素子の
多電源系櫛形構成の第３の実施の形態の前提となるレイ
アウトパターン、（Ｂ）はバイポーラ型トランジスタ保
護素子の多電源メッシュ構成レイアウトパターンであ
り、第３の実施の形態を説明する図である。

【図９】図８（Ｂ）のレイアウトの一部を切り出した拡
大図である。

【図１０】第４の実施の形態を示し、（Ａ）はＭＯＳ型
トランジスタ保護素子の内、ゲート長が長いトランジス
タを示し、（Ｂ）はＭＯＳ型トランジスタ保護素子の
内、ゲート長が短いトランジスタを示し、（Ｃ）はトラ
ンジスタ保護素子のスナップバック特性であり、ゲート
長の差異による特性差を示したものである。

【図１１】従来例（１）を説明する回路図である。

【図１２】従来例（２）を説明する回路図である。

【符号の説明】

ＶＤＤ１，ＶＤＤ２，・・・ＶＤＤ７，ＶＳＳ１，ＶＳ
Ｓ２，ＶＳＳ３，ＶＳＳ４：電源系統ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４：信号入力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４：信号出力端
子ＩＯ−Ｐ１，ＩＯ−Ｐ２，・・・ＩＯ−Ｐ８，ＩＯ−Ｎ
１，ＩＯ−Ｎ２，・・・ＩＯ−Ｎ８：入力信号、出力信
号回路を構成する素子Ｇ１，Ｇ２，・・・Ｇ４０：静電破壊保護素子Ｌ１，Ｌ２，Ｌ３，Ｌ４：各電源系より電源を供給され
る論理回路領域Ｃ１：半導体装置枠Ｉ１：内部論理回路領域ｎ１，ｎ２，・・・ｎ９：Ｎ＋半導体拡散領域ｐ１，ｐ２，ｐ３：Ｐ＋半導体拡散領域 E1：バイポーラ型トランジスタエミッタ端子Ｃ１：バイポーラ型トランジスタコレクタ端子Ｄ１：MOS 型トランジスタドレイン端子Ｓ１：ＭＯＳ型トランジスタソース端子 Ga1,Ga2 ：ＭＯＳ型トランジスタゲート端子ｒ１：基板抵抗ｒ２：保護素子近傍、保護素子以外の半導体素子禁止領
域ｖ１，ｖ２：拡散領域−アルミ配線コンタクト素子ｖｐ１：ゲート電極−アルミ配線コンタクト素子Ａ，Ｂ，Ｃ，Ｄ，Ｅ：電源系統／高濃度拡散領域ＬＢ１，ＬＢ２：ゲート実効長

Claims

【特許請求の範囲】

【請求項１】半導体装置外から前記半導体装置内に電
源を供給する複数の電源端子と、前記電源端子のうち低い電圧を供給する電源端子と他の
電源端子との間に介在されてそれぞれ静電破壊電荷から
半導体装置を保護する複数の第１の保護素子と、前記低い電圧を供給する電源端子の相互間に介在されて
各々の電源端子に対して静電破壊電荷から保護する複数
の第２の保護素子と、前記他の電源端子および前記低い電圧を供給する電源端
子の電圧によってそれぞれ動作する半導体素子により構
成される複数の電源電圧動作論理回路領域とを備え、それぞれの前記電源端子は論理回路動作時に相互に電気
的接続は無く、かつ前記保護素子の少なくとも１つは中
央部、もしくはその近くに配置することを特徴とする半
導体装置。
【請求項２】半導体装置外から前記半導体装置内に電
源を供給する第１の電源端子および第２の電源端子と、前記半導体装置外から前記半導体装置内に電源を供給す
る第３の電源端子と第４の電源端子と第５の電源端子
と、前記第１の電源端子および第２の電源端子の電圧によっ
て動作する半導体素子により構成される第１の電源電圧
動作論理回路領域と、前記第３の電源端子と前記第２の電源端子を電源として
動作する第２の電源電圧動作論理回路領域と、前記第４の電源端子と前記第２の電源端子を電源として
動作する第３の電源電圧動作論理回路領域と、前記第５の電源端子と前記第２の電源端子を電源として
動作する第４の電源電圧動作論理回路領域とを備え、前記第２の電源端子は前記第１の電源端子の電圧に比べ
低い電圧を供給する電源端子であり、前記第３の電源端子、前記第４の電源端子、および前記
第５の電源端子の電位は前記第２の電源端子電圧より高
く、それぞれの電源端子は論理回路動作時に相互に電気
的接続は無く、前記第１の電源端子と第２の電源端子間、前記第３の電
源端子と第２の電源端子間、第４の電源端子と第２の電
源端子間、第５の電源端子と第２の電源端子間は、それ
ぞれ静電破壊電荷から保護する保護素子を介して接続さ
れ、前記第１の電源端子、第３の電源端子、第４の電源端
子、および第５の電源端子は、相互に各々の電源端子に
対して静電破壊電荷から保護する保護素子を介して接続
され、前記保護素子の少なくとも１つは中央部、もしくはその
近くに配置することを特徴とする半導体装置。
【請求項３】半導体装置外から前記半導体装置内に電
源を供給する複数の電源端子と、前記電源端子が複数組の対になり、各対における電源端
子を電源として動作する半導体素子により構成される複
数の電源電圧動作論理回路領域と、前記各対における電源端子間に介在されてそれぞれ静電
破壊電荷から保護する複数の保護素子とを備え、それぞれの前記電源端子は論理回路動作時に相互に電気
的接続は無く、かつ前記保護素子の少なくとも１つは中
央部、もしくはその近くに配置することを特徴とする半
導体装置。
【請求項４】半導体装置外から前記半導体装置内に電
源を供給する第１の電源端子および第２の電源端子と、前記半導体装置外から前記半導体装置内に電源を供給す
る第３の電源端子、第４の電源端子、第５の電源端子、
第６の電源端子、第７の電源端子、第８の電源端子と、前記第１の電源端子および前記第２の電源端子の電圧に
よって動作する半導体素子により構成される第１の電源
電圧動作論理回路領域と、前記第３の電源端子と前記第６の電源端子を電源として
動作する第２の電源電圧動作論理回路領域と、前記第４の電源端子と前記第７の電源端子を電源として
動作する第３の電源電圧動作論理回路領域と、前記第５の電源端子と前記第８の電源端子を電源として
動作する第４の電源電圧動作論理回路領域とを備え、前記第２の電源端子は第１の電源端子の電圧に比べ低い
電圧を供給する電源端子であり、前記第３の電源端子、第４の電源端子、第５の電源端
子、第６の電源端子、第７の電源端子、および第８の電
源端子のそれぞれの電源端子は回路動作時に相互に電気
的接続は無く、前記第１の電源端子と前記第２の電源端子、前記第３の
電源端子と前記第６の電源端子、前記第４の電源端子と
前記第７の電源端子、および前記第５の電源端子と第８
の電源端子は、それぞれ静電破壊電荷から保護する保護
素子を介して接続され、前記第１電源電圧動作回路領域、前記第２電源電圧動作
回路領域、前記第３電源電圧動作回路領域および前記第
４電源電圧動作回路領域の電源端子間を相互接続する保
護素子の少なくとも１つが、中央部もしくはその近くに
配置することを特徴とする半導体装置。
【請求項５】半導体装置外から前記半導体装置内に電
源を供給する複数の電源端子と、前記電源端子のうち低い電圧を供給する電源端子と他の
電源端子との間に介在されてそれぞれ静電破壊電荷から
半導体装置を保護する複数の保護素子と、前記他の電源端子および前記低い電圧を供給する電源端
子の電圧によってそれぞれ動作する半導体素子により構
成される複数の電源電圧動作論理回路領域とを備え、それぞれの前記電源端子は論理回路動作時に相互に電気
的接続は無く、かつ前記保護素子の少なくとも１つは半
導体装置の中央部、もしくはその近くに配置することを
特徴とする半導体装置。
【請求項６】半導体装置外から半導体装置内に電源を
供給する第１の電源端子と第２の電源端子と、半導体装置外から半導体装置内に電源を供給する第３の
電源端子と第４の電源端子と第５の電源端子と、前記第１の電源端子および前記第２の電源端子の電圧に
よって動作する半導体素子により構成される第１の電源
電圧動作論理回路領域と、前記第３の電源端子と前記第２の電源端子を電源として
動作する第２の電源電圧動作論理回路領域と、前記第４の電源端子と前記第２の電源端子を電源として
動作する第３の電源電圧動作論理回路領域と、前記第５の電源端子と前記第２の電源端子を電源として
動作する第４の電源電圧動作論理回路領域とを備え、前記第２の電源端子は第１の電源端子の電圧に比べ低い
電圧を供給する電源端子であり、前記第３の電源端子、前記第４の電源端子、および前記
第５の電源端子の電位は前記第２の電源端子電圧より高
く、それぞれの電源端子は回路動作時に相互に電気的接
続は無く、前記第２の電源端子に対して、前記第１の電源端子、前
記第３の電源端子、前記第４の電源端子、前記第５の電
源端子が静電破壊電荷から保護する保護素子を介して相
互接続し、前記保護素子の少なくとも１つは中央部、も
しくはその近くに配置することを特徴とする半導体装
置。
【請求項７】保護素子は、回路動作時に漏れ電流以上
の電流を流さないダイオード素子もしくはMOS 型トラン
ジスタ素子またはバイポーラ型トランジスタ素子から構
成された請求項１、請求項２、請求項３、請求項４、請
求項５または請求項６記載の半導体装置。
【請求項８】保護素子は、前記各々電源電圧動作論理
回路領域への電源供給配線下に形成された請求項１、請
求項２、請求項３、請求項４、請求項５、請求項６また
は請求項７記載の半導体装置。
【請求項９】第１導電型の半導体基板と、この半導体
基板上に形成して前記第１導電型の半導体基板と反対導
電型であって前記半導体基板表面に対して多角形の形状
で構成した第１の高濃度拡散領域と、この多角形の第１
の高濃度拡散領域の辺と対向して静電破壊電荷保護素子
として機能する一定距離の素子分離領域を挿入配置し前
記第１の高濃度拡散領域と同導電型で多角形の形状を持
つ第２の高濃度拡散領域とを備え、前記第１の高濃度拡
散領域の各辺は前記第２の高濃度拡散領域と同型の拡散
領域と対向することにより多角形の辺と同等数の保護素
子を設け、各辺に形成される前記保護素子は異なる電源
系統間の静電破壊電荷の通電経路となる接続としたこと
を特徴とする半導体装置。
【請求項１０】複数の電圧耐圧を有する複数のＭＯＳ
型トランジスタ素子を有し、異なる電源電圧系統により
動作している複数の回路領域が存在し、前記複数の回路
領域に対して、少なくとも１系統の電源電圧動作論理回
路に対しての静電破壊保護素子が前記複数のＭＯＳ型ト
ランジスタ素子の内、低電圧耐圧のＭＯＳ型トランジス
タ素子により構成することを特徴とする半導体装置。
【請求項１１】保護素子が複数種類の電圧耐圧ＭＯＳ
型トランジスタ素子を備えた請求項１、請求項２、請求
項３、請求項４、請求項５、請求項６、請求項７、請求
項８、請求項９または請求項１０記載の半導体装置。