JPH09148903A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09148903A JPH09148903A JP7302706A JP30270695A JPH09148903A JP H09148903 A JPH09148903 A JP H09148903A JP 7302706 A JP7302706 A JP 7302706A JP 30270695 A JP30270695 A JP 30270695A JP H09148903 A JPH09148903 A JP H09148903A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 出力トランジスタが第１導電型のかつＭＯＳ
型の出力トランジスタ１１で構成されていて、静電破壊
防止回路の占有面積が従来と同等以下でかつ電破壊耐性
が従来と同等以上で、しかも、製造プロセスを変更する
ことなく製造し得る半導体装置を提供すること。 【解決手段】 出力端子１５にドレインが接続されかつ
前記出力トランジスタ１１に対しては並列の接続関係と
なっている第２導電型のＭＯＳトランジスタ１３で、静
電破壊防止回路を構成する。
型の出力トランジスタ１１で構成されていて、静電破壊
防止回路の占有面積が従来と同等以下でかつ電破壊耐性
が従来と同等以上で、しかも、製造プロセスを変更する
ことなく製造し得る半導体装置を提供すること。 【解決手段】 出力端子１５にドレインが接続されかつ
前記出力トランジスタ１１に対しては並列の接続関係と
なっている第２導電型のＭＯＳトランジスタ１３で、静
電破壊防止回路を構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ（Metal
Oxide Semiconductor ）型の出力トランジスタの静電破
壊防止回路に特徴を有した半導体装置に関するものであ
る。
Oxide Semiconductor ）型の出力トランジスタの静電破
壊防止回路に特徴を有した半導体装置に関するものであ
る。
【０００２】
【従来の技術】低消費電力化・高集積化に優れる半導体
装置の一種としてＣＭＯＳ−ＩＣ（Complementary MOS-
Integrated Circuit) が知られている。ＣＭＯＳ−ＩＣ
では同一半導体基板内にＰチャンネルＭＯＳトランジス
タとＮチャンネルＭＯＳトランジスタとを形成・配置
し、両ＭＯＳトランジスタのドレインを共通の配線で結
線することによって、前述の低消費電力化と高集積化と
を実現している。なおこの明細書では、１つのＭＯＳト
ランジスタに着目した際それが有する２つのソース・ド
レイン領域のうち、出力線に接続される側をドレインと
称し、電源ＶDD或は接地ＶSSに接続される側をソースと
称する。すなわちキャリアの供給側をソース、取り出し
側をドレインと称する考えに合わない場合もあることを
付記する。
装置の一種としてＣＭＯＳ−ＩＣ（Complementary MOS-
Integrated Circuit) が知られている。ＣＭＯＳ−ＩＣ
では同一半導体基板内にＰチャンネルＭＯＳトランジス
タとＮチャンネルＭＯＳトランジスタとを形成・配置
し、両ＭＯＳトランジスタのドレインを共通の配線で結
線することによって、前述の低消費電力化と高集積化と
を実現している。なおこの明細書では、１つのＭＯＳト
ランジスタに着目した際それが有する２つのソース・ド
レイン領域のうち、出力線に接続される側をドレインと
称し、電源ＶDD或は接地ＶSSに接続される側をソースと
称する。すなわちキャリアの供給側をソース、取り出し
側をドレインと称する考えに合わない場合もあることを
付記する。
【０００３】このＣＭＯＳ−ＩＣにおいて、近年、出力
トランジスタの静電破壊が問題となってきている。高速
化・高集積化に伴い、不純物拡散層が浅くなってきたこ
とや素子自体が縮小されてきたため、出力トランジスタ
の静電破壊が生じ易くなってきたためである。そこで、
出力トランジスタと同じ導電型でかつゲートをオフ状態
にしたＭＯＳ型の保護トランジスタを出力トランジスタ
に対し並列に接続し、該保護トランジスタで静電破壊防
止回路を構成することが、従来一般に行なわれていた。
出力トランジスタ単独では十分なサージ耐性の素子面積
が確保できない分を保護トランジスタで補い、そして静
電気サージを出力トランジスタと保護トランジスタとに
分流させて静電破壊耐性を確保しようとするものであっ
た。
トランジスタの静電破壊が問題となってきている。高速
化・高集積化に伴い、不純物拡散層が浅くなってきたこ
とや素子自体が縮小されてきたため、出力トランジスタ
の静電破壊が生じ易くなってきたためである。そこで、
出力トランジスタと同じ導電型でかつゲートをオフ状態
にしたＭＯＳ型の保護トランジスタを出力トランジスタ
に対し並列に接続し、該保護トランジスタで静電破壊防
止回路を構成することが、従来一般に行なわれていた。
出力トランジスタ単独では十分なサージ耐性の素子面積
が確保できない分を保護トランジスタで補い、そして静
電気サージを出力トランジスタと保護トランジスタとに
分流させて静電破壊耐性を確保しようとするものであっ
た。
【０００４】
【発明が解決しようとする課題】ところで、ＰＮ接合で
は該接合にとって順方向に当たる静電気サージ（以下、
順方向の静電気サージという。）に対してよりも逆方向
に当たる静電気サージ（以下、逆方向の静電気サージと
いう。）に対する耐性が一般に劣る。そこで、上述の従
来技術においても出力トランジスタにおける逆方向の静
電気サージに対する耐性を確保するために保護トランジ
スタが付加されている。
は該接合にとって順方向に当たる静電気サージ（以下、
順方向の静電気サージという。）に対してよりも逆方向
に当たる静電気サージ（以下、逆方向の静電気サージと
いう。）に対する耐性が一般に劣る。そこで、上述の従
来技術においても出力トランジスタにおける逆方向の静
電気サージに対する耐性を確保するために保護トランジ
スタが付加されている。
【０００５】ここで、ＭＯＳ型のトランジスタにおける
逆方向の静電気サージに対する特性は、以下に図１２を
参照して説明するようなものになる。ただし、図１２に
は、高電圧用途向けのプロセスで作製したＭＯＳトラン
ジスタでのＩD −ＶD 特性ａと一般的な用途向けのプロ
セスで作製したＭＯＳトランジスタでのＩD −ＶD 特性
ｂそれぞれの、特にブレークダウン電圧近傍での特性を
示している。この図１２からも分かる様に、一般向け、
高電圧向けにかかわらず、ＭＯＳトランジスタのドレイ
ンと基板（又はウエル）との間に構成されるＰＮ接合に
逆方向バイアスを印加すると、該バイアスがソースード
レイン耐圧ＢＶｓｄを越えた時点で雪崩降伏現象を起こ
してドレイン電流が流れ始め、さらに深く逆バイアス状
態にすると負性抵抗領域（ドレイン電圧が低下していく
一方でドレイン電流が増加する領域）に入り、その後に
ドレイン電圧の微小な変化に対してドレイン電流が急激
に変化する定電圧領域になるという特性を示す。したが
ってこの図１２からも分かる様に、ＭＯＳトランジスタ
が逆方向の静電気サージ電流を流し始める電圧を動作開
始電圧と称するとすると、それは上記ＢＶｓｄというこ
とになる。
逆方向の静電気サージに対する特性は、以下に図１２を
参照して説明するようなものになる。ただし、図１２に
は、高電圧用途向けのプロセスで作製したＭＯＳトラン
ジスタでのＩD −ＶD 特性ａと一般的な用途向けのプロ
セスで作製したＭＯＳトランジスタでのＩD −ＶD 特性
ｂそれぞれの、特にブレークダウン電圧近傍での特性を
示している。この図１２からも分かる様に、一般向け、
高電圧向けにかかわらず、ＭＯＳトランジスタのドレイ
ンと基板（又はウエル）との間に構成されるＰＮ接合に
逆方向バイアスを印加すると、該バイアスがソースード
レイン耐圧ＢＶｓｄを越えた時点で雪崩降伏現象を起こ
してドレイン電流が流れ始め、さらに深く逆バイアス状
態にすると負性抵抗領域（ドレイン電圧が低下していく
一方でドレイン電流が増加する領域）に入り、その後に
ドレイン電圧の微小な変化に対してドレイン電流が急激
に変化する定電圧領域になるという特性を示す。したが
ってこの図１２からも分かる様に、ＭＯＳトランジスタ
が逆方向の静電気サージ電流を流し始める電圧を動作開
始電圧と称するとすると、それは上記ＢＶｓｄというこ
とになる。
【０００６】また、ＭＯＳトランジスタにおける静電破
壊は、多くの場合サージ電流に伴うジュール発熱＝（ド
レイン電流）×（保持電圧）によって発生し、かつ、こ
の発熱量が大きい程発生する。ここで、この保持電圧は
図１２を用いて説明した定電圧領域を呈するドレイン電
圧ＶｈｂやＶｈａのことである。この保持電圧は一般に
上記ＢＶｓｄと正の相関にあり、ＢＶｓｄを大きくし得
るプロセスで作製されたＭＯＳトランジスタでは保持電
圧も大きくなる。これは換言すれば、ＭＯＳトランジス
タにおいて逆方向の静電気サージ電流を流し始める電圧
（動作開始電圧）が高い程、静電破壊も起こり易いとい
える。
壊は、多くの場合サージ電流に伴うジュール発熱＝（ド
レイン電流）×（保持電圧）によって発生し、かつ、こ
の発熱量が大きい程発生する。ここで、この保持電圧は
図１２を用いて説明した定電圧領域を呈するドレイン電
圧ＶｈｂやＶｈａのことである。この保持電圧は一般に
上記ＢＶｓｄと正の相関にあり、ＢＶｓｄを大きくし得
るプロセスで作製されたＭＯＳトランジスタでは保持電
圧も大きくなる。これは換言すれば、ＭＯＳトランジス
タにおいて逆方向の静電気サージ電流を流し始める電圧
（動作開始電圧）が高い程、静電破壊も起こり易いとい
える。
【０００７】このようなとき、従来の構成では出力トラ
ンジスタおよび保護トランジスタがゲート電極の接続状
態が異なるだけで同一構造になっているので、静電気サ
ージに対し両トランジスタは同じ振る舞いを示す。すな
わち、両トランジスタは、逆方向の静電気サージに対し
ても当然に同じ振る舞いを示す。したがって従来構成で
は、逆方向の静電気サージが出力トランジスタのＢＶｓ
ｄを越える大きさにならないと保護トランジスタは動作
せず、そして動作時には出力トランジスタにもこの保持
電圧が加わることになるので、出力トランジスタの静電
破壊を招き易いという問題点が内在している。なお、こ
れを回避する一つの方法として、出力トランジスタおよ
び保護トランジスタの保持電圧が異なる値になるよう工
夫することも考えられるが、それには工程変更が必要に
なる、保持電圧自体を変えることは困難等の新たな問題
が生じるので好ましくない。
ンジスタおよび保護トランジスタがゲート電極の接続状
態が異なるだけで同一構造になっているので、静電気サ
ージに対し両トランジスタは同じ振る舞いを示す。すな
わち、両トランジスタは、逆方向の静電気サージに対し
ても当然に同じ振る舞いを示す。したがって従来構成で
は、逆方向の静電気サージが出力トランジスタのＢＶｓ
ｄを越える大きさにならないと保護トランジスタは動作
せず、そして動作時には出力トランジスタにもこの保持
電圧が加わることになるので、出力トランジスタの静電
破壊を招き易いという問題点が内在している。なお、こ
れを回避する一つの方法として、出力トランジスタおよ
び保護トランジスタの保持電圧が異なる値になるよう工
夫することも考えられるが、それには工程変更が必要に
なる、保持電圧自体を変えることは困難等の新たな問題
が生じるので好ましくない。
【０００８】また、従来技術は出力トランジスタにこれ
と同じ導電型の保護トランジスタを並列接続し接合面積
を増加させることで単位面積当たりの発熱量を抑えて破
壊を防止するものであるが、出力トランジスタの浅接合
化や、ブレークダウン電圧が高いプロセスにも対応する
ためには、保護トランジスタの占有面積の増大は避けら
れず、結果としてチップ単価が上昇してしまうという問
題点があった。なぜなら、浅接合化により出力トランジ
スタの接合が縮小する分保護トランジスタの接合面積を
増やす必要が生じ、また、ブレークダウン電圧が高いプ
ロセスにも対応するためにはその分高くなる保持電圧に
対処し得るだけの接合面積を保護トランジスタ側におい
て確保する必要が生じるからである。
と同じ導電型の保護トランジスタを並列接続し接合面積
を増加させることで単位面積当たりの発熱量を抑えて破
壊を防止するものであるが、出力トランジスタの浅接合
化や、ブレークダウン電圧が高いプロセスにも対応する
ためには、保護トランジスタの占有面積の増大は避けら
れず、結果としてチップ単価が上昇してしまうという問
題点があった。なぜなら、浅接合化により出力トランジ
スタの接合が縮小する分保護トランジスタの接合面積を
増やす必要が生じ、また、ブレークダウン電圧が高いプ
ロセスにも対応するためにはその分高くなる保持電圧に
対処し得るだけの接合面積を保護トランジスタ側におい
て確保する必要が生じるからである。
【０００９】静電破壊防止回路（保護トランジスタ）部
分の占有面積の増加を抑えつつかつ製造工程の変更を伴
うことなく、従来と同等以上の静電気破壊耐性を示す半
導体装置が望まれる。
分の占有面積の増加を抑えつつかつ製造工程の変更を伴
うことなく、従来と同等以上の静電気破壊耐性を示す半
導体装置が望まれる。
【００１０】
【課題を解決するための手段】そこで、この発明では、
半導体装置の出力端子にソース・ドレイン領域の一方が
接続されている第１導電型のかつＭＯＳ型の出力トラン
ジスタと、該出力トランジスタの静電破壊防止回路とを
具える半導体装置において、前記静電破壊防止回路を、
前記出力端子に一端が接続されかつ前記出力トランジス
タに対しては並列の接続関係となっている第２導電型の
半導体スイッチング素子で構成してあることを特徴とす
る。こうすると、この半導体装置の出力端子に出力トラ
ンジスタにとって逆方向の静電気サージが加わった場
合、この静電気サージの電圧が出力トランジスタの降伏
電圧よりも低い値において第２導電型の半導体スイッチ
ング素子が動作するようになる。このため、出力トラン
ジスタにとって逆方向の静電気サージがこの出力トラン
ジスタに及ぶのを従来より軽減できる。また、半導体装
置を製造する際は、その回路構成の関係から第２導電型
の半導体スイッチング素子も基板のいずれかの個所に作
製されるのが一般的であるから、この半導体装置製造プ
ロセスには第２導電型の半導体スイッチング素子の製造
プロセスも当然に含まれる。したがって、静電破壊防止
回路用としての第２導電型のスイッチング素子は特別な
プロセスを設けることなく製造できる。
半導体装置の出力端子にソース・ドレイン領域の一方が
接続されている第１導電型のかつＭＯＳ型の出力トラン
ジスタと、該出力トランジスタの静電破壊防止回路とを
具える半導体装置において、前記静電破壊防止回路を、
前記出力端子に一端が接続されかつ前記出力トランジス
タに対しては並列の接続関係となっている第２導電型の
半導体スイッチング素子で構成してあることを特徴とす
る。こうすると、この半導体装置の出力端子に出力トラ
ンジスタにとって逆方向の静電気サージが加わった場
合、この静電気サージの電圧が出力トランジスタの降伏
電圧よりも低い値において第２導電型の半導体スイッチ
ング素子が動作するようになる。このため、出力トラン
ジスタにとって逆方向の静電気サージがこの出力トラン
ジスタに及ぶのを従来より軽減できる。また、半導体装
置を製造する際は、その回路構成の関係から第２導電型
の半導体スイッチング素子も基板のいずれかの個所に作
製されるのが一般的であるから、この半導体装置製造プ
ロセスには第２導電型の半導体スイッチング素子の製造
プロセスも当然に含まれる。したがって、静電破壊防止
回路用としての第２導電型のスイッチング素子は特別な
プロセスを設けることなく製造できる。
【００１１】
【発明の実施の形態】以下、図面を参照してこの発明の
いくつかの実施の形態について説明する。なお、この発
明は第１導電型のＭＯＳトランジスタを出力トランジス
タとして具えた種々の半導体装置に適用出来る。そこ
で、説明に用いる図１〜図１０は、特定の半導体装置と
いうことではなく、第１導電型のＭＯＳトランジスタを
出力トランジスタとして具える種々の半導体装置の出力
回路部分に着目した図としてある。また、説明に用いる
各図において同様な構成成分については同一の番号を付
して示し、その重複する説明を省略することもある。ま
た、以下の説明では半導体基板としてＰ型のシリコン基
板を用いた例を考える。
いくつかの実施の形態について説明する。なお、この発
明は第１導電型のＭＯＳトランジスタを出力トランジス
タとして具えた種々の半導体装置に適用出来る。そこ
で、説明に用いる図１〜図１０は、特定の半導体装置と
いうことではなく、第１導電型のＭＯＳトランジスタを
出力トランジスタとして具える種々の半導体装置の出力
回路部分に着目した図としてある。また、説明に用いる
各図において同様な構成成分については同一の番号を付
して示し、その重複する説明を省略することもある。ま
た、以下の説明では半導体基板としてＰ型のシリコン基
板を用いた例を考える。
【００１２】１．第１の実施の形態 図１は第１の実施の形態の説明に供する図であり、出力
トランジスタをＰＭＯＳトランジスタ１１とし、この発
明でいう第２導電型の半導体スイッチング素子（以下、
保護トランジスタともいう。）をＮＭＯＳトランジスタ
１３により構成した例の説明図である。静電気サージに
対して保護の対象となる出力用のＰＭＯＳトランジスタ
１１は、そのドレイン１１ｄを半導体装置の出力端子と
考え得る出力パッド１５に接続し、そのソース１１ｓお
よびＮウエルを第１の電源線ＶDDに接続し、そのゲート
１１ｇを所定の信号線（図示せず）に接続してある。一
方、保護トランジスタであるＮＭＯＳトランジスタ１３
は、そのドレイン１３ｄを出力パッド１５に接続し、そ
のソースを第１の電源線ＶDDに接続し、そのゲート１３
ｇをこのＮＭＯＳトランジスタ１３を通常動作時におい
てはオフ状態とし得る電位ここでは第２の信号線ＶSSに
接続し、基板を第２の電源線ＶSSに接続してある。従っ
て、出力トランジスタ１１と、これに対し反対導電型の
保護トランジスタ１３とが、出力パッド１５と第１の電
源線ＶDDとの間に並列に接続される構成となっている。
トランジスタをＰＭＯＳトランジスタ１１とし、この発
明でいう第２導電型の半導体スイッチング素子（以下、
保護トランジスタともいう。）をＮＭＯＳトランジスタ
１３により構成した例の説明図である。静電気サージに
対して保護の対象となる出力用のＰＭＯＳトランジスタ
１１は、そのドレイン１１ｄを半導体装置の出力端子と
考え得る出力パッド１５に接続し、そのソース１１ｓお
よびＮウエルを第１の電源線ＶDDに接続し、そのゲート
１１ｇを所定の信号線（図示せず）に接続してある。一
方、保護トランジスタであるＮＭＯＳトランジスタ１３
は、そのドレイン１３ｄを出力パッド１５に接続し、そ
のソースを第１の電源線ＶDDに接続し、そのゲート１３
ｇをこのＮＭＯＳトランジスタ１３を通常動作時におい
てはオフ状態とし得る電位ここでは第２の信号線ＶSSに
接続し、基板を第２の電源線ＶSSに接続してある。従っ
て、出力トランジスタ１１と、これに対し反対導電型の
保護トランジスタ１３とが、出力パッド１５と第１の電
源線ＶDDとの間に並列に接続される構成となっている。
【００１３】この第１の実施の形態の半導体装置は、出
力パッド１５に入力する静電気サージに対し次の様に動
作する。以下に、図１３を参照しながら説明する。ここ
で、図１３においてｃはＰＭＯＳ出力トランジスタ１１
の逆方向ＩＤ−ＶＤ特性を示し、ｄはＮＭＯＳ保護トラ
ンジスタ１３の順方向ＩＤ−ＶＤ特性を示す。
力パッド１５に入力する静電気サージに対し次の様に動
作する。以下に、図１３を参照しながら説明する。ここ
で、図１３においてｃはＰＭＯＳ出力トランジスタ１１
の逆方向ＩＤ−ＶＤ特性を示し、ｄはＮＭＯＳ保護トラ
ンジスタ１３の順方向ＩＤ−ＶＤ特性を示す。
【００１４】この第１の実施の形態の半導体装置におい
て、保護の対象となるトランジスタはＰＭＯＳトランジ
スタ１１であり、またこのＰＭＯＳトランジスタ１１に
とって逆方向の静電気サージとなるのはＶDDから見て負
極の静電気サージが出力パッド１５に印加された時であ
る。出力パッド１５に負極の静電気サージが印加される
とＰＭＯＳトランジスタ１１の動作開始電圧は、図１３
に示したように、ソース−ドレイン間降伏電圧（以下、
ＢＶｓｄと記す）となる。したがって、保護トランジス
タとしてこの発明に係るＮＭＯＳトランジスタ１３がも
し無いとしたなら静電気サージがＢＶｓｄを越えた時点
でサージ電流はＰＭＯＳトランジスタ１１のドレイン１
１ｄからソース１１ｓへ吸収される。ところが、この静
電気サージは、ＮＭＯＳトランジスタ１３のドレイン１
３ｄと基板との間のＰＮ接合にとっては順方向となるた
め、静電破壊防止回路としての動作開始電圧はＮＭＯＳ
トランジスタ１３におけるＰＮ接合のフラットバンド電
圧（以下、Ｖｆと記す）ということになる。ここで、Ｖ
ｆは基板がシリコン基板であるなら約０．６Ｖであり、
不純物濃度に依らず一定である。したがって静電気サー
ジがＶｆを越えた時点でサージ電流がＮＭＯＳトランジ
スタ１３のドレイン１３ｄ−基板間に流れ、その後ソー
ス１３ｓへと吸収される。またその際、Ｖｆ≪ＢＶｓｄ
なのでサージ電流の殆どがＮＭＯＳトランジスタ１３を
介して流れる事になるので、出力トランジスタ１１への
逆方向の静電気サージの影響を従来に比べ著しく低減出
来る。更にまた図１３に示したように、ＮＭＯＳ保護ト
ランジスタ１３がない場合のＰＭＯＳ出力トランジスタ
１１の保持電圧をＶ１とし、この時にＰＭＯＳトランジ
スタ１１を流れる電流をＩ１とし、このＩ１と同じ電流
をこの発明に係るＮＭＯＳトランジスタ１３で流し得る
ドレイン電圧をＶ２で表すこととすると、Ｖ２＜Ｖ１で
ある。このことは、同じ電流を流した時に発生するジュ
ール発熱（ドレイン電圧と電流の積）が、ＮＭＯＳトラ
ンジスタ１３側で小さく、ＰＭＯＳトランジスタ１１側
で大きくなることを示しており、仮に、同一面積のＰＭ
ＯＳとＮＭＯＳが同じジュール発熱で等しく破壊すると
した場合には、ＮＭＯＳトランジスタがＰＭＯＳトラン
ジスタよりも小さい面積で高い静電気破壊耐性を得られ
ることを意味する。
て、保護の対象となるトランジスタはＰＭＯＳトランジ
スタ１１であり、またこのＰＭＯＳトランジスタ１１に
とって逆方向の静電気サージとなるのはＶDDから見て負
極の静電気サージが出力パッド１５に印加された時であ
る。出力パッド１５に負極の静電気サージが印加される
とＰＭＯＳトランジスタ１１の動作開始電圧は、図１３
に示したように、ソース−ドレイン間降伏電圧（以下、
ＢＶｓｄと記す）となる。したがって、保護トランジス
タとしてこの発明に係るＮＭＯＳトランジスタ１３がも
し無いとしたなら静電気サージがＢＶｓｄを越えた時点
でサージ電流はＰＭＯＳトランジスタ１１のドレイン１
１ｄからソース１１ｓへ吸収される。ところが、この静
電気サージは、ＮＭＯＳトランジスタ１３のドレイン１
３ｄと基板との間のＰＮ接合にとっては順方向となるた
め、静電破壊防止回路としての動作開始電圧はＮＭＯＳ
トランジスタ１３におけるＰＮ接合のフラットバンド電
圧（以下、Ｖｆと記す）ということになる。ここで、Ｖ
ｆは基板がシリコン基板であるなら約０．６Ｖであり、
不純物濃度に依らず一定である。したがって静電気サー
ジがＶｆを越えた時点でサージ電流がＮＭＯＳトランジ
スタ１３のドレイン１３ｄ−基板間に流れ、その後ソー
ス１３ｓへと吸収される。またその際、Ｖｆ≪ＢＶｓｄ
なのでサージ電流の殆どがＮＭＯＳトランジスタ１３を
介して流れる事になるので、出力トランジスタ１１への
逆方向の静電気サージの影響を従来に比べ著しく低減出
来る。更にまた図１３に示したように、ＮＭＯＳ保護ト
ランジスタ１３がない場合のＰＭＯＳ出力トランジスタ
１１の保持電圧をＶ１とし、この時にＰＭＯＳトランジ
スタ１１を流れる電流をＩ１とし、このＩ１と同じ電流
をこの発明に係るＮＭＯＳトランジスタ１３で流し得る
ドレイン電圧をＶ２で表すこととすると、Ｖ２＜Ｖ１で
ある。このことは、同じ電流を流した時に発生するジュ
ール発熱（ドレイン電圧と電流の積）が、ＮＭＯＳトラ
ンジスタ１３側で小さく、ＰＭＯＳトランジスタ１１側
で大きくなることを示しており、仮に、同一面積のＰＭ
ＯＳとＮＭＯＳが同じジュール発熱で等しく破壊すると
した場合には、ＮＭＯＳトランジスタがＰＭＯＳトラン
ジスタよりも小さい面積で高い静電気破壊耐性を得られ
ることを意味する。
【００１５】以上説明したように、この第１の実施の形
態の半導体装置では、保護トランジスタとして出力トラ
ンジスタとは反対導電型のＭＯＳトランジスタを用いた
ので、出力トランジスタにとって逆方向の静電気サージ
に対しての保護トランジスタの動作開始電圧は、Ｖｆと
なる。従来技術での動作開始電圧ＢＶｓｄに比較してＶ
ｆ≪ＢＶｓｄなので、逆方向の静電気サージに対しては
出力トランジスタよりも前に保護トランジスタが動作
し、しかも、動作中のドレインにかかる電圧も従来の同
一導電型保護トランジスタの保持電圧よりも低い。その
結果、静電破壊発生の原因となるサージ電流に伴うジュ
ール発熱を抑えることが出来るので良好な静電気破壊耐
性が得られるのである。
態の半導体装置では、保護トランジスタとして出力トラ
ンジスタとは反対導電型のＭＯＳトランジスタを用いた
ので、出力トランジスタにとって逆方向の静電気サージ
に対しての保護トランジスタの動作開始電圧は、Ｖｆと
なる。従来技術での動作開始電圧ＢＶｓｄに比較してＶ
ｆ≪ＢＶｓｄなので、逆方向の静電気サージに対しては
出力トランジスタよりも前に保護トランジスタが動作
し、しかも、動作中のドレインにかかる電圧も従来の同
一導電型保護トランジスタの保持電圧よりも低い。その
結果、静電破壊発生の原因となるサージ電流に伴うジュ
ール発熱を抑えることが出来るので良好な静電気破壊耐
性が得られるのである。
【００１６】また、本実施の形態は、従来のＣＭＯＳ−
ＩＣ製造プロセスに於いては、製造工程を追加する必要
がなく、パターン設計を変更するだけで実現出来るとい
う効果もある。
ＩＣ製造プロセスに於いては、製造工程を追加する必要
がなく、パターン設計を変更するだけで実現出来るとい
う効果もある。
【００１７】また、保護トランジスタの占有面積の低減
という点については以下の様な実験結果が得られてい
る。出力トランジスタであるＰＭＯＳトランジスタ１１
のゲート幅を４０μｍとし、かつ、保護トランジスタで
あるＮＭＯＳトランジスタ１３のゲート幅を８０μｍと
した場合の試料に対し、MIL-STD-3015.7に規格化されて
いる静電破壊試験を実施したところ、静電破壊耐圧１７
００Ｖが実現された。一方、比較例として、従来構成す
なわち出力および保護の両トランジスタをＰＭＯＳトラ
ンジスタで構成しかつ両トランジスタの合計のゲート幅
を３００μｍとした場合の試料に対し、MIL-STD-3015.7
に規格化されている静電破壊試験を実施したところ、静
電破壊耐圧は１４００Ｖでしかなかった。この結果か
ら、この発明によれば、保護トランジスタの占有面積を
抑えつつ従来と同等以上の静電破壊耐性を実現出来るこ
とが分かる。
という点については以下の様な実験結果が得られてい
る。出力トランジスタであるＰＭＯＳトランジスタ１１
のゲート幅を４０μｍとし、かつ、保護トランジスタで
あるＮＭＯＳトランジスタ１３のゲート幅を８０μｍと
した場合の試料に対し、MIL-STD-3015.7に規格化されて
いる静電破壊試験を実施したところ、静電破壊耐圧１７
００Ｖが実現された。一方、比較例として、従来構成す
なわち出力および保護の両トランジスタをＰＭＯＳトラ
ンジスタで構成しかつ両トランジスタの合計のゲート幅
を３００μｍとした場合の試料に対し、MIL-STD-3015.7
に規格化されている静電破壊試験を実施したところ、静
電破壊耐圧は１４００Ｖでしかなかった。この結果か
ら、この発明によれば、保護トランジスタの占有面積を
抑えつつ従来と同等以上の静電破壊耐性を実現出来るこ
とが分かる。
【００１８】なお、出力トランジスタをＮＭＯＳトラン
ジスタとし、保護トランジスタをＰＭＯＳとする場合も
この発明はもちろん適用出来、その場合は図２のような
回路構成とすれば良い。すなわち、保護の対象となる出
力用のＮＭＯＳトランジスタ１１は、そのドレイン１１
ｄを半導体装置の出力端子と考え得る出力パッド１５に
接続し、そのソース１１ｓおよび基板を第２の電源線Ｖ
SSに接続し、そのゲート１１ｇを所定の信号線（図示せ
ず）に接続する。一方、保護トランジスタであるＰＭＯ
Ｓトランジスタ１３は、そのドレイン１３ｄを出力パッ
ド１５に接続し、そのソースを第２の電源線ＶSSに接続
し、そのゲート１３ｇをこのＰＭＯＳトランジスタ１３
を通常動作時においてはオフ状態とし得る電位ここでは
第１の信号線ＶDDに接続し、Ｎウエルを第１の電源線Ｖ
DDに接続する。
ジスタとし、保護トランジスタをＰＭＯＳとする場合も
この発明はもちろん適用出来、その場合は図２のような
回路構成とすれば良い。すなわち、保護の対象となる出
力用のＮＭＯＳトランジスタ１１は、そのドレイン１１
ｄを半導体装置の出力端子と考え得る出力パッド１５に
接続し、そのソース１１ｓおよび基板を第２の電源線Ｖ
SSに接続し、そのゲート１１ｇを所定の信号線（図示せ
ず）に接続する。一方、保護トランジスタであるＰＭＯ
Ｓトランジスタ１３は、そのドレイン１３ｄを出力パッ
ド１５に接続し、そのソースを第２の電源線ＶSSに接続
し、そのゲート１３ｇをこのＰＭＯＳトランジスタ１３
を通常動作時においてはオフ状態とし得る電位ここでは
第１の信号線ＶDDに接続し、Ｎウエルを第１の電源線Ｖ
DDに接続する。
【００１９】２．第２の実施の形態 図３は第２の実施の形態の説明に供する図であり、出力
トランジスタをＰＭＯＳトランジスタ１１とし、この発
明でいう第２導電型の半導体スイッチング素子（保護ト
ランジスタ）をＮＰＮ型のバイポーラトランジスタ１７
により構成した例の説明図である。出力用のＰＭＯＳト
ランジスタ１１と、出力パッド１５等の他の構成成分と
の接続関係は、第１の実施の形態と同様にしてある。一
方、保護トランジスタであるＮＰＮトランジスタ１７
は、そのエミッタ１７ｅを出力パッド１５に接続し、そ
のコレクタ１７ｃを第１の電源線ＶDDに接続し、そのベ
ース１７ｂをこのＮＰＮトランジスタ１７を通常動作時
においてはオフ状態とし得る電位ここでは第２の信号線
ＶSSに接続してある。従って、Ｐ型ＭＯＳトランジスタ
で構成した出力トランジスタ１１と、エミッタおよびコ
レクタがＮ型半導体層で構成されたＮＰＮトランジスタ
１７とが、出力パッド１５と第１の電源線ＶDDとの間に
並列に接続される構成となっている。
トランジスタをＰＭＯＳトランジスタ１１とし、この発
明でいう第２導電型の半導体スイッチング素子（保護ト
ランジスタ）をＮＰＮ型のバイポーラトランジスタ１７
により構成した例の説明図である。出力用のＰＭＯＳト
ランジスタ１１と、出力パッド１５等の他の構成成分と
の接続関係は、第１の実施の形態と同様にしてある。一
方、保護トランジスタであるＮＰＮトランジスタ１７
は、そのエミッタ１７ｅを出力パッド１５に接続し、そ
のコレクタ１７ｃを第１の電源線ＶDDに接続し、そのベ
ース１７ｂをこのＮＰＮトランジスタ１７を通常動作時
においてはオフ状態とし得る電位ここでは第２の信号線
ＶSSに接続してある。従って、Ｐ型ＭＯＳトランジスタ
で構成した出力トランジスタ１１と、エミッタおよびコ
レクタがＮ型半導体層で構成されたＮＰＮトランジスタ
１７とが、出力パッド１５と第１の電源線ＶDDとの間に
並列に接続される構成となっている。
【００２０】この第２の実施の形態の半導体装置では、
その出力パッド１５にこの出力パッド１５が負極となる
静電気サージが印加されると、この静電気サージはＮＰ
Ｎトランジスタ１７のエミッタ−ベース間のＰＮ接合に
とっては順方向となるため、この静電気サージがＶｆを
越えた時点でＮＰＮトランジスタ１７のエミッタ−ベー
ス間にベース電流が流れるようになる。また、一度ベー
ス電流が流れてＮＰＮトランジスタ１７がオンするとエ
ミッタ−コレクタ間にコレクタ電流も流れるようにな
る。コレクタ電流は、一般的なＮＰＮトランジスタでベ
ース電流の数倍から数１０倍と大きいため、最終的に静
電気サージの殆どがコレクタ電流として、即ち、ＰＭＯ
Ｓ１１のソースへと吸収されるのである。ここで、Ｖｆ
≪ＢＶｓｄなのでサージ電流の殆どがＮＰＮトランジス
タ１７を介して流れ、ＰＭＯＳトランジスタ１１を流れ
ないのは云うまでもない。
その出力パッド１５にこの出力パッド１５が負極となる
静電気サージが印加されると、この静電気サージはＮＰ
Ｎトランジスタ１７のエミッタ−ベース間のＰＮ接合に
とっては順方向となるため、この静電気サージがＶｆを
越えた時点でＮＰＮトランジスタ１７のエミッタ−ベー
ス間にベース電流が流れるようになる。また、一度ベー
ス電流が流れてＮＰＮトランジスタ１７がオンするとエ
ミッタ−コレクタ間にコレクタ電流も流れるようにな
る。コレクタ電流は、一般的なＮＰＮトランジスタでベ
ース電流の数倍から数１０倍と大きいため、最終的に静
電気サージの殆どがコレクタ電流として、即ち、ＰＭＯ
Ｓ１１のソースへと吸収されるのである。ここで、Ｖｆ
≪ＢＶｓｄなのでサージ電流の殆どがＮＰＮトランジス
タ１７を介して流れ、ＰＭＯＳトランジスタ１１を流れ
ないのは云うまでもない。
【００２１】以上説明したように、この第２の実施の形
態の半導体装置では、保護トランジスタとして、エミッ
タおよびコレクタが出力トランジスタとは反対導電型の
半導体層で構成されたバイポーラトランジスタを用いた
ので、出力トランジスタにとって逆方向の静電気サージ
に対しての保護トランジスタの動作開始電圧は、Ｖｆと
なる。従来技術での動作開始電圧ＢＶｓｄに比較してＶ
ｆ≪ＢＶｓｄなので、逆方向の静電気サージに対しては
出力トランジスタよりも前に保護トランジスタが動作
し、しかも、動作中の保持電圧も従来の同一導電型保護
トランジスタよりも低い。その結果、静電破壊発生の原
因となるサージ電流に伴うジュール発熱を抑えることが
出来るので良好な静電気破壊耐性が得られるのである。
態の半導体装置では、保護トランジスタとして、エミッ
タおよびコレクタが出力トランジスタとは反対導電型の
半導体層で構成されたバイポーラトランジスタを用いた
ので、出力トランジスタにとって逆方向の静電気サージ
に対しての保護トランジスタの動作開始電圧は、Ｖｆと
なる。従来技術での動作開始電圧ＢＶｓｄに比較してＶ
ｆ≪ＢＶｓｄなので、逆方向の静電気サージに対しては
出力トランジスタよりも前に保護トランジスタが動作
し、しかも、動作中の保持電圧も従来の同一導電型保護
トランジスタよりも低い。その結果、静電破壊発生の原
因となるサージ電流に伴うジュール発熱を抑えることが
出来るので良好な静電気破壊耐性が得られるのである。
【００２２】またこの第２の実施の形態は、バイポーラ
トランジスタを保護回路に用いたので、ゲート電極が不
要となり従ってゲート電位を供給する必要もないので、
第１の実施の形態よりも保護トランジスタの占有面積を
縮小できるという効果が得られる。
トランジスタを保護回路に用いたので、ゲート電極が不
要となり従ってゲート電位を供給する必要もないので、
第１の実施の形態よりも保護トランジスタの占有面積を
縮小できるという効果が得られる。
【００２３】なお、出力トランジスタをＮＭＯＳトラン
ジスタとし、保護トランジスタをＰＮＰトランジスタと
する場合にもこの発明はもちろん適用出来、その場合
は、図４のような回路構成とすれば良い。すなわち、保
護の対象となる出力用のＮＭＯＳトランジスタ１１は、
そのドレイン１１ｄを半導体装置の出力端子と考え得る
出力パッド１５に接続し、そのソース１１ｓおよび基板
を第２の電源線ＶSSに接続し、そのゲート１１ｇを所定
の信号線（図示せず）に接続する。一方、保護トランジ
スタであるＰＮＰトランジスタ１７は、そのエミッタ１
７ｅを出力パッド１５に接続し、そのコレクタ１７ｃを
第２の電源線ＶSSに接続し、そのベース１７ｂをこのＰ
ＮＰトランジスタ１７を通常動作時においてはオフ状態
とし得る電位ここでは第１の信号線ＶDDに接続する。
ジスタとし、保護トランジスタをＰＮＰトランジスタと
する場合にもこの発明はもちろん適用出来、その場合
は、図４のような回路構成とすれば良い。すなわち、保
護の対象となる出力用のＮＭＯＳトランジスタ１１は、
そのドレイン１１ｄを半導体装置の出力端子と考え得る
出力パッド１５に接続し、そのソース１１ｓおよび基板
を第２の電源線ＶSSに接続し、そのゲート１１ｇを所定
の信号線（図示せず）に接続する。一方、保護トランジ
スタであるＰＮＰトランジスタ１７は、そのエミッタ１
７ｅを出力パッド１５に接続し、そのコレクタ１７ｃを
第２の電源線ＶSSに接続し、そのベース１７ｂをこのＰ
ＮＰトランジスタ１７を通常動作時においてはオフ状態
とし得る電位ここでは第１の信号線ＶDDに接続する。
【００２４】３．第３の実施の形態 次に、並列の接続関係とされている出力トランジスタお
よび第２導電型のスイッチング素子における出力トラン
ジスタ側の系に、該系への静電気サージ電流の分流を抑
制するための抵抗手段を具えた例を説明する。図５はそ
の説明に供する図であって図１に示した回路にこの第３
の実施の形態の思想を適用した例である。この図５の例
では、出力トランジスタ１１のドレイン１１ｄを、保護
トランジスタ１３のドレイン１３ｄと出力パッド１５と
の接続点Ｐ１に直接接続するのではなく抵抗手段１９例
えば抵抗を介して接続してある。このように保護トラン
ジスタ１３のドレイン（エミッタ）と出力トランジスタ
のドレインとの間に抵抗手段１９を挿入することより、
出力パッド１５に印加された静電気サージが出力トラン
ジスタ１１へ流れ込む効果を抑え、保護トランジスタ１
３へ流れ込む効果を高めることができる。このため、第
１、第２の実施の形態に比べ一層、保護トランジスタに
よる出力トランジスタの保護効果を高めることが出来
る。
よび第２導電型のスイッチング素子における出力トラン
ジスタ側の系に、該系への静電気サージ電流の分流を抑
制するための抵抗手段を具えた例を説明する。図５はそ
の説明に供する図であって図１に示した回路にこの第３
の実施の形態の思想を適用した例である。この図５の例
では、出力トランジスタ１１のドレイン１１ｄを、保護
トランジスタ１３のドレイン１３ｄと出力パッド１５と
の接続点Ｐ１に直接接続するのではなく抵抗手段１９例
えば抵抗を介して接続してある。このように保護トラン
ジスタ１３のドレイン（エミッタ）と出力トランジスタ
のドレインとの間に抵抗手段１９を挿入することより、
出力パッド１５に印加された静電気サージが出力トラン
ジスタ１１へ流れ込む効果を抑え、保護トランジスタ１
３へ流れ込む効果を高めることができる。このため、第
１、第２の実施の形態に比べ一層、保護トランジスタに
よる出力トランジスタの保護効果を高めることが出来
る。
【００２５】また第３の実施の形態は、保護の対象とな
る出力トランジスタの面積が小さい場合に特に有効であ
る。また、抵抗手段１９の抵抗値が大きい程効果も大き
いので、抵抗率が高いウェル抵抗等をそのまま使用する
ことが出来るので、抵抗を配置するために保護回路占有
面積が増大してしまうと云ったパターン面積的なデメリ
ットがない。
る出力トランジスタの面積が小さい場合に特に有効であ
る。また、抵抗手段１９の抵抗値が大きい程効果も大き
いので、抵抗率が高いウェル抵抗等をそのまま使用する
ことが出来るので、抵抗を配置するために保護回路占有
面積が増大してしまうと云ったパターン面積的なデメリ
ットがない。
【００２６】なお、抵抗手段１９を用いるというこの考
えは、保護トランジスタとしてバイポーラトランジスタ
を用いた場合（図３参照）にももちろん適用出来ること
はいうまでもない。
えは、保護トランジスタとしてバイポーラトランジスタ
を用いた場合（図３参照）にももちろん適用出来ること
はいうまでもない。
【００２７】また、出力パッド１５に複数個の出力トラ
ンジスタが並列接続されている場合は、抵抗手段１９の
挿入位置を、保護対象である出力トランジスタ１１以外
の出力トランジスタへの影響が生じないような位置とす
るのが良い。その一例を図６に示す。この図６の例で
は、出力パッド１５には、ＰＭＯＳトランジスタ１１で
構成した第１の出力トランジスタと、ＮＭＯＳトランジ
スタで構成された第２の出力トランジスタ２１とが並列
に接続されている。そこで、抵抗手段１９は第１および
第２の出力トランジスタ１１、２１各々のドレイン同士
の接続点Ｐ２から見て第１の出力トランジスタ１１側に
設ける。この図６では、ＰＭＯＳトランジスタ１１のソ
ース１１ｓと第１の信号線ＶDDとの間に抵抗手段１９を
設けた例を示している。また、この図６の例の代わりに
第１の出力トランジスタ１１のドレイン１１ｄに抵抗を
接続しこの抵抗の他端が接続点Ｐ２となるような接続関
係としても良い。これら何れの場合も、抵抗手段１９
は、出力パッド１５に接続された保護対象以外の他の出
力トランジスタ２１の駆動能力に影響を及ぼさないので
好適である。
ンジスタが並列接続されている場合は、抵抗手段１９の
挿入位置を、保護対象である出力トランジスタ１１以外
の出力トランジスタへの影響が生じないような位置とす
るのが良い。その一例を図６に示す。この図６の例で
は、出力パッド１５には、ＰＭＯＳトランジスタ１１で
構成した第１の出力トランジスタと、ＮＭＯＳトランジ
スタで構成された第２の出力トランジスタ２１とが並列
に接続されている。そこで、抵抗手段１９は第１および
第２の出力トランジスタ１１、２１各々のドレイン同士
の接続点Ｐ２から見て第１の出力トランジスタ１１側に
設ける。この図６では、ＰＭＯＳトランジスタ１１のソ
ース１１ｓと第１の信号線ＶDDとの間に抵抗手段１９を
設けた例を示している。また、この図６の例の代わりに
第１の出力トランジスタ１１のドレイン１１ｄに抵抗を
接続しこの抵抗の他端が接続点Ｐ２となるような接続関
係としても良い。これら何れの場合も、抵抗手段１９
は、出力パッド１５に接続された保護対象以外の他の出
力トランジスタ２１の駆動能力に影響を及ぼさないので
好適である。
【００２８】４．第４の実施の形態 次に、保護トランジスタにおける静電気サージ電流に起
因する発熱を抑制する構造を具えた半導体装置の例を説
明する。保護トランジスタをバイポーラトランジスタで
構成する場合は（例えば上述の第２の実施の形態の場合
は）、コレクタ接合面積を静電気サージ電流に起因する
発熱を考慮した面積とするのが良い。具体的にはコレク
タ接合面積がなるべく広くなるようにするのが良い。そ
こで、この第４の実施の形態では、第２の実施の形態で
説明したＮＰＮトランジスタ１７として以下に説明する
ようなラテラル型のＮＰＮトランジスタを用いる。ここ
で、図７（Ａ）および（Ｂ）はその説明図であり、
（Ａ）は要部平面図、（Ｂ）は（Ａ）図のＩ−Ｉ線に沿
う断面図（ただし、断面を示すハッチングは省略してい
る。）である。すなわち、Ｐ型のシリコン基板３１にＮ
型不純物拡散領域３３を設けてこれをエミッタとし、こ
れを取り囲む形状にベース用オーミックコンタクトとし
てのＰ型不純物拡散領域３５を設け、さらにこの領域３
５を取り囲む形状にＮ型不純物拡散領域３７を設けてこ
れをコレクタとする。ここでＰ型シリコン基板３１がベ
ースとなる。なお、図７において３９はフィールド酸化
膜である。このような構造のトランジスタ１７では、コ
レクタ−ベース接合界面はＮ型不純物拡散領域３７の内
側境界面３７ａとなり、エミッタ−ベース接合界面はＮ
型不純物拡散領域３３の外側境界面３３ａとなるので、
コレクタ−ベース接合は、静電気サージに起因する発熱
が生じにくい充分な広さの面積を有した接合になる。こ
のコレクタ接合の面積を実際にどの程度とするかは、半
導体装置の設計に応じ理論的或は実験的に決めれば良
い。なお、各々の不純物拡散領域は接続孔を介してアル
ミニウムに代表される金属配線層と電気的に接続され、
最終的に外部接続用ボンディングパッドから外部へと引
き出される。
因する発熱を抑制する構造を具えた半導体装置の例を説
明する。保護トランジスタをバイポーラトランジスタで
構成する場合は（例えば上述の第２の実施の形態の場合
は）、コレクタ接合面積を静電気サージ電流に起因する
発熱を考慮した面積とするのが良い。具体的にはコレク
タ接合面積がなるべく広くなるようにするのが良い。そ
こで、この第４の実施の形態では、第２の実施の形態で
説明したＮＰＮトランジスタ１７として以下に説明する
ようなラテラル型のＮＰＮトランジスタを用いる。ここ
で、図７（Ａ）および（Ｂ）はその説明図であり、
（Ａ）は要部平面図、（Ｂ）は（Ａ）図のＩ−Ｉ線に沿
う断面図（ただし、断面を示すハッチングは省略してい
る。）である。すなわち、Ｐ型のシリコン基板３１にＮ
型不純物拡散領域３３を設けてこれをエミッタとし、こ
れを取り囲む形状にベース用オーミックコンタクトとし
てのＰ型不純物拡散領域３５を設け、さらにこの領域３
５を取り囲む形状にＮ型不純物拡散領域３７を設けてこ
れをコレクタとする。ここでＰ型シリコン基板３１がベ
ースとなる。なお、図７において３９はフィールド酸化
膜である。このような構造のトランジスタ１７では、コ
レクタ−ベース接合界面はＮ型不純物拡散領域３７の内
側境界面３７ａとなり、エミッタ−ベース接合界面はＮ
型不純物拡散領域３３の外側境界面３３ａとなるので、
コレクタ−ベース接合は、静電気サージに起因する発熱
が生じにくい充分な広さの面積を有した接合になる。こ
のコレクタ接合の面積を実際にどの程度とするかは、半
導体装置の設計に応じ理論的或は実験的に決めれば良
い。なお、各々の不純物拡散領域は接続孔を介してアル
ミニウムに代表される金属配線層と電気的に接続され、
最終的に外部接続用ボンディングパッドから外部へと引
き出される。
【００２９】ところで、保護対象のＰＭＯＳトランジス
タ１１にとって逆方向となる負極の静電気サージは、Ｎ
ＰＮトランジスタ１７のエミック−ベース間のＰＮ接合
にとっては順方向となり、このため、ＮＰＮトランジス
タ１７のこの静電気サージに対する動作開始電圧はＶｆ
になることは既に説明した通りである。また、静電気サ
ージＶｆを越えた時点でＮＰＮトランジスタ１７にベー
ス電流が流れ、更に、ベース電流の数倍から数１０倍の
コレクタ電流が流れるのも既に説明した通りである。こ
こで、静電気サージ電圧をＶｘとした時、ＮＰＮトラン
ジスタ１７の各ノードの電位状態を簡単な模式図で現す
と図８の様になり、Ｖｘの殆どがコレクタ−ベース間の
接合界面に掛かっている。このことは、コレクタ電流が
流れる時にエミッタ−ベース間に掛かる電位差よりもコ
レクタ−ベース間に掛かる電位差のほうが遥かに大きい
ことを意味しており、電流と電圧の積で現されるジュー
ル発熱がコレクタ−ベース接合においてより多く発生す
ることを意味する。
タ１１にとって逆方向となる負極の静電気サージは、Ｎ
ＰＮトランジスタ１７のエミック−ベース間のＰＮ接合
にとっては順方向となり、このため、ＮＰＮトランジス
タ１７のこの静電気サージに対する動作開始電圧はＶｆ
になることは既に説明した通りである。また、静電気サ
ージＶｆを越えた時点でＮＰＮトランジスタ１７にベー
ス電流が流れ、更に、ベース電流の数倍から数１０倍の
コレクタ電流が流れるのも既に説明した通りである。こ
こで、静電気サージ電圧をＶｘとした時、ＮＰＮトラン
ジスタ１７の各ノードの電位状態を簡単な模式図で現す
と図８の様になり、Ｖｘの殆どがコレクタ−ベース間の
接合界面に掛かっている。このことは、コレクタ電流が
流れる時にエミッタ−ベース間に掛かる電位差よりもコ
レクタ−ベース間に掛かる電位差のほうが遥かに大きい
ことを意味しており、電流と電圧の積で現されるジュー
ル発熱がコレクタ−ベース接合においてより多く発生す
ることを意味する。
【００３０】このようなとき、この第４の実施の形態で
は、コレクタ−ベース接合面積を上記発熱を考慮した大
きな面積としているので、コレクタ−ベース接合側に多
く発生するジュール発熱をより大きい接合面で流すこと
が出来る。すなわち、接合面積を大きくしたことで、単
位面積当りのジュール発熱量を低減させることが出来る
ので、良好な静電気破壊耐性が得られるのである。
は、コレクタ−ベース接合面積を上記発熱を考慮した大
きな面積としているので、コレクタ−ベース接合側に多
く発生するジュール発熱をより大きい接合面で流すこと
が出来る。すなわち、接合面積を大きくしたことで、単
位面積当りのジュール発熱量を低減させることが出来る
ので、良好な静電気破壊耐性が得られるのである。
【００３１】特に、この第４の実施の形態は、円形のバ
イポーラトランジスタを保護トランジスタに用いる場合
に保護トランジスタ占有面積の増加を抑えつつ、静電気
破壊耐性に優れた半導体装置を作製出来るという効果が
ある。なお、ここではラテラル型のバイポーラトランジ
スタを保護トランジスタとして用いる例を説明したが、
コレクタ接合面積を静電気サージに起因する発熱を考慮
した面積とするという思想は、縦型のバイポーラトラン
ジスタを保護トランジスタとして用いる場合にももちろ
ん適用出来る。
イポーラトランジスタを保護トランジスタに用いる場合
に保護トランジスタ占有面積の増加を抑えつつ、静電気
破壊耐性に優れた半導体装置を作製出来るという効果が
ある。なお、ここではラテラル型のバイポーラトランジ
スタを保護トランジスタとして用いる例を説明したが、
コレクタ接合面積を静電気サージに起因する発熱を考慮
した面積とするという思想は、縦型のバイポーラトラン
ジスタを保護トランジスタとして用いる場合にももちろ
ん適用出来る。
【００３２】５．第５の実施の形態 次に、静電破壊防止に当たってさらに配線金属の構成元
素の影響をも考慮した例を説明する。
素の影響をも考慮した例を説明する。
【００３３】５−１．第１の例 保護トランジスタを出力トランジスタとは反対導電型の
ＭＯＳトランジスタとする場合は、半導体装置の出力端
子に接続されたソース・ドレイン領域でない側のソース
・ドレイン領域とこれに接続される配線金属との接続位
置から該ソースドレイン領域のゲート側端部までの距離
を、静電気サージ電流による発熱に起因する配線金属構
成元素の拡散の影響を受けにくい距離とするのが良い。
図９（Ａ）および（Ｂ）にその具体例を示す。ここで、
図９（Ａ）は図１に示したと同様な半導体装置の回路
図、図９（Ｂ）は保護トランジスタであるＮＭＯＳトラ
ンジスタ１３の部分の、シリコン基板における実際の配
置図である。また、この図９（Ｂ）において、１３ｘは
ソース１３ｓとＶDD用配線との接続位置（実際はコンタ
クトホール部分）を示し、１３ｙはドレイン１３ｄとＶ
SS用配線との接続位置を示す。
ＭＯＳトランジスタとする場合は、半導体装置の出力端
子に接続されたソース・ドレイン領域でない側のソース
・ドレイン領域とこれに接続される配線金属との接続位
置から該ソースドレイン領域のゲート側端部までの距離
を、静電気サージ電流による発熱に起因する配線金属構
成元素の拡散の影響を受けにくい距離とするのが良い。
図９（Ａ）および（Ｂ）にその具体例を示す。ここで、
図９（Ａ）は図１に示したと同様な半導体装置の回路
図、図９（Ｂ）は保護トランジスタであるＮＭＯＳトラ
ンジスタ１３の部分の、シリコン基板における実際の配
置図である。また、この図９（Ｂ）において、１３ｘは
ソース１３ｓとＶDD用配線との接続位置（実際はコンタ
クトホール部分）を示し、１３ｙはドレイン１３ｄとＶ
SS用配線との接続位置を示す。
【００３４】この図９に示した例の場合は、ソース１３
ｓが、半導体装置の出力端子に接続されたソース・ドレ
イン領域でない側のソース・ドレイン領域に相当する。
そこで、ソース１３ｓとＶDD用配線との接続位置１３ｘ
からこのソース１３ｓのゲート１３ｇ側の端部までの距
離ｘを、静電気サージ電流による発熱に起因する配線金
属構成元素の拡散の影響を受けにくい距離とする。この
距離ｘは設計に応じ理論的あるいは実験的に決めれば良
い。ここでは、この距離ｘは、ドレイン１３ｄとＶSS用
配線との接続位置１３ｙからこのドレイン１３ｄのゲー
ト１３ｇ側の端部までの距離ｙより大きい好適な距離と
してある。
ｓが、半導体装置の出力端子に接続されたソース・ドレ
イン領域でない側のソース・ドレイン領域に相当する。
そこで、ソース１３ｓとＶDD用配線との接続位置１３ｘ
からこのソース１３ｓのゲート１３ｇ側の端部までの距
離ｘを、静電気サージ電流による発熱に起因する配線金
属構成元素の拡散の影響を受けにくい距離とする。この
距離ｘは設計に応じ理論的あるいは実験的に決めれば良
い。ここでは、この距離ｘは、ドレイン１３ｄとＶSS用
配線との接続位置１３ｙからこのドレイン１３ｄのゲー
ト１３ｇ側の端部までの距離ｙより大きい好適な距離と
してある。
【００３５】静電破壊に於いては、コンタクトホール近
傍の配線金属がジュール発熱により溶融しさらに基板へ
と拡散し、この溶融金属の拡散がＰＮ接合界面を越えた
時点で破壊となる。ＭＯＳトランジスタの場合、ＰＮ接
合界面は、ソース１３ｓおよびドレイン１３ｄそれぞれ
のゲート１３ｇ側端部に存在し、図９（Ｂ）を参照して
言えばソース側の接合界面は図９（Ｂ）中のＳ、ドレイ
ン側の接合界面は同図中のＤにそれぞれ対応する。ま
た、サージ電流がＮＭＯＳトランジスタ１３のソース−
ドレイン間を流れる時、図８を用いて説明したと同様な
理由により、ドレイン−基板間接合界面よりもソース−
基板間接合界面でより多く発熱する。従って、ソース１
３ｓと配線との接続位置１３ｘからゲート電極までの距
離、即ち、ソース−基板間接合界面迄の距離ｘを大きく
とることは、発熱箇所から溶融対象物を遠ざけること
と、配線金属が溶融した場合に溶融金属が接合界面を越
えて拡散するまでにより多くのサージ電流を必要するこ
と、の２つの効果が得られることになるので、その結
果、良好な静電破壊耐性が得られる。この第５の実施の
形態における第１の例は、保護トランジスタとしてＭＯ
Ｓトランジスタを用いる場合に保護トランジスタの占有
面積の増加を抑えつつ、静電破壊耐性に優れた半導体装
置を作製出来るものである。
傍の配線金属がジュール発熱により溶融しさらに基板へ
と拡散し、この溶融金属の拡散がＰＮ接合界面を越えた
時点で破壊となる。ＭＯＳトランジスタの場合、ＰＮ接
合界面は、ソース１３ｓおよびドレイン１３ｄそれぞれ
のゲート１３ｇ側端部に存在し、図９（Ｂ）を参照して
言えばソース側の接合界面は図９（Ｂ）中のＳ、ドレイ
ン側の接合界面は同図中のＤにそれぞれ対応する。ま
た、サージ電流がＮＭＯＳトランジスタ１３のソース−
ドレイン間を流れる時、図８を用いて説明したと同様な
理由により、ドレイン−基板間接合界面よりもソース−
基板間接合界面でより多く発熱する。従って、ソース１
３ｓと配線との接続位置１３ｘからゲート電極までの距
離、即ち、ソース−基板間接合界面迄の距離ｘを大きく
とることは、発熱箇所から溶融対象物を遠ざけること
と、配線金属が溶融した場合に溶融金属が接合界面を越
えて拡散するまでにより多くのサージ電流を必要するこ
と、の２つの効果が得られることになるので、その結
果、良好な静電破壊耐性が得られる。この第５の実施の
形態における第１の例は、保護トランジスタとしてＭＯ
Ｓトランジスタを用いる場合に保護トランジスタの占有
面積の増加を抑えつつ、静電破壊耐性に優れた半導体装
置を作製出来るものである。
【００３６】５−２．第２の例 また、保護トランジスタをバイポーラトランジスタとす
る場合は、コレクタとこれに接続される配線金属との接
続位置からコレクタ接合までの距離を、静電気サージ電
流による発熱に起因する配線金属構成元素の拡散の影響
を受けにくい距離とするのが良い。その具体例を図１０
（Ａ）および（Ｂ）に示した。ここで、図１０（Ａ）は
上述したラテラル型のＮＰＮトランジスタの平面図、
（Ｂ）はそのＱ部分の拡大図である。この図１０（Ｂ）
の例では、コレクタを構成するＮ型不純物拡散領域３７
とこれに接続される配線金属（図示せず）との接続位置
３７ｘ（実際はコンタクトホール）からコレクタ接合３
７ａまでの距離Ｌ１を、静電気サージ電流による発熱に
起因する配線金属構成元素の拡散の影響を受けにくい距
離としてある。この距離Ｌ１は半導体装置の設計に応じ
理論的あるいは実験的に決めれば良い。ここでは、この
距離Ｌ１は、エミッタを構成するＮ型不純物拡散領域３
３とこれに接続される配線金属（図示せず）との接続位
置３３ｘからエミッタ接合３３ａまでの距離Ｌ２より大
きい好適な距離としてある。
る場合は、コレクタとこれに接続される配線金属との接
続位置からコレクタ接合までの距離を、静電気サージ電
流による発熱に起因する配線金属構成元素の拡散の影響
を受けにくい距離とするのが良い。その具体例を図１０
（Ａ）および（Ｂ）に示した。ここで、図１０（Ａ）は
上述したラテラル型のＮＰＮトランジスタの平面図、
（Ｂ）はそのＱ部分の拡大図である。この図１０（Ｂ）
の例では、コレクタを構成するＮ型不純物拡散領域３７
とこれに接続される配線金属（図示せず）との接続位置
３７ｘ（実際はコンタクトホール）からコレクタ接合３
７ａまでの距離Ｌ１を、静電気サージ電流による発熱に
起因する配線金属構成元素の拡散の影響を受けにくい距
離としてある。この距離Ｌ１は半導体装置の設計に応じ
理論的あるいは実験的に決めれば良い。ここでは、この
距離Ｌ１は、エミッタを構成するＮ型不純物拡散領域３
３とこれに接続される配線金属（図示せず）との接続位
置３３ｘからエミッタ接合３３ａまでの距離Ｌ２より大
きい好適な距離としてある。
【００３７】静電破壊に於いては、配線金属接続位置近
傍の配線金属がジュール発熱により溶融しさらに基板へ
と拡散し、この溶融金属の拡散が接合界面を越えた時点
で非回復性の故障、即ち、破壊となる。また、保護トラ
ンジスタがバイポーラトランジスタである場合は、図８
を用いて説明したように、サージ電流に起因する発熱
は、エミッタ−ベース接合界面よりもコレクタ−ベース
接合界面でより多く生じる。従って、コレクタ側のコン
タクトホールとコレクタ−ベース接合界面間の距離を大
きくとることは、発熱箇所から溶融対象物を遠ざけるこ
とと、仮に配線金属が溶融した場合にも溶融金属が接合
界面を越えて拡散するまでに、より多くのサージ電流を
必要とする、と云う２つの効果があり、その結果、良好
な静電破壊耐性が得られるのである。
傍の配線金属がジュール発熱により溶融しさらに基板へ
と拡散し、この溶融金属の拡散が接合界面を越えた時点
で非回復性の故障、即ち、破壊となる。また、保護トラ
ンジスタがバイポーラトランジスタである場合は、図８
を用いて説明したように、サージ電流に起因する発熱
は、エミッタ−ベース接合界面よりもコレクタ−ベース
接合界面でより多く生じる。従って、コレクタ側のコン
タクトホールとコレクタ−ベース接合界面間の距離を大
きくとることは、発熱箇所から溶融対象物を遠ざけるこ
とと、仮に配線金属が溶融した場合にも溶融金属が接合
界面を越えて拡散するまでに、より多くのサージ電流を
必要とする、と云う２つの効果があり、その結果、良好
な静電破壊耐性が得られるのである。
【００３８】この例の場合もバイポーラトランジスタか
ら成る保護トランジスタの占有面積の増加を抑えつつ、
静電破壊耐性に優れた半導体装置を作製出来るものであ
る。 ６．適用例 この発明は、第１導電型のＭＯＳトランジスタを出力ト
ランジスタとして具えた種々の半導体装置に適用出来る
と述べた。その適用例の１つを図１１に示した。半導体
記憶装置の１種であるＤＲＡＭ(Dynamic Random Access
Memory)に適用した例である。ＤＲＡＭ４０は、多数の
メモリセル４１ａを有したメモリセルアレイ部４１と、
内部回路部４３と、出力回路部４５とを具えている。メ
モリセルアレイ部４１と、内部回路部４３との構成は本
発明の説明に関係がないのでその説明を省略する。出力
回路部４５はＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタの２つの出力トランジスタ１１を具えた部分に
ついて示してある。そして、ＰＭＯＳトランジスタで構
成された出力トランジスタにはＮＭＯＳトランジスタで
構成された保護トランジスタが、また、ＮＭＯＳトラン
ジスタで構成された出力トランジスタにはＰＭＯＳトラ
ンジスタで構成された保護トランジスタが、上述したこ
の発明に係る所定の接続関係で接続してある。この適用
例によれば、保護トランジスタの占有面積を増加するこ
となく、かつ、製造プロセスを変更することなく、静電
破壊耐性が従来と同等以上のＤＲＡＭを実現出来る。
ら成る保護トランジスタの占有面積の増加を抑えつつ、
静電破壊耐性に優れた半導体装置を作製出来るものであ
る。 ６．適用例 この発明は、第１導電型のＭＯＳトランジスタを出力ト
ランジスタとして具えた種々の半導体装置に適用出来る
と述べた。その適用例の１つを図１１に示した。半導体
記憶装置の１種であるＤＲＡＭ(Dynamic Random Access
Memory)に適用した例である。ＤＲＡＭ４０は、多数の
メモリセル４１ａを有したメモリセルアレイ部４１と、
内部回路部４３と、出力回路部４５とを具えている。メ
モリセルアレイ部４１と、内部回路部４３との構成は本
発明の説明に関係がないのでその説明を省略する。出力
回路部４５はＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタの２つの出力トランジスタ１１を具えた部分に
ついて示してある。そして、ＰＭＯＳトランジスタで構
成された出力トランジスタにはＮＭＯＳトランジスタで
構成された保護トランジスタが、また、ＮＭＯＳトラン
ジスタで構成された出力トランジスタにはＰＭＯＳトラ
ンジスタで構成された保護トランジスタが、上述したこ
の発明に係る所定の接続関係で接続してある。この適用
例によれば、保護トランジスタの占有面積を増加するこ
となく、かつ、製造プロセスを変更することなく、静電
破壊耐性が従来と同等以上のＤＲＡＭを実現出来る。
【００３９】
【発明の効果】上述した説明から明らかなように、この
発明の半導体装置によれば、出力端子にソース・ドレイ
ン領域の一方が接続されている第１導電型のかつＭＯＳ
型の出力トランジスタと、該出力トランジスタの静電破
壊防止回路とを具える半導体装置において、前記出力端
子に一端が接続されかつ前記出力トランジスタに対して
は並列の接続関係となっている第２導電型の半導体スイ
ッチング素子で静電破壊防止回路（保護トランジスタ）
を構成してある。このため、この半導体装置の出力端子
に出力トランジスタにとって逆方向の静電気サージが加
わった場合、この静電気サージの電圧が出力トランジス
タの降伏電圧よりも低い値において第２導電型の半導体
スイッチング素子が動作するようになる。このため、出
力トランジスタにとって逆方向の静電気サージがこの出
力トランジスタに及ぶのを従来より低減出来る。また、
動作電圧が低い分半導体スイッチン素子面積は狭くて済
む。また、この半導体スイッチング素子は、この半導体
装置の本来の製造プロセスで作製出来る。このため、保
護トランジスタの占有面積を増加することなく、かつ、
製造プロセスを変更することなく、静電破壊耐性が従来
と同等以上の半導体装置を提供出来る。
発明の半導体装置によれば、出力端子にソース・ドレイ
ン領域の一方が接続されている第１導電型のかつＭＯＳ
型の出力トランジスタと、該出力トランジスタの静電破
壊防止回路とを具える半導体装置において、前記出力端
子に一端が接続されかつ前記出力トランジスタに対して
は並列の接続関係となっている第２導電型の半導体スイ
ッチング素子で静電破壊防止回路（保護トランジスタ）
を構成してある。このため、この半導体装置の出力端子
に出力トランジスタにとって逆方向の静電気サージが加
わった場合、この静電気サージの電圧が出力トランジス
タの降伏電圧よりも低い値において第２導電型の半導体
スイッチング素子が動作するようになる。このため、出
力トランジスタにとって逆方向の静電気サージがこの出
力トランジスタに及ぶのを従来より低減出来る。また、
動作電圧が低い分半導体スイッチン素子面積は狭くて済
む。また、この半導体スイッチング素子は、この半導体
装置の本来の製造プロセスで作製出来る。このため、保
護トランジスタの占有面積を増加することなく、かつ、
製造プロセスを変更することなく、静電破壊耐性が従来
と同等以上の半導体装置を提供出来る。
【図１】第１の実施の形態の説明図であり、出力トラン
ジスタがＰＭＯＳの場合の説明図である。
ジスタがＰＭＯＳの場合の説明図である。
【図２】第１の実施の形態の他の例の説明図であり、出
力トランジスタがＮＭＯＳの場合の説明図である。
力トランジスタがＮＭＯＳの場合の説明図である。
【図３】第２の実施の形態の説明図であり、出力トラン
ジスタがＰＭＯＳの場合の説明図である。
ジスタがＰＭＯＳの場合の説明図である。
【図４】第２の実施の形態の他の例の説明図であり、出
力トランジスタがＮＭＯＳの場合の説明図である。
力トランジスタがＮＭＯＳの場合の説明図である。
【図５】第３の実施の形態の説明図であり、出力トラン
ジスタが１つの場合の説明図である。
ジスタが１つの場合の説明図である。
【図６】第３の実施の形態の他の例の説明図であり、出
力トランジスタが複数個である場合の説明図である。
力トランジスタが複数個である場合の説明図である。
【図７】第４の実施の形態の説明図（その１）である。
【図８】第４の実施の形態の説明図（その２）である。
【図９】第５の実施の形態の説明図であり、保護トラン
ジスタがＭＯＳトランジスタの場合の説明図である。
ジスタがＭＯＳトランジスタの場合の説明図である。
【図１０】第５の実施の形態の他の例の説明図であり、
保護トランジスタがバイポーラトランジスタの場合の説
明図である。
保護トランジスタがバイポーラトランジスタの場合の説
明図である。
【図１１】この発明の適用例の説明図である。
【図１２】課題の説明図である。
【図１３】第１の実施の形態の補助説明図である。
１１：第１導電型のかつＭＯＳ型の出力トランジスタ １３：第２導電型のＭＯＳ型トランジスタ １５：出力パッド（出力端子） １７：エミッタおよびコレクタが第２導電型半導体層で
構成されたバイポーラトランジスタ １９：抵抗手段 １３ｘ：ソースと配線金属との接続位置 １３ｙ：ドレインと配線金属との接続位置 ３３ｘ：エミッタと配線金属との接続位置 ３７ｘ：コレクタと配線金属との接続位置
構成されたバイポーラトランジスタ １９：抵抗手段 １３ｘ：ソースと配線金属との接続位置 １３ｙ：ドレインと配線金属との接続位置 ３３ｘ：エミッタと配線金属との接続位置 ３７ｘ：コレクタと配線金属との接続位置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 29/78 ３０１Ｋ 29/78 Ｈ０３Ｋ 17/12
Claims (9)
- 【請求項１】 半導体装置の出力端子にソース・ドレイ
ン領域の一方が接続されている第１導電型のかつＭＯＳ
型の出力トランジスタと、該出力トランジスタの静電破
壊防止回路とを具える半導体装置において、 前記静電破壊防止回路を、前記出力端子に一端が接続さ
れかつ前記出力トランジスタに対しては並列の接続関係
となっている第２導電型の半導体スイッチング素子で構
成してあることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記スイッチング素子を、ゲートが該スイッチング素子
をオフ状態とし得る電位に接続されている第２導電型の
ＭＯＳトランジスタで構成してあることを特徴とする半
導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 前記スイッチング素子を、エミッタおよびコレクタが第
２導電型半導体層で構成されかつベースが該スイッチン
グ素子をオフ状態とし得る電位に接続されているバイポ
ーラトランジスタで構成してあることを特徴とする半導
体装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体装置において、 並列の接続関係とされている前記出力トランジスタおよ
び前記スイッチング素子における出力トランジスタ側の
系に、該系への静電気サージ電流の分流を抑制するため
の抵抗手段を具えたことを特徴とする半導体装置。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体装置において、 前記スイッチング素子における静電気サージ電流に起因
する発熱を抑制する構造を具えたことを特徴とする半導
体装置。 - 【請求項６】 請求項５に記載の半導体装置において、 前記スイッチング素子がバイポーラトランジスタであ
り、 前記発熱を抑制する構造が、接合面積が発熱を考慮した
面積とされているコレクタ接合であることを特徴とする
半導体装置。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体装置において、 前記スイッチング素子をＭＯＳトランジスタとする場合
は、 半導体装置の出力端子に接続されたソース・ドレイン領
域でない側のソース・ドレイン領域とこれに接続される
配線金属との接続位置から該ソースドレイン領域のゲー
ト側端部までの距離を、静電気サージ電流による発熱に
起因する配線金属構成元素の拡散の影響を受けにくい距
離としてあることを特徴とする半導体装置。 - 【請求項８】 請求項１〜６のいずれか１項に記載の半
導体装置において、 前記スイッチング素子をバイポーラトランジスタとする
場合は、 コレクタとこれに接続される配線金属との接続位置から
コレクタ接合までの距離を、静電気サージ電流による発
熱に起因する配線金属構成元素の拡散の影響を受けにく
い距離としてあることを特徴とする半導体装置。 - 【請求項９】 請求項１〜８のいずれか１項に記載の半
導体装置において、 前記半導体装置が半導体記憶装置であることを特徴とす
る半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30270695A JP3400215B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体装置 |
| KR1019960055330A KR100417093B1 (ko) | 1995-11-21 | 1996-11-19 | 반도체장치 |
| US08/749,357 US5850094A (en) | 1995-11-21 | 1996-11-20 | Semiconductor device |
| DE69631940T DE69631940T2 (de) | 1995-11-21 | 1996-11-21 | Halbleitervorrichtung |
| EP96118718A EP0776092B1 (en) | 1995-11-21 | 1996-11-21 | Semiconductor device |
| TW085114978A TW312848B (ja) | 1995-11-21 | 1996-12-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30270695A JP3400215B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148903A true JPH09148903A (ja) | 1997-06-06 |
| JP3400215B2 JP3400215B2 (ja) | 2003-04-28 |
Family
ID=17912215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30270695A Expired - Lifetime JP3400215B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5850094A (ja) |
| EP (1) | EP0776092B1 (ja) |
| JP (1) | JP3400215B2 (ja) |
| KR (1) | KR100417093B1 (ja) |
| DE (1) | DE69631940T2 (ja) |
| TW (1) | TW312848B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000002089A (ko) * | 1998-06-17 | 2000-01-15 | 김영환 | 정전기 방전 보호 회로 |
| KR100713935B1 (ko) * | 2006-04-14 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 정전기 방전 보호 회로 및 정전기방전 보호 방법 |
| JP2011176031A (ja) * | 2010-02-23 | 2011-09-08 | Renesas Electronics Corp | 半導体装置 |
| JP2013172085A (ja) * | 2012-02-22 | 2013-09-02 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1302208B1 (it) * | 1998-09-14 | 2000-09-05 | St Microelectronics Srl | Dispositivo circuitale di protezione contro scariche elettrostatichee immune dal fenomeno di latch-up. |
| US6600356B1 (en) * | 1999-04-30 | 2003-07-29 | Analog Devices, Inc. | ESD protection circuit with controlled breakdown voltage |
| TW445627B (en) * | 1999-10-04 | 2001-07-11 | Winbond Electronics Corp | Electrostatic discharge buffer apparatus |
| KR100333337B1 (ko) * | 1999-10-11 | 2002-04-18 | 윤종용 | 이동통신 시스템에서 디지털 필터 장치 및 필터링 방법 |
| DE10205711A1 (de) * | 2002-02-12 | 2003-08-21 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Erfassen eines Durchbruchs eines Bipolartransistors |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69631940D1 (de) | 2004-04-29 |
| KR100417093B1 (ko) | 2004-05-06 |
| EP0776092A3 (en) | 1999-11-10 |
| EP0776092B1 (en) | 2004-03-24 |
| TW312848B (ja) | 1997-08-11 |
| KR970031339A (ko) | 1997-06-26 |
| EP0776092A2 (en) | 1997-05-28 |
| JP3400215B2 (ja) | 2003-04-28 |
| US5850094A (en) | 1998-12-15 |
| DE69631940T2 (de) | 2005-03-10 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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|
| S531 | Written request for registration of change of domicile |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20140221 Year of fee payment: 11 |
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