JPH09148903A - 半導体装置 - Google Patents

半導体装置

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JPH09148903A
JPH09148903A JP7302706A JP30270695A JPH09148903A JP H09148903 A JPH09148903 A JP H09148903A JP 7302706 A JP7302706 A JP 7302706A JP 30270695 A JP30270695 A JP 30270695A JP H09148903 A JPH09148903 A JP H09148903A
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且宏 加藤
Yasuhiro Fukuda
保裕 福田
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    • H03K19/003Modifications for increasing the reliability for protection
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
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    • H03K17/08Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0814Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
    • H03K17/08142Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches

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Abstract

(57)【要約】 【課題】 出力トランジスタが第1導電型のかつMOS
型の出力トランジスタ11で構成されていて、静電破壊
防止回路の占有面積が従来と同等以下でかつ電破壊耐性
が従来と同等以上で、しかも、製造プロセスを変更する
ことなく製造し得る半導体装置を提供すること。 【解決手段】 出力端子15にドレインが接続されかつ
前記出力トランジスタ11に対しては並列の接続関係と
なっている第2導電型のMOSトランジスタ13で、静
電破壊防止回路を構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、MOS(Metal
Oxide Semiconductor )型の出力トランジスタの静電破
壊防止回路に特徴を有した半導体装置に関するものであ
る。
【0002】
【従来の技術】低消費電力化・高集積化に優れる半導体
装置の一種としてCMOS−IC(Complementary MOS-
Integrated Circuit) が知られている。CMOS−IC
では同一半導体基板内にPチャンネルMOSトランジス
タとNチャンネルMOSトランジスタとを形成・配置
し、両MOSトランジスタのドレインを共通の配線で結
線することによって、前述の低消費電力化と高集積化と
を実現している。なおこの明細書では、1つのMOSト
ランジスタに着目した際それが有する2つのソース・ド
レイン領域のうち、出力線に接続される側をドレインと
称し、電源VDD或は接地VSSに接続される側をソースと
称する。すなわちキャリアの供給側をソース、取り出し
側をドレインと称する考えに合わない場合もあることを
付記する。
【0003】このCMOS−ICにおいて、近年、出力
トランジスタの静電破壊が問題となってきている。高速
化・高集積化に伴い、不純物拡散層が浅くなってきたこ
とや素子自体が縮小されてきたため、出力トランジスタ
の静電破壊が生じ易くなってきたためである。そこで、
出力トランジスタと同じ導電型でかつゲートをオフ状態
にしたMOS型の保護トランジスタを出力トランジスタ
に対し並列に接続し、該保護トランジスタで静電破壊防
止回路を構成することが、従来一般に行なわれていた。
出力トランジスタ単独では十分なサージ耐性の素子面積
が確保できない分を保護トランジスタで補い、そして静
電気サージを出力トランジスタと保護トランジスタとに
分流させて静電破壊耐性を確保しようとするものであっ
た。
【0004】
【発明が解決しようとする課題】ところで、PN接合で
は該接合にとって順方向に当たる静電気サージ(以下、
順方向の静電気サージという。)に対してよりも逆方向
に当たる静電気サージ(以下、逆方向の静電気サージと
いう。)に対する耐性が一般に劣る。そこで、上述の従
来技術においても出力トランジスタにおける逆方向の静
電気サージに対する耐性を確保するために保護トランジ
スタが付加されている。
【0005】ここで、MOS型のトランジスタにおける
逆方向の静電気サージに対する特性は、以下に図12を
参照して説明するようなものになる。ただし、図12に
は、高電圧用途向けのプロセスで作製したMOSトラン
ジスタでのID −VD 特性aと一般的な用途向けのプロ
セスで作製したMOSトランジスタでのID −VD 特性
bそれぞれの、特にブレークダウン電圧近傍での特性を
示している。この図12からも分かる様に、一般向け、
高電圧向けにかかわらず、MOSトランジスタのドレイ
ンと基板(又はウエル)との間に構成されるPN接合に
逆方向バイアスを印加すると、該バイアスがソースード
レイン耐圧BVsdを越えた時点で雪崩降伏現象を起こ
してドレイン電流が流れ始め、さらに深く逆バイアス状
態にすると負性抵抗領域(ドレイン電圧が低下していく
一方でドレイン電流が増加する領域)に入り、その後に
ドレイン電圧の微小な変化に対してドレイン電流が急激
に変化する定電圧領域になるという特性を示す。したが
ってこの図12からも分かる様に、MOSトランジスタ
が逆方向の静電気サージ電流を流し始める電圧を動作開
始電圧と称するとすると、それは上記BVsdというこ
とになる。
【0006】また、MOSトランジスタにおける静電破
壊は、多くの場合サージ電流に伴うジュール発熱=(ド
レイン電流)×(保持電圧)によって発生し、かつ、こ
の発熱量が大きい程発生する。ここで、この保持電圧は
図12を用いて説明した定電圧領域を呈するドレイン電
圧VhbやVhaのことである。この保持電圧は一般に
上記BVsdと正の相関にあり、BVsdを大きくし得
るプロセスで作製されたMOSトランジスタでは保持電
圧も大きくなる。これは換言すれば、MOSトランジス
タにおいて逆方向の静電気サージ電流を流し始める電圧
(動作開始電圧)が高い程、静電破壊も起こり易いとい
える。
【0007】このようなとき、従来の構成では出力トラ
ンジスタおよび保護トランジスタがゲート電極の接続状
態が異なるだけで同一構造になっているので、静電気サ
ージに対し両トランジスタは同じ振る舞いを示す。すな
わち、両トランジスタは、逆方向の静電気サージに対し
ても当然に同じ振る舞いを示す。したがって従来構成で
は、逆方向の静電気サージが出力トランジスタのBVs
dを越える大きさにならないと保護トランジスタは動作
せず、そして動作時には出力トランジスタにもこの保持
電圧が加わることになるので、出力トランジスタの静電
破壊を招き易いという問題点が内在している。なお、こ
れを回避する一つの方法として、出力トランジスタおよ
び保護トランジスタの保持電圧が異なる値になるよう工
夫することも考えられるが、それには工程変更が必要に
なる、保持電圧自体を変えることは困難等の新たな問題
が生じるので好ましくない。
【0008】また、従来技術は出力トランジスタにこれ
と同じ導電型の保護トランジスタを並列接続し接合面積
を増加させることで単位面積当たりの発熱量を抑えて破
壊を防止するものであるが、出力トランジスタの浅接合
化や、ブレークダウン電圧が高いプロセスにも対応する
ためには、保護トランジスタの占有面積の増大は避けら
れず、結果としてチップ単価が上昇してしまうという問
題点があった。なぜなら、浅接合化により出力トランジ
スタの接合が縮小する分保護トランジスタの接合面積を
増やす必要が生じ、また、ブレークダウン電圧が高いプ
ロセスにも対応するためにはその分高くなる保持電圧に
対処し得るだけの接合面積を保護トランジスタ側におい
て確保する必要が生じるからである。
【0009】静電破壊防止回路(保護トランジスタ)部
分の占有面積の増加を抑えつつかつ製造工程の変更を伴
うことなく、従来と同等以上の静電気破壊耐性を示す半
導体装置が望まれる。
【0010】
【課題を解決するための手段】そこで、この発明では、
半導体装置の出力端子にソース・ドレイン領域の一方が
接続されている第1導電型のかつMOS型の出力トラン
ジスタと、該出力トランジスタの静電破壊防止回路とを
具える半導体装置において、前記静電破壊防止回路を、
前記出力端子に一端が接続されかつ前記出力トランジス
タに対しては並列の接続関係となっている第2導電型の
半導体スイッチング素子で構成してあることを特徴とす
る。こうすると、この半導体装置の出力端子に出力トラ
ンジスタにとって逆方向の静電気サージが加わった場
合、この静電気サージの電圧が出力トランジスタの降伏
電圧よりも低い値において第2導電型の半導体スイッチ
ング素子が動作するようになる。このため、出力トラン
ジスタにとって逆方向の静電気サージがこの出力トラン
ジスタに及ぶのを従来より軽減できる。また、半導体装
置を製造する際は、その回路構成の関係から第2導電型
の半導体スイッチング素子も基板のいずれかの個所に作
製されるのが一般的であるから、この半導体装置製造プ
ロセスには第2導電型の半導体スイッチング素子の製造
プロセスも当然に含まれる。したがって、静電破壊防止
回路用としての第2導電型のスイッチング素子は特別な
プロセスを設けることなく製造できる。
【0011】
【発明の実施の形態】以下、図面を参照してこの発明の
いくつかの実施の形態について説明する。なお、この発
明は第1導電型のMOSトランジスタを出力トランジス
タとして具えた種々の半導体装置に適用出来る。そこ
で、説明に用いる図1〜図10は、特定の半導体装置と
いうことではなく、第1導電型のMOSトランジスタを
出力トランジスタとして具える種々の半導体装置の出力
回路部分に着目した図としてある。また、説明に用いる
各図において同様な構成成分については同一の番号を付
して示し、その重複する説明を省略することもある。ま
た、以下の説明では半導体基板としてP型のシリコン基
板を用いた例を考える。
【0012】1.第1の実施の形態 図1は第1の実施の形態の説明に供する図であり、出力
トランジスタをPMOSトランジスタ11とし、この発
明でいう第2導電型の半導体スイッチング素子(以下、
保護トランジスタともいう。)をNMOSトランジスタ
13により構成した例の説明図である。静電気サージに
対して保護の対象となる出力用のPMOSトランジスタ
11は、そのドレイン11dを半導体装置の出力端子と
考え得る出力パッド15に接続し、そのソース11sお
よびNウエルを第1の電源線VDDに接続し、そのゲート
11gを所定の信号線(図示せず)に接続してある。一
方、保護トランジスタであるNMOSトランジスタ13
は、そのドレイン13dを出力パッド15に接続し、そ
のソースを第1の電源線VDDに接続し、そのゲート13
gをこのNMOSトランジスタ13を通常動作時におい
てはオフ状態とし得る電位ここでは第2の信号線VSS
接続し、基板を第2の電源線VSSに接続してある。従っ
て、出力トランジスタ11と、これに対し反対導電型の
保護トランジスタ13とが、出力パッド15と第1の電
源線VDDとの間に並列に接続される構成となっている。
【0013】この第1の実施の形態の半導体装置は、出
力パッド15に入力する静電気サージに対し次の様に動
作する。以下に、図13を参照しながら説明する。ここ
で、図13においてcはPMOS出力トランジスタ11
の逆方向ID−VD特性を示し、dはNMOS保護トラ
ンジスタ13の順方向ID−VD特性を示す。
【0014】この第1の実施の形態の半導体装置におい
て、保護の対象となるトランジスタはPMOSトランジ
スタ11であり、またこのPMOSトランジスタ11に
とって逆方向の静電気サージとなるのはVDDから見て負
極の静電気サージが出力パッド15に印加された時であ
る。出力パッド15に負極の静電気サージが印加される
とPMOSトランジスタ11の動作開始電圧は、図13
に示したように、ソース−ドレイン間降伏電圧(以下、
BVsdと記す)となる。したがって、保護トランジス
タとしてこの発明に係るNMOSトランジスタ13がも
し無いとしたなら静電気サージがBVsdを越えた時点
でサージ電流はPMOSトランジスタ11のドレイン1
1dからソース11sへ吸収される。ところが、この静
電気サージは、NMOSトランジスタ13のドレイン1
3dと基板との間のPN接合にとっては順方向となるた
め、静電破壊防止回路としての動作開始電圧はNMOS
トランジスタ13におけるPN接合のフラットバンド電
圧(以下、Vfと記す)ということになる。ここで、V
fは基板がシリコン基板であるなら約0.6Vであり、
不純物濃度に依らず一定である。したがって静電気サー
ジがVfを越えた時点でサージ電流がNMOSトランジ
スタ13のドレイン13d−基板間に流れ、その後ソー
ス13sへと吸収される。またその際、Vf≪BVsd
なのでサージ電流の殆どがNMOSトランジスタ13を
介して流れる事になるので、出力トランジスタ11への
逆方向の静電気サージの影響を従来に比べ著しく低減出
来る。更にまた図13に示したように、NMOS保護ト
ランジスタ13がない場合のPMOS出力トランジスタ
11の保持電圧をV1とし、この時にPMOSトランジ
スタ11を流れる電流をI1とし、このI1と同じ電流
をこの発明に係るNMOSトランジスタ13で流し得る
ドレイン電圧をV2で表すこととすると、V2<V1で
ある。このことは、同じ電流を流した時に発生するジュ
ール発熱(ドレイン電圧と電流の積)が、NMOSトラ
ンジスタ13側で小さく、PMOSトランジスタ11側
で大きくなることを示しており、仮に、同一面積のPM
OSとNMOSが同じジュール発熱で等しく破壊すると
した場合には、NMOSトランジスタがPMOSトラン
ジスタよりも小さい面積で高い静電気破壊耐性を得られ
ることを意味する。
【0015】以上説明したように、この第1の実施の形
態の半導体装置では、保護トランジスタとして出力トラ
ンジスタとは反対導電型のMOSトランジスタを用いた
ので、出力トランジスタにとって逆方向の静電気サージ
に対しての保護トランジスタの動作開始電圧は、Vfと
なる。従来技術での動作開始電圧BVsdに比較してV
f≪BVsdなので、逆方向の静電気サージに対しては
出力トランジスタよりも前に保護トランジスタが動作
し、しかも、動作中のドレインにかかる電圧も従来の同
一導電型保護トランジスタの保持電圧よりも低い。その
結果、静電破壊発生の原因となるサージ電流に伴うジュ
ール発熱を抑えることが出来るので良好な静電気破壊耐
性が得られるのである。
【0016】また、本実施の形態は、従来のCMOS−
IC製造プロセスに於いては、製造工程を追加する必要
がなく、パターン設計を変更するだけで実現出来るとい
う効果もある。
【0017】また、保護トランジスタの占有面積の低減
という点については以下の様な実験結果が得られてい
る。出力トランジスタであるPMOSトランジスタ11
のゲート幅を40μmとし、かつ、保護トランジスタで
あるNMOSトランジスタ13のゲート幅を80μmと
した場合の試料に対し、MIL-STD-3015.7に規格化されて
いる静電破壊試験を実施したところ、静電破壊耐圧17
00Vが実現された。一方、比較例として、従来構成す
なわち出力および保護の両トランジスタをPMOSトラ
ンジスタで構成しかつ両トランジスタの合計のゲート幅
を300μmとした場合の試料に対し、MIL-STD-3015.7
に規格化されている静電破壊試験を実施したところ、静
電破壊耐圧は1400Vでしかなかった。この結果か
ら、この発明によれば、保護トランジスタの占有面積を
抑えつつ従来と同等以上の静電破壊耐性を実現出来るこ
とが分かる。
【0018】なお、出力トランジスタをNMOSトラン
ジスタとし、保護トランジスタをPMOSとする場合も
この発明はもちろん適用出来、その場合は図2のような
回路構成とすれば良い。すなわち、保護の対象となる出
力用のNMOSトランジスタ11は、そのドレイン11
dを半導体装置の出力端子と考え得る出力パッド15に
接続し、そのソース11sおよび基板を第2の電源線V
SSに接続し、そのゲート11gを所定の信号線(図示せ
ず)に接続する。一方、保護トランジスタであるPMO
Sトランジスタ13は、そのドレイン13dを出力パッ
ド15に接続し、そのソースを第2の電源線VSSに接続
し、そのゲート13gをこのPMOSトランジスタ13
を通常動作時においてはオフ状態とし得る電位ここでは
第1の信号線VDDに接続し、Nウエルを第1の電源線V
DDに接続する。
【0019】2.第2の実施の形態 図3は第2の実施の形態の説明に供する図であり、出力
トランジスタをPMOSトランジスタ11とし、この発
明でいう第2導電型の半導体スイッチング素子(保護ト
ランジスタ)をNPN型のバイポーラトランジスタ17
により構成した例の説明図である。出力用のPMOSト
ランジスタ11と、出力パッド15等の他の構成成分と
の接続関係は、第1の実施の形態と同様にしてある。一
方、保護トランジスタであるNPNトランジスタ17
は、そのエミッタ17eを出力パッド15に接続し、そ
のコレクタ17cを第1の電源線VDDに接続し、そのベ
ース17bをこのNPNトランジスタ17を通常動作時
においてはオフ状態とし得る電位ここでは第2の信号線
SSに接続してある。従って、P型MOSトランジスタ
で構成した出力トランジスタ11と、エミッタおよびコ
レクタがN型半導体層で構成されたNPNトランジスタ
17とが、出力パッド15と第1の電源線VDDとの間に
並列に接続される構成となっている。
【0020】この第2の実施の形態の半導体装置では、
その出力パッド15にこの出力パッド15が負極となる
静電気サージが印加されると、この静電気サージはNP
Nトランジスタ17のエミッタ−ベース間のPN接合に
とっては順方向となるため、この静電気サージがVfを
越えた時点でNPNトランジスタ17のエミッタ−ベー
ス間にベース電流が流れるようになる。また、一度ベー
ス電流が流れてNPNトランジスタ17がオンするとエ
ミッタ−コレクタ間にコレクタ電流も流れるようにな
る。コレクタ電流は、一般的なNPNトランジスタでベ
ース電流の数倍から数10倍と大きいため、最終的に静
電気サージの殆どがコレクタ電流として、即ち、PMO
S11のソースへと吸収されるのである。ここで、Vf
≪BVsdなのでサージ電流の殆どがNPNトランジス
タ17を介して流れ、PMOSトランジスタ11を流れ
ないのは云うまでもない。
【0021】以上説明したように、この第2の実施の形
態の半導体装置では、保護トランジスタとして、エミッ
タおよびコレクタが出力トランジスタとは反対導電型の
半導体層で構成されたバイポーラトランジスタを用いた
ので、出力トランジスタにとって逆方向の静電気サージ
に対しての保護トランジスタの動作開始電圧は、Vfと
なる。従来技術での動作開始電圧BVsdに比較してV
f≪BVsdなので、逆方向の静電気サージに対しては
出力トランジスタよりも前に保護トランジスタが動作
し、しかも、動作中の保持電圧も従来の同一導電型保護
トランジスタよりも低い。その結果、静電破壊発生の原
因となるサージ電流に伴うジュール発熱を抑えることが
出来るので良好な静電気破壊耐性が得られるのである。
【0022】またこの第2の実施の形態は、バイポーラ
トランジスタを保護回路に用いたので、ゲート電極が不
要となり従ってゲート電位を供給する必要もないので、
第1の実施の形態よりも保護トランジスタの占有面積を
縮小できるという効果が得られる。
【0023】なお、出力トランジスタをNMOSトラン
ジスタとし、保護トランジスタをPNPトランジスタと
する場合にもこの発明はもちろん適用出来、その場合
は、図4のような回路構成とすれば良い。すなわち、保
護の対象となる出力用のNMOSトランジスタ11は、
そのドレイン11dを半導体装置の出力端子と考え得る
出力パッド15に接続し、そのソース11sおよび基板
を第2の電源線VSSに接続し、そのゲート11gを所定
の信号線(図示せず)に接続する。一方、保護トランジ
スタであるPNPトランジスタ17は、そのエミッタ1
7eを出力パッド15に接続し、そのコレクタ17cを
第2の電源線VSSに接続し、そのベース17bをこのP
NPトランジスタ17を通常動作時においてはオフ状態
とし得る電位ここでは第1の信号線VDDに接続する。
【0024】3.第3の実施の形態 次に、並列の接続関係とされている出力トランジスタお
よび第2導電型のスイッチング素子における出力トラン
ジスタ側の系に、該系への静電気サージ電流の分流を抑
制するための抵抗手段を具えた例を説明する。図5はそ
の説明に供する図であって図1に示した回路にこの第3
の実施の形態の思想を適用した例である。この図5の例
では、出力トランジスタ11のドレイン11dを、保護
トランジスタ13のドレイン13dと出力パッド15と
の接続点P1に直接接続するのではなく抵抗手段19例
えば抵抗を介して接続してある。このように保護トラン
ジスタ13のドレイン(エミッタ)と出力トランジスタ
のドレインとの間に抵抗手段19を挿入することより、
出力パッド15に印加された静電気サージが出力トラン
ジスタ11へ流れ込む効果を抑え、保護トランジスタ1
3へ流れ込む効果を高めることができる。このため、第
1、第2の実施の形態に比べ一層、保護トランジスタに
よる出力トランジスタの保護効果を高めることが出来
る。
【0025】また第3の実施の形態は、保護の対象とな
る出力トランジスタの面積が小さい場合に特に有効であ
る。また、抵抗手段19の抵抗値が大きい程効果も大き
いので、抵抗率が高いウェル抵抗等をそのまま使用する
ことが出来るので、抵抗を配置するために保護回路占有
面積が増大してしまうと云ったパターン面積的なデメリ
ットがない。
【0026】なお、抵抗手段19を用いるというこの考
えは、保護トランジスタとしてバイポーラトランジスタ
を用いた場合(図3参照)にももちろん適用出来ること
はいうまでもない。
【0027】また、出力パッド15に複数個の出力トラ
ンジスタが並列接続されている場合は、抵抗手段19の
挿入位置を、保護対象である出力トランジスタ11以外
の出力トランジスタへの影響が生じないような位置とす
るのが良い。その一例を図6に示す。この図6の例で
は、出力パッド15には、PMOSトランジスタ11で
構成した第1の出力トランジスタと、NMOSトランジ
スタで構成された第2の出力トランジスタ21とが並列
に接続されている。そこで、抵抗手段19は第1および
第2の出力トランジスタ11、21各々のドレイン同士
の接続点P2から見て第1の出力トランジスタ11側に
設ける。この図6では、PMOSトランジスタ11のソ
ース11sと第1の信号線VDDとの間に抵抗手段19を
設けた例を示している。また、この図6の例の代わりに
第1の出力トランジスタ11のドレイン11dに抵抗を
接続しこの抵抗の他端が接続点P2となるような接続関
係としても良い。これら何れの場合も、抵抗手段19
は、出力パッド15に接続された保護対象以外の他の出
力トランジスタ21の駆動能力に影響を及ぼさないので
好適である。
【0028】4.第4の実施の形態 次に、保護トランジスタにおける静電気サージ電流に起
因する発熱を抑制する構造を具えた半導体装置の例を説
明する。保護トランジスタをバイポーラトランジスタで
構成する場合は(例えば上述の第2の実施の形態の場合
は)、コレクタ接合面積を静電気サージ電流に起因する
発熱を考慮した面積とするのが良い。具体的にはコレク
タ接合面積がなるべく広くなるようにするのが良い。そ
こで、この第4の実施の形態では、第2の実施の形態で
説明したNPNトランジスタ17として以下に説明する
ようなラテラル型のNPNトランジスタを用いる。ここ
で、図7(A)および(B)はその説明図であり、
(A)は要部平面図、(B)は(A)図のI−I線に沿
う断面図(ただし、断面を示すハッチングは省略してい
る。)である。すなわち、P型のシリコン基板31にN
型不純物拡散領域33を設けてこれをエミッタとし、こ
れを取り囲む形状にベース用オーミックコンタクトとし
てのP型不純物拡散領域35を設け、さらにこの領域3
5を取り囲む形状にN型不純物拡散領域37を設けてこ
れをコレクタとする。ここでP型シリコン基板31がベ
ースとなる。なお、図7において39はフィールド酸化
膜である。このような構造のトランジスタ17では、コ
レクタ−ベース接合界面はN型不純物拡散領域37の内
側境界面37aとなり、エミッタ−ベース接合界面はN
型不純物拡散領域33の外側境界面33aとなるので、
コレクタ−ベース接合は、静電気サージに起因する発熱
が生じにくい充分な広さの面積を有した接合になる。こ
のコレクタ接合の面積を実際にどの程度とするかは、半
導体装置の設計に応じ理論的或は実験的に決めれば良
い。なお、各々の不純物拡散領域は接続孔を介してアル
ミニウムに代表される金属配線層と電気的に接続され、
最終的に外部接続用ボンディングパッドから外部へと引
き出される。
【0029】ところで、保護対象のPMOSトランジス
タ11にとって逆方向となる負極の静電気サージは、N
PNトランジスタ17のエミック−ベース間のPN接合
にとっては順方向となり、このため、NPNトランジス
タ17のこの静電気サージに対する動作開始電圧はVf
になることは既に説明した通りである。また、静電気サ
ージVfを越えた時点でNPNトランジスタ17にベー
ス電流が流れ、更に、ベース電流の数倍から数10倍の
コレクタ電流が流れるのも既に説明した通りである。こ
こで、静電気サージ電圧をVxとした時、NPNトラン
ジスタ17の各ノードの電位状態を簡単な模式図で現す
と図8の様になり、Vxの殆どがコレクタ−ベース間の
接合界面に掛かっている。このことは、コレクタ電流が
流れる時にエミッタ−ベース間に掛かる電位差よりもコ
レクタ−ベース間に掛かる電位差のほうが遥かに大きい
ことを意味しており、電流と電圧の積で現されるジュー
ル発熱がコレクタ−ベース接合においてより多く発生す
ることを意味する。
【0030】このようなとき、この第4の実施の形態で
は、コレクタ−ベース接合面積を上記発熱を考慮した大
きな面積としているので、コレクタ−ベース接合側に多
く発生するジュール発熱をより大きい接合面で流すこと
が出来る。すなわち、接合面積を大きくしたことで、単
位面積当りのジュール発熱量を低減させることが出来る
ので、良好な静電気破壊耐性が得られるのである。
【0031】特に、この第4の実施の形態は、円形のバ
イポーラトランジスタを保護トランジスタに用いる場合
に保護トランジスタ占有面積の増加を抑えつつ、静電気
破壊耐性に優れた半導体装置を作製出来るという効果が
ある。なお、ここではラテラル型のバイポーラトランジ
スタを保護トランジスタとして用いる例を説明したが、
コレクタ接合面積を静電気サージに起因する発熱を考慮
した面積とするという思想は、縦型のバイポーラトラン
ジスタを保護トランジスタとして用いる場合にももちろ
ん適用出来る。
【0032】5.第5の実施の形態 次に、静電破壊防止に当たってさらに配線金属の構成元
素の影響をも考慮した例を説明する。
【0033】5−1.第1の例 保護トランジスタを出力トランジスタとは反対導電型の
MOSトランジスタとする場合は、半導体装置の出力端
子に接続されたソース・ドレイン領域でない側のソース
・ドレイン領域とこれに接続される配線金属との接続位
置から該ソースドレイン領域のゲート側端部までの距離
を、静電気サージ電流による発熱に起因する配線金属構
成元素の拡散の影響を受けにくい距離とするのが良い。
図9(A)および(B)にその具体例を示す。ここで、
図9(A)は図1に示したと同様な半導体装置の回路
図、図9(B)は保護トランジスタであるNMOSトラ
ンジスタ13の部分の、シリコン基板における実際の配
置図である。また、この図9(B)において、13xは
ソース13sとVDD用配線との接続位置(実際はコンタ
クトホール部分)を示し、13yはドレイン13dとV
SS用配線との接続位置を示す。
【0034】この図9に示した例の場合は、ソース13
sが、半導体装置の出力端子に接続されたソース・ドレ
イン領域でない側のソース・ドレイン領域に相当する。
そこで、ソース13sとVDD用配線との接続位置13x
からこのソース13sのゲート13g側の端部までの距
離xを、静電気サージ電流による発熱に起因する配線金
属構成元素の拡散の影響を受けにくい距離とする。この
距離xは設計に応じ理論的あるいは実験的に決めれば良
い。ここでは、この距離xは、ドレイン13dとVSS
配線との接続位置13yからこのドレイン13dのゲー
ト13g側の端部までの距離yより大きい好適な距離と
してある。
【0035】静電破壊に於いては、コンタクトホール近
傍の配線金属がジュール発熱により溶融しさらに基板へ
と拡散し、この溶融金属の拡散がPN接合界面を越えた
時点で破壊となる。MOSトランジスタの場合、PN接
合界面は、ソース13sおよびドレイン13dそれぞれ
のゲート13g側端部に存在し、図9(B)を参照して
言えばソース側の接合界面は図9(B)中のS、ドレイ
ン側の接合界面は同図中のDにそれぞれ対応する。ま
た、サージ電流がNMOSトランジスタ13のソース−
ドレイン間を流れる時、図8を用いて説明したと同様な
理由により、ドレイン−基板間接合界面よりもソース−
基板間接合界面でより多く発熱する。従って、ソース1
3sと配線との接続位置13xからゲート電極までの距
離、即ち、ソース−基板間接合界面迄の距離xを大きく
とることは、発熱箇所から溶融対象物を遠ざけること
と、配線金属が溶融した場合に溶融金属が接合界面を越
えて拡散するまでにより多くのサージ電流を必要するこ
と、の2つの効果が得られることになるので、その結
果、良好な静電破壊耐性が得られる。この第5の実施の
形態における第1の例は、保護トランジスタとしてMO
Sトランジスタを用いる場合に保護トランジスタの占有
面積の増加を抑えつつ、静電破壊耐性に優れた半導体装
置を作製出来るものである。
【0036】5−2.第2の例 また、保護トランジスタをバイポーラトランジスタとす
る場合は、コレクタとこれに接続される配線金属との接
続位置からコレクタ接合までの距離を、静電気サージ電
流による発熱に起因する配線金属構成元素の拡散の影響
を受けにくい距離とするのが良い。その具体例を図10
(A)および(B)に示した。ここで、図10(A)は
上述したラテラル型のNPNトランジスタの平面図、
(B)はそのQ部分の拡大図である。この図10(B)
の例では、コレクタを構成するN型不純物拡散領域37
とこれに接続される配線金属(図示せず)との接続位置
37x(実際はコンタクトホール)からコレクタ接合3
7aまでの距離L1を、静電気サージ電流による発熱に
起因する配線金属構成元素の拡散の影響を受けにくい距
離としてある。この距離L1は半導体装置の設計に応じ
理論的あるいは実験的に決めれば良い。ここでは、この
距離L1は、エミッタを構成するN型不純物拡散領域3
3とこれに接続される配線金属(図示せず)との接続位
置33xからエミッタ接合33aまでの距離L2より大
きい好適な距離としてある。
【0037】静電破壊に於いては、配線金属接続位置近
傍の配線金属がジュール発熱により溶融しさらに基板へ
と拡散し、この溶融金属の拡散が接合界面を越えた時点
で非回復性の故障、即ち、破壊となる。また、保護トラ
ンジスタがバイポーラトランジスタである場合は、図8
を用いて説明したように、サージ電流に起因する発熱
は、エミッタ−ベース接合界面よりもコレクタ−ベース
接合界面でより多く生じる。従って、コレクタ側のコン
タクトホールとコレクタ−ベース接合界面間の距離を大
きくとることは、発熱箇所から溶融対象物を遠ざけるこ
とと、仮に配線金属が溶融した場合にも溶融金属が接合
界面を越えて拡散するまでに、より多くのサージ電流を
必要とする、と云う2つの効果があり、その結果、良好
な静電破壊耐性が得られるのである。
【0038】この例の場合もバイポーラトランジスタか
ら成る保護トランジスタの占有面積の増加を抑えつつ、
静電破壊耐性に優れた半導体装置を作製出来るものであ
る。 6.適用例 この発明は、第1導電型のMOSトランジスタを出力ト
ランジスタとして具えた種々の半導体装置に適用出来る
と述べた。その適用例の1つを図11に示した。半導体
記憶装置の1種であるDRAM(Dynamic Random Access
Memory)に適用した例である。DRAM40は、多数の
メモリセル41aを有したメモリセルアレイ部41と、
内部回路部43と、出力回路部45とを具えている。メ
モリセルアレイ部41と、内部回路部43との構成は本
発明の説明に関係がないのでその説明を省略する。出力
回路部45はPMOSトランジスタおよびNMOSトラ
ンジスタの2つの出力トランジスタ11を具えた部分に
ついて示してある。そして、PMOSトランジスタで構
成された出力トランジスタにはNMOSトランジスタで
構成された保護トランジスタが、また、NMOSトラン
ジスタで構成された出力トランジスタにはPMOSトラ
ンジスタで構成された保護トランジスタが、上述したこ
の発明に係る所定の接続関係で接続してある。この適用
例によれば、保護トランジスタの占有面積を増加するこ
となく、かつ、製造プロセスを変更することなく、静電
破壊耐性が従来と同等以上のDRAMを実現出来る。
【0039】
【発明の効果】上述した説明から明らかなように、この
発明の半導体装置によれば、出力端子にソース・ドレイ
ン領域の一方が接続されている第1導電型のかつMOS
型の出力トランジスタと、該出力トランジスタの静電破
壊防止回路とを具える半導体装置において、前記出力端
子に一端が接続されかつ前記出力トランジスタに対して
は並列の接続関係となっている第2導電型の半導体スイ
ッチング素子で静電破壊防止回路(保護トランジスタ)
を構成してある。このため、この半導体装置の出力端子
に出力トランジスタにとって逆方向の静電気サージが加
わった場合、この静電気サージの電圧が出力トランジス
タの降伏電圧よりも低い値において第2導電型の半導体
スイッチング素子が動作するようになる。このため、出
力トランジスタにとって逆方向の静電気サージがこの出
力トランジスタに及ぶのを従来より低減出来る。また、
動作電圧が低い分半導体スイッチン素子面積は狭くて済
む。また、この半導体スイッチング素子は、この半導体
装置の本来の製造プロセスで作製出来る。このため、保
護トランジスタの占有面積を増加することなく、かつ、
製造プロセスを変更することなく、静電破壊耐性が従来
と同等以上の半導体装置を提供出来る。
【図面の簡単な説明】
【図1】第1の実施の形態の説明図であり、出力トラン
ジスタがPMOSの場合の説明図である。
【図2】第1の実施の形態の他の例の説明図であり、出
力トランジスタがNMOSの場合の説明図である。
【図3】第2の実施の形態の説明図であり、出力トラン
ジスタがPMOSの場合の説明図である。
【図4】第2の実施の形態の他の例の説明図であり、出
力トランジスタがNMOSの場合の説明図である。
【図5】第3の実施の形態の説明図であり、出力トラン
ジスタが1つの場合の説明図である。
【図6】第3の実施の形態の他の例の説明図であり、出
力トランジスタが複数個である場合の説明図である。
【図7】第4の実施の形態の説明図(その1)である。
【図8】第4の実施の形態の説明図(その2)である。
【図9】第5の実施の形態の説明図であり、保護トラン
ジスタがMOSトランジスタの場合の説明図である。
【図10】第5の実施の形態の他の例の説明図であり、
保護トランジスタがバイポーラトランジスタの場合の説
明図である。
【図11】この発明の適用例の説明図である。
【図12】課題の説明図である。
【図13】第1の実施の形態の補助説明図である。
【符号の説明】
11:第1導電型のかつMOS型の出力トランジスタ 13:第2導電型のMOS型トランジスタ 15:出力パッド(出力端子) 17:エミッタおよびコレクタが第2導電型半導体層で
構成されたバイポーラトランジスタ 19:抵抗手段 13x:ソースと配線金属との接続位置 13y:ドレインと配線金属との接続位置 33x:エミッタと配線金属との接続位置 37x:コレクタと配線金属との接続位置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/088 H01L 29/78 301K 29/78 H03K 17/12

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置の出力端子にソース・ドレイ
    ン領域の一方が接続されている第1導電型のかつMOS
    型の出力トランジスタと、該出力トランジスタの静電破
    壊防止回路とを具える半導体装置において、 前記静電破壊防止回路を、前記出力端子に一端が接続さ
    れかつ前記出力トランジスタに対しては並列の接続関係
    となっている第2導電型の半導体スイッチング素子で構
    成してあることを特徴とする半導体装置。
  2. 【請求項2】 請求項1に記載の半導体装置において、 前記スイッチング素子を、ゲートが該スイッチング素子
    をオフ状態とし得る電位に接続されている第2導電型の
    MOSトランジスタで構成してあることを特徴とする半
    導体装置。
  3. 【請求項3】 請求項1に記載の半導体装置において、 前記スイッチング素子を、エミッタおよびコレクタが第
    2導電型半導体層で構成されかつベースが該スイッチン
    グ素子をオフ状態とし得る電位に接続されているバイポ
    ーラトランジスタで構成してあることを特徴とする半導
    体装置。
  4. 【請求項4】 請求項1〜3のいずれか1項に記載の半
    導体装置において、 並列の接続関係とされている前記出力トランジスタおよ
    び前記スイッチング素子における出力トランジスタ側の
    系に、該系への静電気サージ電流の分流を抑制するため
    の抵抗手段を具えたことを特徴とする半導体装置。
  5. 【請求項5】 請求項1〜4のいずれか1項に記載の半
    導体装置において、 前記スイッチング素子における静電気サージ電流に起因
    する発熱を抑制する構造を具えたことを特徴とする半導
    体装置。
  6. 【請求項6】 請求項5に記載の半導体装置において、 前記スイッチング素子がバイポーラトランジスタであ
    り、 前記発熱を抑制する構造が、接合面積が発熱を考慮した
    面積とされているコレクタ接合であることを特徴とする
    半導体装置。
  7. 【請求項7】 請求項1〜6のいずれか1項に記載の半
    導体装置において、 前記スイッチング素子をMOSトランジスタとする場合
    は、 半導体装置の出力端子に接続されたソース・ドレイン領
    域でない側のソース・ドレイン領域とこれに接続される
    配線金属との接続位置から該ソースドレイン領域のゲー
    ト側端部までの距離を、静電気サージ電流による発熱に
    起因する配線金属構成元素の拡散の影響を受けにくい距
    離としてあることを特徴とする半導体装置。
  8. 【請求項8】 請求項1〜6のいずれか1項に記載の半
    導体装置において、 前記スイッチング素子をバイポーラトランジスタとする
    場合は、 コレクタとこれに接続される配線金属との接続位置から
    コレクタ接合までの距離を、静電気サージ電流による発
    熱に起因する配線金属構成元素の拡散の影響を受けにく
    い距離としてあることを特徴とする半導体装置。
  9. 【請求項9】 請求項1〜8のいずれか1項に記載の半
    導体装置において、 前記半導体装置が半導体記憶装置であることを特徴とす
    る半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000002089A (ko) * 1998-06-17 2000-01-15 김영환 정전기 방전 보호 회로
KR100713935B1 (ko) * 2006-04-14 2007-05-07 주식회사 하이닉스반도체 반도체 메모리 장치의 정전기 방전 보호 회로 및 정전기방전 보호 방법
JP2011176031A (ja) * 2010-02-23 2011-09-08 Renesas Electronics Corp 半導体装置
JP2013172085A (ja) * 2012-02-22 2013-09-02 Asahi Kasei Electronics Co Ltd 半導体装置の製造方法及び半導体装置

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1302208B1 (it) * 1998-09-14 2000-09-05 St Microelectronics Srl Dispositivo circuitale di protezione contro scariche elettrostatichee immune dal fenomeno di latch-up.
US6600356B1 (en) * 1999-04-30 2003-07-29 Analog Devices, Inc. ESD protection circuit with controlled breakdown voltage
TW445627B (en) * 1999-10-04 2001-07-11 Winbond Electronics Corp Electrostatic discharge buffer apparatus
KR100333337B1 (ko) * 1999-10-11 2002-04-18 윤종용 이동통신 시스템에서 디지털 필터 장치 및 필터링 방법
DE10205711A1 (de) * 2002-02-12 2003-08-21 Infineon Technologies Ag Verfahren und Vorrichtung zum Erfassen eines Durchbruchs eines Bipolartransistors
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
MY152456A (en) 2008-07-16 2014-09-30 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6268319A (ja) * 1985-09-20 1987-03-28 Matsushita Electric Ind Co Ltd 誘導性負荷駆動回路
JPS62165969A (ja) * 1986-01-17 1987-07-22 Sanyo Electric Co Ltd Cmos半導体装置
US4819047A (en) * 1987-05-15 1989-04-04 Advanced Micro Devices, Inc. Protection system for CMOS integrated circuits
US4855620A (en) * 1987-11-18 1989-08-08 Texas Instruments Incorporated Output buffer with improved ESD protection
US4990802A (en) * 1988-11-22 1991-02-05 At&T Bell Laboratories ESD protection for output buffers
US5075691A (en) * 1989-07-24 1991-12-24 Motorola, Inc. Multi-resonant laminar antenna
US5021853A (en) * 1990-04-27 1991-06-04 Digital Equipment Corporation N-channel clamp for ESD protection in self-aligned silicided CMOS process
KR920009015A (ko) * 1990-10-29 1992-05-28 김광호 반도체 칩의 보호회로
US5272586A (en) * 1991-01-29 1993-12-21 National Semiconductor Corporation Technique for improving ESD immunity
JP2878587B2 (ja) * 1993-10-20 1999-04-05 株式会社日立製作所 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000002089A (ko) * 1998-06-17 2000-01-15 김영환 정전기 방전 보호 회로
KR100713935B1 (ko) * 2006-04-14 2007-05-07 주식회사 하이닉스반도체 반도체 메모리 장치의 정전기 방전 보호 회로 및 정전기방전 보호 방법
US7616415B2 (en) 2006-04-14 2009-11-10 Hynix Semiconductor Inc. Electrostatic discharge protection circuit and electrostatic discharge protection method of a semiconductor memory device
JP2011176031A (ja) * 2010-02-23 2011-09-08 Renesas Electronics Corp 半導体装置
JP2013172085A (ja) * 2012-02-22 2013-09-02 Asahi Kasei Electronics Co Ltd 半導体装置の製造方法及び半導体装置

Also Published As

Publication number Publication date
EP0776092B1 (en) 2004-03-24
KR970031339A (ko) 1997-06-26
TW312848B (ja) 1997-08-11
KR100417093B1 (ko) 2004-05-06
DE69631940D1 (de) 2004-04-29
EP0776092A2 (en) 1997-05-28
JP3400215B2 (ja) 2003-04-28
US5850094A (en) 1998-12-15
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