JPH05267586A - 出力保護回路 - Google Patents
出力保護回路Info
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- JPH05267586A JPH05267586A JP6221392A JP6221392A JPH05267586A JP H05267586 A JPH05267586 A JP H05267586A JP 6221392 A JP6221392 A JP 6221392A JP 6221392 A JP6221392 A JP 6221392A JP H05267586 A JPH05267586 A JP H05267586A
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- type
- type diffusion
- transistor
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Abstract
(57)【要約】
【目的】 微細化された半導体集積回路の出力回路の静
電破壊耐圧を実使用時において充分保証できる水準まで
向上する。 【構成】 エミッタが出力端子（１１）に接続され、ベ
ースが電源ラインに接続され、コレクタが接地ラインに
接続されたＰＮＰ型バイポーラトランジスタ（１７）を
設ける。このエミッタは、抵抗Ｒ11に接続され、この抵
抗Ｒ11は、さらにＮチャンネルトランジスタ（１５）お
よびＰＮ接合ダイオード（１６）に接続される。
電破壊耐圧を実使用時において充分保証できる水準まで
向上する。 【構成】 エミッタが出力端子（１１）に接続され、ベ
ースが電源ラインに接続され、コレクタが接地ラインに
接続されたＰＮＰ型バイポーラトランジスタ（１７）を
設ける。このエミッタは、抵抗Ｒ11に接続され、この抵
抗Ｒ11は、さらにＮチャンネルトランジスタ（１５）お
よびＰＮ接合ダイオード（１６）に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、出力端子に印加される
サージ電圧から出力回路を保護するための出力保護回路
に関するものである。
サージ電圧から出力回路を保護するための出力保護回路
に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路の保護回路として
は、主として入力ゲート保護に関するものであった。し
かし、トランジスタの微細化の進展によって、ゲート絶
縁膜厚が薄くなるとともに拡散層の接合深さが浅くなる
傾向にある。このため、近年では従来あまり問題になら
なかった出力回路の静電破壊が問題になっている。
は、主として入力ゲート保護に関するものであった。し
かし、トランジスタの微細化の進展によって、ゲート絶
縁膜厚が薄くなるとともに拡散層の接合深さが浅くなる
傾向にある。このため、近年では従来あまり問題になら
なかった出力回路の静電破壊が問題になっている。
【０００３】図３は、従来例に係る出力回路の一部およ
び出力保護回路を示す等価回路図である。同図におい
て、出力端子（１）は抵抗Ｒ1を介して、Ｐチャンネル
のバッファトランジスタ（２）とＮチャンネルのバッフ
ァトランジスタ（３）とに接続されている。Ｒ2はＮチ
ャンネルのバッファトランジスタ（３）に流れる電流を
制限するための抵抗である。これらのバッファトランジ
スタ（２）および（３）を保護するための出力保護回路
（４）は、抵抗Ｒ1、Ｎチャンネルトランジスタ（５）
およびＰＮ接合ダイオード（６）とから成り、これらを
出力端子（１）と出力バッファ（２）の間を結ぶ配線に
接続して構成している。
び出力保護回路を示す等価回路図である。同図におい
て、出力端子（１）は抵抗Ｒ1を介して、Ｐチャンネル
のバッファトランジスタ（２）とＮチャンネルのバッフ
ァトランジスタ（３）とに接続されている。Ｒ2はＮチ
ャンネルのバッファトランジスタ（３）に流れる電流を
制限するための抵抗である。これらのバッファトランジ
スタ（２）および（３）を保護するための出力保護回路
（４）は、抵抗Ｒ1、Ｎチャンネルトランジスタ（５）
およびＰＮ接合ダイオード（６）とから成り、これらを
出力端子（１）と出力バッファ（２）の間を結ぶ配線に
接続して構成している。
【０００４】上述した出力保護回路において、出力端子
（１）に、接地ライン（Ｖｓｓライン）基準でプラス方
向の高電圧のサージ電圧が印加された場合には、Ｎチャ
ンネルトランジスタ（５）は、ソースドレイン間ブレー
クダウンによる導通状態となって、抵抗Ｒ2で制限した
電流をＶｓｓラインに抜くことによって、出力バッファ
の破壊（主として、ドレイン拡散層の接合部分の破壊）
を防いでいた。一方、電源ライン（Ｖｃｃライン）基準
でマイナス方向の高電圧のサージ電圧が印加された場合
には、ＰＮ接合ダイオード（６）が順方向に導通状態と
なって、抵抗Ｒ 2で制限した電流をＶｓｓラインに抜く
ことによって、出力バッファの破壊を防ぐものである。
（１）に、接地ライン（Ｖｓｓライン）基準でプラス方
向の高電圧のサージ電圧が印加された場合には、Ｎチャ
ンネルトランジスタ（５）は、ソースドレイン間ブレー
クダウンによる導通状態となって、抵抗Ｒ2で制限した
電流をＶｓｓラインに抜くことによって、出力バッファ
の破壊（主として、ドレイン拡散層の接合部分の破壊）
を防いでいた。一方、電源ライン（Ｖｃｃライン）基準
でマイナス方向の高電圧のサージ電圧が印加された場合
には、ＰＮ接合ダイオード（６）が順方向に導通状態と
なって、抵抗Ｒ 2で制限した電流をＶｓｓラインに抜く
ことによって、出力バッファの破壊を防ぐものである。
【０００５】また、通常の動作状態においては、Ｎチャ
ンネルトランジスタ（５）およびＰＮ接合ダイオード
（６）は非導通状態であり、バッファトランジスタ
（２）および（３）の出力信号が抵抗Ｒ1を介して出力
端子（１）に出力される。
ンネルトランジスタ（５）およびＰＮ接合ダイオード
（６）は非導通状態であり、バッファトランジスタ
（２）および（３）の出力信号が抵抗Ｒ1を介して出力
端子（１）に出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、トラン
ジスタの微細化に伴ってＰＮ接合の接合深さが浅くなる
傾向にあるため、保護素子として用いているＮチャンネ
ルトランジスタ（６）およびＰＮ接合ダイオード（７）
それ自体の静電破壊が起き易くなっている。特に、Ｖｓ
ｓライン基準でプラス方向の高電圧のサージ電圧が印加
された場合には、Ｎチャンネルトランジスタ（５）およ
びＰＮ接合ダイオード（６）が逆バイアスになるので静
電破壊耐圧の低下が見られる。
ジスタの微細化に伴ってＰＮ接合の接合深さが浅くなる
傾向にあるため、保護素子として用いているＮチャンネ
ルトランジスタ（６）およびＰＮ接合ダイオード（７）
それ自体の静電破壊が起き易くなっている。特に、Ｖｓ
ｓライン基準でプラス方向の高電圧のサージ電圧が印加
された場合には、Ｎチャンネルトランジスタ（５）およ
びＰＮ接合ダイオード（６）が逆バイアスになるので静
電破壊耐圧の低下が見られる。
【０００７】本願発明者による静電破壊試験によれば、
１.２ミクロンルールの製造プロセスで製造された出力
回路の静電破壊耐圧は、２００Ｖ〜２５０Ｖであって、
これは実使用時における信頼性保証を考えた場合、十分
な耐圧であるとは言えなかった。なお、静電破壊試験は
人体の放電現象をコンデンサと抵抗の等価回路に置き換
えて再現するいわゆる人体モデルに基ずき、コンデンサ
の容量値が２００ｐＦ、抵抗値が０オームの条件で行わ
れた（以下、同様の条件とする）。
１.２ミクロンルールの製造プロセスで製造された出力
回路の静電破壊耐圧は、２００Ｖ〜２５０Ｖであって、
これは実使用時における信頼性保証を考えた場合、十分
な耐圧であるとは言えなかった。なお、静電破壊試験は
人体の放電現象をコンデンサと抵抗の等価回路に置き換
えて再現するいわゆる人体モデルに基ずき、コンデンサ
の容量値が２００ｐＦ、抵抗値が０オームの条件で行わ
れた（以下、同様の条件とする）。
【０００８】
【課題を解決するための手段】本発明は、上述した課題
に鑑みて創作されたものであり、エミッタが出力端子
（１１）に接続され、ベースが電源ラインに接続され、
コレクタが接地ラインに接続されたＰＮＰ型バイポ−ラ
トランジスタ（１７）を具備することを特徴としてい
る。
に鑑みて創作されたものであり、エミッタが出力端子
（１１）に接続され、ベースが電源ラインに接続され、
コレクタが接地ラインに接続されたＰＮＰ型バイポ−ラ
トランジスタ（１７）を具備することを特徴としてい
る。
【０００９】
【作用】上述の手段によれば、出力端子（１１）にＶｓ
ｓライン基準でプラス方向の高電圧のサージ電圧が印加
された場合には、しきい値の低いＰＮＰバイポーラトラ
ンジスタ（１７）が順方向に非常に低抵抗の導通状態と
なり、サージ電圧に伴う電流が高速にＶｓｓラインに抜
かれる。したがって、Ｎチャンネルトランジスタ（５）
およびＰＮ接合ダイオード（６）に印加される電圧が減
衰され、静電破壊耐圧を向上できる。
ｓライン基準でプラス方向の高電圧のサージ電圧が印加
された場合には、しきい値の低いＰＮＰバイポーラトラ
ンジスタ（１７）が順方向に非常に低抵抗の導通状態と
なり、サージ電圧に伴う電流が高速にＶｓｓラインに抜
かれる。したがって、Ｎチャンネルトランジスタ（５）
およびＰＮ接合ダイオード（６）に印加される電圧が減
衰され、静電破壊耐圧を向上できる。
【００１０】逆に、出力端子（１１）にＶｃｃライン基
準でマイナス方向の高電圧のサージ電圧が印加された場
合には、Ｎチャンネルトランジスタ（１５）およびＰＮ
接合ダイオード（１６）は順方向の導通状態となる。こ
の時、ＰＮＰバイポーラトランジスタ（１７）のエミッ
タは逆方向バイアスされるが、Ｐ+型拡散層（１８）は
比較的高い静電破壊耐圧を有するので、ＰＮＰバイポー
ラトランジスタ（１７）を設けたことでマイナス方向の
静電破壊耐圧が低下するおそれはない。
準でマイナス方向の高電圧のサージ電圧が印加された場
合には、Ｎチャンネルトランジスタ（１５）およびＰＮ
接合ダイオード（１６）は順方向の導通状態となる。こ
の時、ＰＮＰバイポーラトランジスタ（１７）のエミッ
タは逆方向バイアスされるが、Ｐ+型拡散層（１８）は
比較的高い静電破壊耐圧を有するので、ＰＮＰバイポー
ラトランジスタ（１７）を設けたことでマイナス方向の
静電破壊耐圧が低下するおそれはない。
【００１１】なお、通常の動作状態においては、出力端
子（１１）における電圧は、Ｖｓｓ〜Ｖｃｃであるの
で、Ｎチャンネルトランジスタ（１５）、ＰＮ接合ダイ
オード（１６）およびＰＮＰ型のバイポーラトランジス
タ（１７）は非導通状態であって、バッファトランジス
タ（１２）および（１３）の出力信号が抵抗Ｒ11を介し
て出力端子（１１）に出力される。
子（１１）における電圧は、Ｖｓｓ〜Ｖｃｃであるの
で、Ｎチャンネルトランジスタ（１５）、ＰＮ接合ダイ
オード（１６）およびＰＮＰ型のバイポーラトランジス
タ（１７）は非導通状態であって、バッファトランジス
タ（１２）および（１３）の出力信号が抵抗Ｒ11を介し
て出力端子（１１）に出力される。
【００１２】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は、本発明の実施例に係る出力保護回路並び
に出力回路の一部を示す等価回路図である。図２はＮ型
半導体基板上に構成された、そのパターンレイアウト図
である。なお、図２において二点鎖線で示した領域の内
部のパターンは簡単のため省略した。
する。図１は、本発明の実施例に係る出力保護回路並び
に出力回路の一部を示す等価回路図である。図２はＮ型
半導体基板上に構成された、そのパターンレイアウト図
である。なお、図２において二点鎖線で示した領域の内
部のパターンは簡単のため省略した。
【００１３】図において、アルミニウム膜で形成された
出力端子（１１）は、ポリシリコン層で形成された抵抗
Ｒ11を介して、Ｐチャンネルのバッファトランジスタ
（１２）とＮチャンネルのバッファトランジスタ（１
３）とに接続されている。Ｒ12はＮチャンネルのバッフ
ァトランジスタ（１３）に流れる電流を制限するための
抵抗であり、抵抗Ｒ11と同様にポリシリコン層で形成さ
れている。これらのバッファトランジスタ（１２）およ
び（１３）を保護するための出力保護回路（１４）は、
抵抗Ｒ11、Ｎチャンネルトランジスタ（１５）、ＰＮ接
合ダイオード（１６）およびＰＮＰ型のバイポーラトラ
ンジスタ（１７）とから構成されている。
出力端子（１１）は、ポリシリコン層で形成された抵抗
Ｒ11を介して、Ｐチャンネルのバッファトランジスタ
（１２）とＮチャンネルのバッファトランジスタ（１
３）とに接続されている。Ｒ12はＮチャンネルのバッフ
ァトランジスタ（１３）に流れる電流を制限するための
抵抗であり、抵抗Ｒ11と同様にポリシリコン層で形成さ
れている。これらのバッファトランジスタ（１２）およ
び（１３）を保護するための出力保護回路（１４）は、
抵抗Ｒ11、Ｎチャンネルトランジスタ（１５）、ＰＮ接
合ダイオード（１６）およびＰＮＰ型のバイポーラトラ
ンジスタ（１７）とから構成されている。
【００１４】ここで、Ｎチャンネルトランジスタ（１
５）およびＰＮ接合ダイオード（１６）は抵抗Ｒ11を介
して、出力端子（１１）に接続され、Ｎチャンネルのバ
ッファトランジスタ（１３）に隣接する位置に形成され
ている。ＰＮＰ型のバイポーラトランジスタ（１７）の
エミッタは抵抗Ｒ11を介さずに出力端子（１１）に接続
され、コレクタは接地電圧Ｖｓｓに、ベースは電源電圧
Ｖｃｃにそれぞれバイアスされている。
５）およびＰＮ接合ダイオード（１６）は抵抗Ｒ11を介
して、出力端子（１１）に接続され、Ｎチャンネルのバ
ッファトランジスタ（１３）に隣接する位置に形成され
ている。ＰＮＰ型のバイポーラトランジスタ（１７）の
エミッタは抵抗Ｒ11を介さずに出力端子（１１）に接続
され、コレクタは接地電圧Ｖｓｓに、ベースは電源電圧
Ｖｃｃにそれぞれバイアスされている。
【００１５】このＰＮＰ型のバイポーラトランジスタ
（１７）は、具体的には以下のように構成されている。
まず、エミッタとしては、Ｎ型半導体基板上に矩形のＰ
+型拡散層（１８）が形成されている。コレクタとして
は、Ｐ+型拡散層（１８）の周囲を取り囲むリング状の
Ｐ+型拡散層（１９）が形成されており、該Ｐ+型拡散層
（１９）上に設けた可能な限り多くのコンタクトを介し
て、Ｖｓｓラインに接続されている。また、ベースとし
てはＰ+型拡散層（１８）とＰ+型拡散層（１９）の間の
Ｎ型半導体基板領域（２０）をそのまま利用することが
できる。そして、ベースにあたるＮ型半導体基板領域
（２０）にＶｃｃのバイアス電圧を与える為に、リング
状のＰ+型拡散層（１９）の周囲を取り囲むリング状の
Ｎ+拡散層（２１）が形成され、該Ｎ+型拡散層（２１）
上に設けた可能な限り多くのコンタクトを介し、Ｖｃｃ
ラインに接続されている。
（１７）は、具体的には以下のように構成されている。
まず、エミッタとしては、Ｎ型半導体基板上に矩形のＰ
+型拡散層（１８）が形成されている。コレクタとして
は、Ｐ+型拡散層（１８）の周囲を取り囲むリング状の
Ｐ+型拡散層（１９）が形成されており、該Ｐ+型拡散層
（１９）上に設けた可能な限り多くのコンタクトを介し
て、Ｖｓｓラインに接続されている。また、ベースとし
てはＰ+型拡散層（１８）とＰ+型拡散層（１９）の間の
Ｎ型半導体基板領域（２０）をそのまま利用することが
できる。そして、ベースにあたるＮ型半導体基板領域
（２０）にＶｃｃのバイアス電圧を与える為に、リング
状のＰ+型拡散層（１９）の周囲を取り囲むリング状の
Ｎ+拡散層（２１）が形成され、該Ｎ+型拡散層（２１）
上に設けた可能な限り多くのコンタクトを介し、Ｖｃｃ
ラインに接続されている。
【００１６】図３は、図２におけるＸ−Ｘ線断面図であ
る。同図から明らかなように、ＰＮＰ型のバイポーラト
ランジスタ（１７）は、Ｎ型半導体基板上に形成された
ラテラル型のものである。そして、Ｐ+型拡散層（１
８）およびＰ+型拡散層（１９）は、Ｐチャンネルトラ
ンジスタのソース・ドレイン拡散層形成工程と同一工程
で形成することができる。同様に、Ｎ+拡散層（２１）
はＮチャンネルトランジスタのソース・ドレイン拡散層
形成工程と同一工程で形成することができる。したがっ
て、ＰＮＰ型のバイポーラトランジスタ（１７）は、従
来のＣＭＯＳ製造プロセスに何らの変更を施すことなく
形成できるものである。
る。同図から明らかなように、ＰＮＰ型のバイポーラト
ランジスタ（１７）は、Ｎ型半導体基板上に形成された
ラテラル型のものである。そして、Ｐ+型拡散層（１
８）およびＰ+型拡散層（１９）は、Ｐチャンネルトラ
ンジスタのソース・ドレイン拡散層形成工程と同一工程
で形成することができる。同様に、Ｎ+拡散層（２１）
はＮチャンネルトランジスタのソース・ドレイン拡散層
形成工程と同一工程で形成することができる。したがっ
て、ＰＮＰ型のバイポーラトランジスタ（１７）は、従
来のＣＭＯＳ製造プロセスに何らの変更を施すことなく
形成できるものである。
【００１７】本発明と従来例との異なる点は、上述した
構成によるＰＮＰ型のバイポーラトランジスタ（１７）
を設けたことであり、出力端子（１１）にＶｓｓライン
基準でプラス方向の高電圧のサージ電圧が印加された場
合には、しきい値の低いＰＮＰバイポーラトランジスタ
（１７）が順方向に非常に低抵抗の導通状態となり、サ
ージ電圧に伴う電流を高速にＶｓｓラインに抜くことに
よって、Ｎチャンネルトランジスタ（５）およびＰＮ接
合ダイオード（６）に印加される電圧を減衰して、静電
破壊耐圧の向上を図ったものである。
構成によるＰＮＰ型のバイポーラトランジスタ（１７）
を設けたことであり、出力端子（１１）にＶｓｓライン
基準でプラス方向の高電圧のサージ電圧が印加された場
合には、しきい値の低いＰＮＰバイポーラトランジスタ
（１７）が順方向に非常に低抵抗の導通状態となり、サ
ージ電圧に伴う電流を高速にＶｓｓラインに抜くことに
よって、Ｎチャンネルトランジスタ（５）およびＰＮ接
合ダイオード（６）に印加される電圧を減衰して、静電
破壊耐圧の向上を図ったものである。
【００１８】逆に、出力端子（１１）にＶｃｃライン基
準でマイナス方向の高電圧のサージ電圧が印加された場
合には、Ｎチャンネルトランジスタ（１５）およびＰＮ
接合ダイオード（１６）は順方向の導通状態となる。こ
の時、ＰＮＰバイポーラトランジスタ（１７）のエミッ
タは逆方向バイアスされるが、Ｐ+型拡散層（１８）は
比較的高い静電破壊耐圧を有するので、ＰＮＰバイポー
ラトランジスタ（１７）を設けたことでマイナス方向の
静電破壊耐圧が低下するおそれはない。
準でマイナス方向の高電圧のサージ電圧が印加された場
合には、Ｎチャンネルトランジスタ（１５）およびＰＮ
接合ダイオード（１６）は順方向の導通状態となる。こ
の時、ＰＮＰバイポーラトランジスタ（１７）のエミッ
タは逆方向バイアスされるが、Ｐ+型拡散層（１８）は
比較的高い静電破壊耐圧を有するので、ＰＮＰバイポー
ラトランジスタ（１７）を設けたことでマイナス方向の
静電破壊耐圧が低下するおそれはない。
【００１９】なお、通常の動作状態においては、出力端
子（１１）における電圧は、Ｖｓｓ〜Ｖｃｃであるの
で、Ｎチャンネルトランジスタ（１５）、ＰＮ接合ダイ
オード（１６）およびＰＮＰ型のバイポーラトランジス
タ（１７）は非導通状態であって、バッファトランジス
タ（１２）および（１３）の出力信号が抵抗Ｒ11を介し
て出力端子（１１）に出力される。
子（１１）における電圧は、Ｖｓｓ〜Ｖｃｃであるの
で、Ｎチャンネルトランジスタ（１５）、ＰＮ接合ダイ
オード（１６）およびＰＮＰ型のバイポーラトランジス
タ（１７）は非導通状態であって、バッファトランジス
タ（１２）および（１３）の出力信号が抵抗Ｒ11を介し
て出力端子（１１）に出力される。
【００２０】本願発明者の静電破壊試験によれば、本実
施例の出力保護回路を適用し、１.２ミクロンルールの
製造プロセスで製造された出力回路の静電破壊耐圧は、
およそ３００Ｖ〜３５０Ｖであり、従来例と比較して約
１００Ｖという耐圧向上効果があった。これは、実使用
時において十分な信頼性保証水準にある。また、ＰＮＰ
バイポーラトランジスタ（１７）は、パターン構成にお
いて、矩形のＰ+型拡散層（１８）と、その周囲を取り
囲むリング状のＰ+型拡散層（１９）と、Ｐ+型拡散層
（１８）とＰ+型拡散層（１９）の間のＮ型半導体基板
領域（２０）とから構成されているので、パタ−ン面積
の増加を最小限に抑えることができる。さらに、ＰＮＰ
型のバイポーラトランジスタ（１７）を出力保護回路に
組み込んだ半導体集積回路の製造においては、従来のＣ
ＭＯＳ製造プロセスに何らの変更も要しないという利点
も有している。
施例の出力保護回路を適用し、１.２ミクロンルールの
製造プロセスで製造された出力回路の静電破壊耐圧は、
およそ３００Ｖ〜３５０Ｖであり、従来例と比較して約
１００Ｖという耐圧向上効果があった。これは、実使用
時において十分な信頼性保証水準にある。また、ＰＮＰ
バイポーラトランジスタ（１７）は、パターン構成にお
いて、矩形のＰ+型拡散層（１８）と、その周囲を取り
囲むリング状のＰ+型拡散層（１９）と、Ｐ+型拡散層
（１８）とＰ+型拡散層（１９）の間のＮ型半導体基板
領域（２０）とから構成されているので、パタ−ン面積
の増加を最小限に抑えることができる。さらに、ＰＮＰ
型のバイポーラトランジスタ（１７）を出力保護回路に
組み込んだ半導体集積回路の製造においては、従来のＣ
ＭＯＳ製造プロセスに何らの変更も要しないという利点
も有している。
【００２１】なお、抵抗Ｒ11とＰＮＰバイポーラトラン
ジスタ（１７）の接続の順序を入れ換えることも可能で
ある。しかし、この場合は上述の実施例と比較すると、
その向上効果は小さい。また、出力保護回路（１４）の
一部を構成するＮチャンネルトランジスタ（１５）、Ｐ
Ｎ接合ダイオード（１６）については、この上述の構成
に限定されることなく、他に置換してもよい。
ジスタ（１７）の接続の順序を入れ換えることも可能で
ある。しかし、この場合は上述の実施例と比較すると、
その向上効果は小さい。また、出力保護回路（１４）の
一部を構成するＮチャンネルトランジスタ（１５）、Ｐ
Ｎ接合ダイオード（１６）については、この上述の構成
に限定されることなく、他に置換してもよい。
【００２２】
【発明の効果】本発明によれば、出力端子（１１）に接
続されたＰＮＰバイポーラトランジスタ（１７）を具備
しているので、出力端子（１１）に高電圧のサージ電圧
が印加された場合の静電破壊耐圧の向上を図ることがで
きる。特に、微細化された半導体集積回路の出力保護回
路として好適である。なお、静電破壊試験の結果によれ
ば、従来例における静電破壊電圧と比較して、約１００
Ｖの向上効果が得られている。
続されたＰＮＰバイポーラトランジスタ（１７）を具備
しているので、出力端子（１１）に高電圧のサージ電圧
が印加された場合の静電破壊耐圧の向上を図ることがで
きる。特に、微細化された半導体集積回路の出力保護回
路として好適である。なお、静電破壊試験の結果によれ
ば、従来例における静電破壊電圧と比較して、約１００
Ｖの向上効果が得られている。
【００２３】さらに本発明によれば、ＰＮＰ型のバイポ
ーラトランジスタ（１７）を出力保護回路に組み込んだ
半導体集積回路の製造において、従来のＣＭＯＳ製造プ
ロセスに何らの変更も要しないで適用できるという利点
も有している。
ーラトランジスタ（１７）を出力保護回路に組み込んだ
半導体集積回路の製造において、従来のＣＭＯＳ製造プ
ロセスに何らの変更も要しないで適用できるという利点
も有している。
【図１】本発明の実施例に係る出力保護回路並びに出力
回路の一部を示す等価回路図である。
回路の一部を示す等価回路図である。
【図２】本発明の実施例に係る出力保護回路並びに出力
回路の一部を示すパターンレイアウト図である。
回路の一部を示すパターンレイアウト図である。
【図３】図２におけるＸ−Ｘ線断面図である。
【図４】従来例に係る出力保護回路並びに出力回路の一
部を示す等価回路図である。
部を示す等価回路図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (3)
- 【請求項１】 出力端子に印加されるサージ電圧から出
力回路を保護するための出力保護回路において、エミッ
タが前記出力端子（１１）に接続され、ベースが電源ラ
インに接続され、コレクタが接地ラインに接続されたＰ
ＮＰ型バイポ−ラトランジスタ（１７）を具備すること
を特徴とする出力保護回路。 - 【請求項２】 前記ＰＮＰバイポーラトランジスタ（１
７）は、Ｎ型半導体基板上に形成された矩形のＰ+型拡
散層（１８）と、その周囲を取り囲むリング状のＰ+型
拡散層（１９）と、前記Ｐ+型拡散層（１８）とＰ+型拡
散層（１９）の間のＮ型半導体基板領域（２０）と、前
記Ｐ+型拡散層（１９）の周囲を取り囲むリング状のＮ+
拡散層（２１）とを有することを特徴とする請求項１記
載の出力保護回路。 - 【請求項３】 前記Ｐ+型拡散層（１８）およびＰ+型拡
散層（１９）は、Ｐチャンネルトランジスタのソース・
ドレイン拡散層形成工程と同一工程で形成され、Ｎ+拡
散層（２１）はＮチャンネルトランジスタのソース・ド
レイン拡散層形成工程と同一工程で形成されるたもので
あることを特徴とする請求項２記載の出力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221392A JPH05267586A (ja) | 1992-03-18 | 1992-03-18 | 出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221392A JPH05267586A (ja) | 1992-03-18 | 1992-03-18 | 出力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267586A true JPH05267586A (ja) | 1993-10-15 |
Family
ID=13193646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6221392A Pending JPH05267586A (ja) | 1992-03-18 | 1992-03-18 | 出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267586A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0707342A2 (en) * | 1994-10-12 | 1996-04-17 | Sony Corporation | Semiconductor device including protection means |
| US7274071B2 (en) | 2003-11-05 | 2007-09-25 | Sanyo Electric Co., Ltd. | Electrostatic damage protection device with protection transistor |
| JP2008282963A (ja) * | 2007-05-10 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP2011124516A (ja) * | 2009-12-14 | 2011-06-23 | Seiko Instruments Inc | 半導体装置 |
Citations (3)
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| JPS58173866A (ja) * | 1982-04-06 | 1983-10-12 | Citizen Watch Co Ltd | 保護回路 |
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-
1992
- 1992-03-18 JP JP6221392A patent/JPH05267586A/ja active Pending
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