KR100231502B1 - 반도체 집적 회로의 입력 보호 회로 및 전원 보호회로 - Google Patents

반도체 집적 회로의 입력 보호 회로 및 전원 보호회로 Download PDF

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KR100231502B1
KR100231502B1 KR1019960009128A KR19960009128A KR100231502B1 KR 100231502 B1 KR100231502 B1 KR 100231502B1 KR 1019960009128 A KR1019960009128 A KR 1019960009128A KR 19960009128 A KR19960009128 A KR 19960009128A KR 100231502 B1 KR100231502 B1 KR 100231502B1
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마사노리 기누가사
류지 후지와라
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사또 후미오
가부시끼가이샤 도시바
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Abstract

본 발명의 목적은 ESD 내량의 향상을 도모하기 위한 것이다.
(a), (b)와 같이 입력단자에 접속된 n형 영역(53)이 베이스(B), 입력전압의 극성에 의해 p영역(54)가 에미터(E), 콜렉터(C)의 한쪽, p영역(55)가 다른쪽이 되어 순방향 바이어스되는 트랜지스터를 형성한다. 입력단자-GND단자 사이로의 서지 인가시, 그 바이폴라 동작 전류로 서지가 흡수된다. 입력단자-V㏄단자 사이로의 서지 인가시에는 그 극성에 의하지 않고 양쪽 영역으로부터의 공핍층에 의한 펀치스루로 서지는 흡수된다.
또한, (c), (d)와 같이 n영역(62)를 B, p영역(63, 64)를 E, C로 하는 소자, p기판(61)을 B, n영영(66, 67)을 E, C로하는 소자의 2개의 트랜지스터를 갖고, V㏄-GND 사이의 서지 극성이 어느것이어도 바이폴라 동작 전류로 서지를 흡수할 수 있게 된다.
바이폴라, 펀치스루로 서지가 흡수되기 때문에, ESD 내량의 향상이 도모된다.

Description

반도체 집적 회로의 입력 보호 회로 및 전원 보호 회로
제1도는 본 발명에 관한 입력 보호 회로 및 전원 보호 회로의 구성을 도시한 것으로,
제1a도는 입력 보호 회로의 제1실시예의 회로 구조를 도시한 회로도.
제1b도는 입력 보호 회로의 제2실시예의 회로 구조를 도시한 회로도.
제1c도는 전원 보호 회로의 제1실시예의 회로 구조를 도시한 회로도.
제1d도는 전원 보호 회로의 제2실시예의 회로 구조를 도시한 회로도.
제2도는 제1a도에 도시한 입력 보호 회로의 디바이스 구조 및 서지(surge)흡수 동작을 도시한 디바이스 단면도.
제3도는 제1b도에 도시한 입력 보호 회로의 디바이스 구조를 도시한 디바이스 단면도.
제4도는 제1c도에 도시한 전원 보호 회로의 디바이스 구조 및 서지 흡수 동작을 도시한 디바이스 단면도.
제5도는 제1d도에 도시한 전원 보호 회로의 디바이스 구조를 도시한 디바이스 단면도.
제6도는 종래의 입력 보호 회로 및 전원 보호 회로의 구성을 도시한 것으로,
제6a도는 입력 보호 회로의 일례의 회로 구조를 도시한 회로도.
제6b도는 전원 보호 회로의 일례의 회로 구조를 도시한 회로도.
제7도는 제6a도에 도시한 입력 보호 회로의 디바이스 구조 및 서지 흡수 동작을 도시한 디바이스 단면도.
제8도는 제6b도에 도시한 전원 보호 회로의 디바이스 구조 및 서지 흡수 동작을 도시한 디바이스 단면도.
제9도는 반도체 집적 회로의 서지 흡수 동작을 시험하기 위한 테스트 회로의 회로 구조를 도시한 회로도.
＊ 도면의 주요부분에 대한 부호의 설명
1 : 입력 보호 회로 2 : 입력 저항
3 : 입력 회로 4 : 전원 보호 회로
11, 12, 41, 42 : 트랜지스터
51 : 트랜지스터(11)을 형성하는 p형 기판
52, 56 : 트랜지스터(11)을 형성하는 n형 불순물 확산 영역
53 : 트랜지스터(12)를 형성하는 n형 불순물 확산 영역
54, 55 : 트랜지스터(12)를 형성하는 p형 불순물 확산 영역
57 : 트랜지스터(11)을 형성하는 게이트 전극
61 : 트랜지스터(42)를 형성하는 p형 불순물 확산 영역
62 : 트랜지스터(41)을 형성하는 n형 불순물 확산 영역
63, 64 : 트랜지스터(41)을 형성하는 p형 불순물 확산 영역
65 : 트랜즈지스터(41)을 형성하는 게이트 전극
66, 67 : 트랜지스터(42)를 형성하는 n형 불순물 확산 영역
68 : 트랜지스터(42)를 형성하는 게이트 전극
본 발명은 반도체 집적 회로의 ESD(Electro Static Discharge : 정전기) 파괴에 대한 보호 회로에 관한 것으로, 입력에 있어서 그 입력의 전압 레벨 변환 기능(고전압에서 저전압으로의 변환)을 갖는 경우에, 입력단자-전원간에 적용함으로써 집적 회로 소자의 ESD에 디한 신뢰성을 향상시키고자 하는 경우에 사용되는 것이다.
인체나 기계의 ESD는 반도체 집적 회로에 있어서 큰 적(敵)이다. ESD는 서지로 되어 외부에서 그 내부로 침입하여 악영향을 끼친다. 최악의 경우, 내부 회로는 회복 불능 상태로 파괴된다. 그 때문에, 반도체 집적 회로에 대해서는 내(耐)ESD 성능에 관한 규격도 설정되어, 제품의 테스트에 있어서 그 규격이 클리어 되는지 안되는지 반드시 체크되게 되어 있다. 바꿔 말하자면, 내ESD 성능은 제품의 신뢰성을 크게 좌우하는 것이 되는 것이다.
그런데, 반도체 집적 회로 장치에는 이러한 ESD 대책으로서 서지 침입 경로가 되는 입력단자 또는 전원단자에 보호 회로를 부착한 것이 있다. 제6도는 이러한 종래의 보호 회로의 구성을 도시한 것이다. 제6a도에 도시한 것은 입력단자에 부가된 것으로, 입력단자에 nMOS 트랜지스터(71,72)가 2개 접속되고, 한쪽의 MOS 트랜지스터(71)은 입력단자의 전압 레벨이 전원 전압을 초과하는 경우에 있어서 역 바이어스가 인가되도록 V㏄단자에 다이오드 접속되어, 입력단자로부터 V㏄단자로의 전류 경로가 없는 것과 같은 전압 레벨 변환(전원 전압 레벨을 초과하는 입력 신호 전압 레벨을 전원 전압 레벨까지 억제하는 레벨 변환)을 실현하고, 또 입력 보호 회로(7)은 입력에 인가되는 ESD 서지 전압으로부터의 입력 회로(9)의 후술하는 보호동작을 행하게 되어 있다. 저항(8)은 급준한 ESD의 전원 레벨을 완화하여, 입력 회로(9)를 구성하는 MOS 트랜지스터의 얇은 게이트 산화막의 파괴를 방지하기 위한 한 수단으로 되어 있다.
제7도는 보호 회로(7)의 디바이스 구성을 도시한 것으로, 제7도에서 p형 기판(111)에는 2개의 MOS 트랜지스터가 형성되어 있고, 한쪽은 소스, 드레인이 되는 n형 불순물 확산 영역(112,113)과 게이트 전극(114)를 갖고 있다. n형 불순물 확산영역(112)는 V㏄단자에 접속되고, n형 불순물 확산 영역(113)은 입력 단자에 접속되며, 게이트 전극(114)는 GND단자에 접속되어 있다. 다른쪽의 MOS 트랜지스터는 소스, 드레인이 되는 n형 불순물 확산 영역(115,116)과 게이트 전극(117)을 갖고 있다. n형 불순물 확산 영역(115)는 입력단자에 접속되고, n형 불순물 확산 영역(116)은 GND단자에 접속되며, 게이트 전극(117)은 GND단자에 접속되어 있다.
이와 같이 구성된 입력 보호 회로의 ESD 흡수 원리에 대해 상기 체크시의 ESD 인가 방식에 맞추어 설명한다. 그 인가 방식은 다음의 4종류가 일반적이다. 즉,
방식-1 : GND단자를 접지 전위에 접속하고, (-) 전압을 입력단자에 인가;
방식-2 : GND단자를 접지 전위에 접속하고, (+) 전압을 입력단자에 인가;
방식-3 : V㏄단자를 접지 전위에 접속하고, (-) 전압을 입력단자에 인가;
방식-4 : V㏄단자를 접지 전위에 접속하고, (+) 전압을 입력단자에 인가;
라고 하는 것이다.
그리고, 방식-1에서는 제7aeh에 도시한 바와 같이, p형 기판(111)을 베이스, n형 불순물 확산 영역(115)를 에미터, n형 불순물 확산 영역(116)을 콜렉터로 하는 npn형 트랜지스터가 바이폴라 동작한다. 따라서, 당해 서지는 파선으로 도시한 바와 같이 전류가 되어 흡수되게 된다.
방식-2에서는 제7b도에 도시한 바와 같이, p형 기판(111)을 베이스, n형 불순물 확산 영역(115)를 에미터, n형 불순물 확산 영역(116)을 콜렉터로 하는 npn형 트랜지스터의 에미터-베이스 사이가 브레이크다운한다. 서지는 파선으로 도시한 바와 같은 브레이크다운 전류로서 흡수된다.
방식-3에서는 제7c도에 도시한 바와 같이, p형 기판(111) 및 n형 불순물 확산 영역(112,113)에 의해 형성되는 npn형 트랜지스터의 베이스가 되는 p형 기판(111)이 오픈이기 때문에, -서지에 의해 발생한 전계로 n형 불순물 확산 영역(112,113) 사이가 후자로부터의 공핍층에 의한 펀치스루를 일으켜서, 파선으로 도시한 바와 같이 전류로서 흡수된다.
방식-4에서는 제7d도에 도시한 바와 같이, p형 기판(111) 및 n형 불순물 확산 영역(112,113)에 의해 형성되는 npn형 트랜지스터의 베이스가 되는 p형 기판(111)이 오픈이기 때문에, +서지에 의해 발생한 전계로 n형 불순물 확산 영역(112,113) 사이가 전자(前者)로부터의 공핍층에 의한 펀치스루를 일으켜서, 파선으로 도시한 바와 같은 전류로서 흡수되게 된다.
이와 같이 테스트 작업은 제9도에 도시한 테스트 회로를 사용하고, 규격으로 정해지는 인체 ESD 및 기계 ESD의 각각에 대응하는 2종류의 모델, 즉 MIL 모델(CL=100 pF,RL=1.5 K-OHM) : Human Body Model, EIAJ 모델((DL=200 pF, RL=0-OHM) : Machine Model에 준거하여 행해진다. 이 테스트 회로는 전환 스위치 SW의 한쪽 가동점 A와 접지 전위와의 사이에 직류 전원 E를 접속하고, 다른쪽의 가동점 B와 집적 회로 IC와의 사이에 저항 R을 접속하며, 고정점과 접지 전위와의 사이에 콘덴서 C를 접속한 것이다. 전압 인가는 먼저 스위치 SW에 의해 콘덴서 C를 전원 E에 접속하여 이것을 충전하고, 그후 스위치 SW를 전환하여 콘덴서 C를 방전시키며, 서지 전압을 집적 회로 IC의 입력 핀에 인가한다고 하는 것이다.
그리고, MIL 모델에 관한 테스트 시에는 저항 R을 1.5 ㏀, 콘덴서 C를 100㎊로 하고, EIAJ 모델에 관한 테스트 시에는 저항 R을 0 Ω, 콘덴서 C를 200 ㎊로 한다. 각 모델에서 테스트한 결과, 게이트 폭이 1 미크론 정도의 MOS 트랜지스터에서의 ESD 내량은 대체로
MIL 방식(CL=100 ㎊, RL=1.5 K-OHM) : Human Body Model 2kV
EIAJ 방식((CL=200 ㎊, RL=0-OHM) : Machine Model 200V
이 된다.
다음에, 제6b도에 도시된 것은 전원단자에 부가된 보호 수단인 전원 보호 회로이다. 이것은 V㏄단자-GND단자 사이에 n형 MOS 트랜지스터(10)이 접속되고, V㏄단자 또는 GND단자(전원간)에 인가되는 ESD로부터 반도체 집적 회로 내부에 형성되는 MOS 트랜지스터 전체에 대해 보호하는 형식을 채용하고 있다. 그 디바이스 구조는 제8도에 도시된 것과 같고, p형 기판(121)의 표면부에 소스, 드레인이 되는 n형 불순물 확산 영역(122,123)이 형성되며, 그 사이의 채널 형성 영역 상에 게이트 전극(124)가 형성되어 있다. 기판(121), n형 불순물 확산 영역(123), 게이트 전극(124)는 GND단자에 접속되고, n형 불순물 확산 영역(122)는 V㏄단자에 접속되어 있다.
이와 같이 구성된 전원 보호 회로의 ESD 흡수 원리에 대해 상기 체크시의 ESD 인가 방식에 맞추어 설명한다. 그 인가 방식은 상술한 방식-1 ∼ 방식-4에 의해 행해진다. 이 경우, 각 방식은
방식-1 : GND단자를 접지 전위에 접속하고, (-) 전압을 V㏄단자에 인가;
방식-2 : GND단자를 접지 전위에 접속하고, (+) 전압을 V㏄단자에 인가;
방식-3 : V㏄단자를 접지 전위에 접속하고, (-) 전압을 GND단자에 인가;
방식-4 : V㏄단자를 접지 전위에 접속하고, (+) 전압을 GND단자에 인가;
라고 하는 것이다.
그리고, 방식-1에서는 제8a도에 도시한 바와 같이, p형 기판(121)을 베이스, n형 불순물 확산 영역(122)를 에미터, n형 불순물 확산 영역(123)을 콜렉터로 하는 npn형 트랜지스터가 바이폴라 동작한다. 따라서, 당해 서지는 파선으로 도시한 바와 같이 전류가 되어 흡수되게 된다.
방식-2에서는 제8b도에 도시한 바와 같이, p형 기판(121)을 베이스, n형 불순물 확산 영역(122)를 에미터, n형 불순물 확산 영역(123)을 콜렉터로 하는 npn형 트랜지스터의 에미터-베이스 사이가 브레이크다운한다. 서지는 파선으로 도시한 바와 같은 브레이크다운 전류로서 흡수된다.
방식-3에서는 제8c도에 도시한 바와 같이, p형 기판(121)을 베이스, n형 불순물 확산 영역(122)를 콜렉터, n형 불순물 확산 영역(123)을 에미터로 하는 npn형 트랜지스터가 바이폴라 동작한다. 파선으로 도시한 바와 같은 전류로서 흡수된다.
방식-4에서는 제8d도에 도시한 바와 같이, p형 기판(121)을 베이스, n형 불순물 확산 영역(122)를 에미터, n형 불순물 확산 영역(123)을 콜렉터로 하는 npn형 트랜지스터가 바이폴라 동작한다. 파선으로 도시한 바와 같은 전류로서 흡수되게 된다.
이와 같은 테스트를 제9도에 도시한 테스트 회로를 사용하여, MIL 모델 (CL=100 ㎊, RL=1.5 K-OHM) : Human Body Model, EIAJ 모델((CL=200 ㎊, RL=0-OHM) : Machine Model에 준거하여 행하면, 게이트 폭이 1 미크론 정도의 MOS 트랜지스터에서의 ESD 내량은 대체로
MIL 방식(CL=100 ㎊, RL=1.5 K-OHM) : Human Body Model 2kV
EIAJ 방식((CL=200 ㎊, RL=0-OHM) : Machine Model 200V
이 된다.
이상과 같이 입력 보호 회로 및 전원 보호 회로에 의해 ESD를 흡수할 수 있어 제품의 신뢰성 확보를 도모할 수 있다.
그러나, 상기 종래의 보호 회로는 n형 영역과 p형 영역간의 브레이크다운 동작을 이용한다는 점에서 불안이 남아있다. 즉, 브레이크다운 동작은 바이폴라 동작이나 펀치스루 동작보다도 서지 전압 인가로부터의 시간 지연이 크고, 정전기에 대한 내량이 가장 낮다. 브레이크다운 동작에 의한 경우, 이 동작이 행해져도 그 전에 내부 회로의 파괴가 일어나 버린다는 것까지 염려되어, 보호 회로에 대해 개선이 더욱 요구되고 있다.
본 발명은 상기 종래 기술이 갖는 문제점을 감안하여 이루어진 것으로, 그 목적은 ESD 내량의 향상을 도모할 수 있는 반도체 집적 회로 장치의 보호 회로를 제공하기 위한 것이다.
구체적으로는 본 발명은 입력단자에 ESD 서지 전압이 인가된 때의 내량 향상을 도모할 수 있는 반도체 집적 회로 장치의 보호 회로를 제공하는 것을 목적으로 한다.
또한, 이때 입력 신호 전압이 전원 전압을 초과한 때의 전압 레벨 변환의 기능도 보호하는 것을 목적으로 한다.
또한, 본 발명은 전원단자에 ESD 서지 전압이 인가된 때의 내량 향상을 도모할 수 있는 반도체 집적 회로의 보호 회로를 제공하는 것도 목적으로 한다.
본 발명의 반도체 집적 회로의 입력 보호 회로는 반도체 기판 내에 형성되고 입력단자에 접속된 제1도전형 기저층 영역과, 이 제1도전형 기저층 영역 내에 형성되고 상기 입력단자에 형성된 제1의 제2도전형 매립층 영역과, 상기 제1도전형 기저층 영역 내에 형성되고 상기 접지단자에 접속된 제2의 제2도전형 매립층 영역을 구비하고 있는 것을 특징으로 한다.
입력 보호 회로는 또한 반도체 기판 내에 형성되고 접지단자에 접속된 제2도전형 기저층 영역과, 이 제2도전형 기저층 영역 내에 형성되고 전원단자에 접속된 제1의 제1도전형 매립층 영역과, 상기 제2도전형 기저층 영역 내에 형성되고 입력단자에 접속된 제2의 제1도전형 매립층 영역을 구비한 구성으로 할 수 있다.
입력 보호 회로는 또한 제2도전형 기저층 영역내에 있어서의 제1, 제2의 제1도전형 매립층 영역 사이의 영역 상에 형성되고 입력단자에 접속된 게이트 전극을 구비한 구성으로 할 수 있다.
다음에, 본 발명의 반도체 집적 회로의 전원 보호 회로는 반도체 기판 내에 형성되고 입력단자에 접속된 제1도전형 기저층 영역과, 이 제1도전형 기저층 영역내에 형성되고 접지단자에 접속된 제1의 제2도전형 매립층 영역과, 상기 제1도전형 기저층 영역 내에 형성되고 전원단자에 접속된 제2의 제2도전형 매립층 영역과 반도체 기판 내에 형성되고 접지단자에 접속된 제2도전형 기저층 영역과, 이 제2도전형 기저층 영역 내에 형성되고 전원단자에 접속된 제1의 제1도전형 매립층 영영과, 상기 제2도전형 기저층 영역 내에 형성되고 접지단자에 접속된 제2의 제1도전형 매립층 영역을 구비하고 있는 것을 특징으로 한다.
또한, 이 전원 보호 회로는 제1도전형 기저층 영역에 있어서의 제1, 제2의 제2도전형 매립층 영역 사이의 영역 상에 형성되고 전원단자에 접속된 제1의 게이트 전극과, 제2도전형 기저층 영역에 있어서의 제1, 제2의 제1도전형 매립층 영역 사이의 영역 상에 형성되고 접지단자에 접속된 제2의 게이트 전극을 구비하는 구성으로 할 수 있다.
그리고, 반도체 집적 회로에 있어서는 상기 입력 보호 회로, 전원 보호 회로의 양자를 구비한 구성으로 하는 것이 바람직하다.
청구항 1 기재의 본 발명에 따르면, 입력단자-접지단자 사이에 접속된 제1도전형 기저층 영역이 베이스로 되고, 또 그 입력단자에 인가되는 전압의 극성에 따라 제1의 제2도전형 매립층 영역이 에미터, 콜렉터 중 어느 한쪽으로 되며, 동시에 제2의 제2도전형 매립층 영역이 다른 쪽으로 되어 순방향 바이어스되는 바이폴라 트랜지스터를 형성하도록 되어 있으므로, 입력단자에 서지 전압이 인가되면, 당해 트랜지스터의 바이폴라 동작에 의한 순방향 전류에 의해 서지가 흡수된다. 또, 입력단자에 인가되는 어느 극성으로 그 바이폴라 트랜지스터는 역바이어스되어, 바이폴라 동작하지 않게 보일 수 있지만, 기저층 영역에는 매립층 영역보다도 큰 기생 저항이 존재하기 때문에, 서지 전압에 의한 전위 상승은 그 매립층 영역보다도 그 기저층 영역쪽이 늦고, 일시적으로 에미터-베이스 사이가 순방향으로 바이어스되게 되어 바이폴라 동작이 성립하게 되는 것이다.
또한, 청구항 2,3 기재의 본 발명에 따르면, 접지단자에 접속된 제2도전형 기저층 영역을 베이스로 하고, 제1, 제2의 제1도전형 매립층 영역을 에미터, 콜렉터로 하는 입력단자에 인가된 전압에 의해서는 도통하지 않는 바이폴라 트랜지스터를 형성하도록 되어 있으므로, 전원 전압을 초과하는 전압이 입력단자에 인가되어도 이 입력단자로부터 전원단자로 향하는 전류가 흐르는 것을 방지할 수 있어 내부 회로 보호를 위한 전압 레벨 변환을 실현할 수 있다.
또한, 입력단자-전원단자 사이에 서지 전압이 인가되면, 그 서지 전압의 극성에 따라서 제1, 제2의 제2도전형 매립층 영역 사이에 전위차가 생기고, 양쪽 영역으로부터 공핍층이 넓어져서 펀치스루를 발생시키게 되어 있으므로, 그때에 흐르는 전류에 의해 서지는 흡수되게 된다. 또, 입력단자에 인가되는 서지 전압의 극성에 따라서는 서지 흡수시의 전류가 입력단자로부터 전원단자로 향하는 방향으로 흐르지만, 그것은 순시이고, 또 기저 저항층에 의해 감쇠되기 때문에 회로 파괴를 초래하지는 않는다.
청구항 4 기재의 본 발명에 따르면, 제1도전형 기저층 영역을 베이스, 제1, 제2의 제2도전형 매립층 영역을 에미터, 콜렉터로 하는 소자와, 제2도전형 기저층 영역을 베이스, 제1, 제2의 제1도전형 매립층 영역을 에미터, 콜렉터로 하는 소자의 상호로 역도전형이 되는 2개의 바이폴라 트랜지스터를 갖고, 전원단자-접지단자 사이에 인가되는 서지 전압의 극성이 정부 어느것이어도 항상 트랜지스터의 바이폴라 동작을 확보할 수 있으므로, 그 바이폴라 동작시의 전류에 의해 서지를 흡수할 수 있다.
이하 본 발명의 실시예에 대해 도면을 참조하면서 설명한다. 제1도는 본 발명에 관한 보호 회로(입력 보호 회로의 제1실시예(a), 입력 보호 회로의 제2실시예(b), 전원 보호 회로의 제1실시예(c), 전원 보호 회로의 제2실시예(d)의 회로 구조를 도시한 것이다. 먼저, 제1a도에 부호(1)로서 나타낸 것이 제1실시예에 관한 입력 보호 회로로서, npn 트랜지스터(11)과 pnp 트랜지스터(12)를 갖추고 있다. 트랜지스터(11)은 입력 신호 전압이 전원 전압보다 클 때에 역바이어스가 인가되도록 입력단자와 V㏄단자와의 사이에 다이오드 접속되어 있고, 입력단자에 전원 전압을 초과하는 전압이 인가된 때, 입력단자로부터 V㏄단자를 향하여 전류가 흐르지 않도록 그 입력 전압을 전원 전압 레벨로 억제하는 레벨 변환 기능을 달성한다. 트랜지스터(12)는 입력 신호가 +전압일 때 베이스에 역바이어스가 인가되고, -전압일 때 에미터-콜렉터 사이에 역바이어스가 인가되도록 접속되고, 트랜지스터(11)과 협동하여 입력단자로의 ESD 서지 전압으로부터 내부 회로를 보호하도록 되어 있으며, 상세에 대해서는 후술한다. 저항(2)는 급준한 ESD의 전원 레벨을 완화하고, 입력회로(3)을 구성하는 MOS 트랜지스터의 얇은 게이트 산화막의 파괴를 방지하기 위한 한 수단으로 되어 있다.
이와 같이 구성된 입력 보호 회로의 ESD 흡수 원리에 대해 종래와 마찬가지로,
방식-1 : GND단자를 접지 전위에 접속하고, (-) 전압을 입력단자에 인가;
방식-2 : GND단자를 접지 전위에 접속하고, (+) 전압을 입력단자에 인가;
방식-3 : Vcc단자를 접지 전위에 접속하고, (-) 전압을 입력단자에 인가;
방식-4 : Vcc단자를 접지 전위에 접속하고, (+) 전압을 입력단자에 인가;
라고 하는 ESD 인가 방식에 맞추어 제2도를 참조하면서 설명한다.
먼저, 방식-1에서는 제2a도에 도시한 바와 같이, n형 불순물 확산 영역(53)을 베이스, p형 불순물 확산 영역(54)를 콜렉터, p형 불순물 확산 영역(55)를 에미터로 하는 pnp형 트랜지스터가 바이폴라 동작하고, 파선으로 도시한 바와 같이 전류에 의해 서지는 흡수되게 된다.
다음에, 방식-2에서는 제2b도에 도시한 바와 같이, n형 웰 영역(53)을 베이스, p형 불순물 확산 영역(54)를 에미터, p형 불순물 확산 영역(55)를 콜렉터로 하는 pnp형 트랜지스터가 바이폴라 동작하고, 파선으로 도시한 바와 같이 전류에 의해 서지가 흡수되게 된다. 또, pnp 트랜지스터에 있어서, 서지에 +전압이 인가되는 것은 역바이어스로 되기 때문에, 바이폴라 동작하지 않게 보일 수 있지만, n형 불순물 확산 영역(53)에는 기생 저항이 존재하기 때문에, 서지 전압에 의한 전위의 상승은 p형 불순물 확산 영역(54)보다도 그 n형 불순물 확산 영역(53) 쪽이 늦고, 일시적으로 에미터-베이스 사이가 순방향으로 바이어스되게 되어, 바이폴라 동작이 성립하게 되는 것이다.
또한, 방식-3에서는 제2c도에 도시한 바와 같이, p형 기판(51), n형 불순물 확산 영역(52) 및 n형 불순물 확산 영역(56)에 의해 형성되는 npn형 트랜지스터의 베이스가 되는 p형 기판(51)이 오픈이기 때문에, -서지에 의해 발생한 전계로 n형 불순물 확산 영역(52)와 n형 불순물 확산 영역(56)이 전자(前者)로부터의 공핍층에 의한 펀치스루을 일으킨다. 이로 인해, 파선으로 도시한 바와 같이 전류가 흘러, 서지가 흡수되게 된다.
그리고, 방식-4에서는 제2d도에 도시한 바와 같이, p형 기판(51), n형 불순물 확산 영역(52) 및 n형 불순물 확산 영역(56)에 의해 형성되는 npn형 트랜지스터의 베이스가 되는 p형 기판(51)이 오픈이기 때문에, +서지에 의해 발생한 전계로 n형 불순물 확산 영역(52)와 n형 불순물 확산 영역(56)이 후자로부터의 공핍층에 의한 펀치스루를 일으킨다. 따라서, 파선으로 도시한 바와 같이 전류가 흘러, 서지가 흡수되게 된다.
여기에서 본 실시예의 입력 보호 회로의 동작을 상기 종래의 제7도에 도시한 입력 보호 회로와 대비하여 나타내면 다음과 같이 된다.
[표 1]
이상과 같이, 모든 모드에 있어서, 바이폴라 동작 또는 펀치스루 동작이 성립하고, 브레이크다운 동작이 없는 고속 동작만으로 서지가 흡수되게 된다.
다음에, 제1b도에 도시한 제2실시예의 회로는 입력단자-V㏄단자 사이의 트랜지스터를 바이폴라가 아니고 MOS 트랜지스터에 의해 구성한 것을 특징으로 한다. 제3도는 그 디바이스 구조를 도시한 것으로, n형 불순물 확산 영역(52,56) 사이의 채널 형성 영역 상에 게이트 전극(57)이 형성되어 있다. 동작 원리는 제2도(특히 제2c도, d도))에 도시한 경우와 마찬가지이다. 이와 같이 입력단자-V㏄단자 사이의 트랜지스터를 MOS 트랜지스터로 구성함으로써, 게이트 전극 패터닝 후의 n형 불순물 도입이라고 하는 프로세스 관리가 n형 불순물 확산 영역(52,56)간 거리의 스케일링(scaling)을 용이하게 하여, 소자간의 분산을 작게 할 수 있다.
다음에, 제1c도에 도시된 것은 전원단자에 부가된 보호 수단인 전원 보호회로이다. 부호(4)로 나타낸 것이 그것에 해당하고, 이 보호 회로(4)는 2개의 n MOS 트랜지스터(41,42)가 접속되고, V㏄단자 또는 GND단자(전원 사이)에 인가되는 ESD로부터 반도체 집적 회로 내부에 형성되는 MOS 트랜지스터 전체에 대해 보호하는 형식을 채용하고 있다. 그 디바이스 구조는 제4도에 도시한 바와 같이 되고, p형 기판(61)의 표면부에 소스, 드레인이 되는 n형 불순물 확산 영역(62)가 형성 되어 있다. 이 n형 불순물 확산 영역(62) 내에는 소스, 드레인이 되는 p형 불순물 확산 영역(63,64)가 형성되고, 그 사이의 채널 형성 영역 상에 게이트 전극(65)가 형성되어 있다. n형 불순물 확산 영역(62), p형 불순물 확산 영역(64), 게이트 전극 (65)는 V㏄단자에 접속되고, p형 불순물 확산 영역(63)은 GND단자에 접속되어 있다. 이로인해, 그들의 n형 불순물 확산 영역(62), p형 불순물 확산 영역(63,64)는 트랜지스터(41)을 형성하고 있다.
p형 기판(61)의 트랜지스터(41)이 내장된 n형 불순물 확산 영역(62)에 인접하여 소스, 드레인이 되는 n형 불순물 확산 영역(66,67)이 형성되고, 그 사이의 채널형성 영역 상에는 게이트 전극(68)이 형성되어 있다. n형 불순물 확산 영역(66)은 V㏄단자에 접속되고, p형 기판(61), n형 불순물 확산 영역(67) 및 게이트 전극(68)은 GND단자에 접속되어 있다.
이와 같이 구성된 전원 보호 회로의 ESD 흡수 원리에 대해 상기 체크시의 ESD 인가 방식에 맞추어 설명한다. 그 인가 방식은 상술한 방식-1 ∼ 방식-4 에 의해 행해진다. 이 경우, 각 방식은,
방식-1 : GND단자를 접지 전위에 접속하고, (-) 전압을 V㏄단자에 인가;
방식-2 : GND단자를 접지 전위에 접속하고, (+) 전압을 V㏄단자에 인가;
방식-3 : GND단자를 접지 전위에 접속하고, (-) 전압을 V㏄단자에 인가;
방식-4 : GND단자를 접지 전위에 접속하고, (+) 전압을 V㏄단자에 인가;
라고 하는 것이다.
그리고, 방식-1에서는 제4a도에 도시한 바와 같이, n형 불순물 확산 영역(62)를 베이스, p형 불순물 확산 영역(63)을 에미터, p형 불순물 확산 영역(64)를 콜렉터로 하는 pnp형 트랜지스터와, p형 기판(61)을 베이스, n형 불순물 확산 영역(66)을 에미터, n형 불순물 확산 영역(67)을 콜렉터로 하는 npn형 트랜지스터가 바이폴라 동작한다. 이로 인해, 파선으로 도시한 바와 같이 전류가 흘러 서지가 흡수된다.
또한, 방식-2에서는 제4b도에 도시한 바와 같이, p형 기판(61)을 베이스, n형 불순물 확산 영역(66)을 에미터, n형 불순물 확산 영역(67)을 콜렉터로 하는 npn형 트랜지스터의 에미터-베이스 사이를 브레이크다운시키는 상태로 되지만, 그것보다도 먼저 n형 웰 영역(62)를 베이스, p형 불순물 확산 영역(63)을 콜렉터, p형 불순물 확산 영역(64)를 에미터로 하는 pnp형 트랜지스터가 바이폴라 동작한다. 이 바이폴라 동작에 의한 파선으로 도시한 바와 같은 전류에 의해 서지가 흡수되게 된다.
또한, 방식-3에서는 제4c도에 도시한 바와 같이, n형 웰 영역(62)를 베이스, p형 불순물 확산 영역(63)을 에미터, p형 불순물 확산 영역(64)를 콜렉터로 하는 pnp형 트랜지스터의 에미터-베이스 사이를 브레이크다운시키는 상태로 되지만, 그것보다도 먼저 p형 기판(61)을 베이스, n형 불순물 확산 영역(66)을 콜렉터, n형 불순물 확산 영역(67)을 에미터로 하는 npn형 트랜지스터가 바이폴라 동작한다. 따라서, 이 경우도 바이폴라 동작에 의한 파선으로 도시한 바와 같이 전류가 흘러, 서지가 흡수 되게 된다.
마지막으로 방식-4에서는 제4d도에 도시한 바와 같이, n형 웰 영역(62)를 베이스, p형 불순물 확산 영역(63)을 에미터, p형 불순물 확산 영역(64)를 콜렉터로 하는 pnp형 트랜지스터와, p형 기판(61)을 베이스, n형 불순물 확산 영역(66)을 에미터, n형 불순물 확산 영역(67)을 콜렉터로 하는 npn형 트랜지스터가 바이폴라 동작하여, 파선으로 도시한 바와 같은 전류에 의해 서지가 흡수되게 된다.
여기에서 본 실시예의 전원 보호 회로의 동작을 상기 종래의 제8도에 도시한 전원 보호 회로와 대비하여 나타내면 다음 과 같이 된다.
[표 2]
이상과 같이, 모든 모드에 있어서, 바이폴라 동작이 성립하고, 브레이크다운 동작이 없는 고속 동작만으로 서지가 흡수되게 된다.
제1d도에 도시한 제2실시예에 관한 전원 보호 회로(4)는 바이폴라 트랜지스터에 의해 형성한 것으므로, npn 트랜지스터(41) 및 pnp 트랜지스터(42)를 구비하고 있고, 그 디바이스 구조는 제5도에 도시한 바와 같이 제4도에 도시한 디바이스로부터 게이트 전극(65,68)을 제거한 것에 상당하고, 동작 원리는 제4도에 도시한 것과 마찬가지이다.
또, 본 청구범위의 각 구성요소에 병기한 도면 참조 부호는 본 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
이상에서 설명한 바와 같이, 청구항 1 기재의 본 발명에 따르면, 입력단자-접지단자 사이에 접속된 제1도전형 기저층 영역이 베이스가 되고, 또 그 입력단자에 인가되는 전압의 극성에 의해 제1의 제2도전형 매립층 영역이 에미터, 콜렉터 중 어느 한쪽이 되고, 동시에 제2의 제2도전형 매립층 영역이 다른 한쪽이 되어 순방향 바이어스되는 바이폴라 트랜지스터를 형성하도록 되어 있으므로, 입력단자에 서지 전압이 인가되면, 당해 트랜지스터의 바이폴라 동작에 의한 순방향 전류에 의해 서지는 흡수된다. 또, 입력단자에 인가되는 어느 극성으로 그 바이폴라 트랜지스터는 역바이어스되어, 바이폴라 동작하지 않게 보일 수 있지만, 기저층 영역에는 매립층 영역보다도 큰 기생 저항이 존재하기 때문에, 서지 전압에 의한 전위 상승은 그 매립층 영역보다도 그 기저층 영역 쪽이 늦고, 일시적으로 에미터-베이스 사이가 순방향으로 바이어스되게 되어, 바이폴라 동작이 성립하게 되는 것이다. 이로 인해, 바이폴라, 펀치 스루에 의해서만 입력단자-전원단자(접지단자) 사이의 서지 흡수가 가능하게 되어, ESD 내량의 향상을 도모할 수 있다.
또한, 청구항 2, 3 기재의 본 발명에 따르면, 접지단자에 접속된 제2도전형 기저층 영역을 베이스로 하고, 제1, 제2의 제1도전형 매립층 영역을 에미터, 콜렉터로 하는 입력단자에 인가된 전압에 의해서는 도통하지 않는 바이폴라 트랜지스터를 형성하도록 되어 있으므로, 전원 전압을 초과하는 전압이 입력단자에 인가되어도 이 입력단자로부터 전원단자로 향하는 전류가 흐르는 것을 방지할 수 있어 내부 회로 보호를 위한 전압 레벨 변환을 실현 할 수 있다.
또한, 입력단자-전원단자 사이에 서지 전압이 인가되면, 그 서지 전압의 극성에 따라서 제1, 제2의 제2도전형 매립층 영역 사이에 전위차가 생기고, 양쪽 영역으로부터 공핍층이 넓어져서 펀치스루를 발생시키도록 되어 있으므로, 그때에 흐르는 전류에 의해 서지가 흡수되게 된다. 또, 입력단자에 인가되는 서지 전압의 극성에 따라서는 서지 흡수시의 전류가 입력단자로부터 전원단자로 향하는 방향으로 흐르지만, 그것은 순시이고, 또 기저 저항층에 의해 감쇠되기 때문에 회로 파괴를 초래하지는 않는다.
청구항 4 기재의 본 발명에 따르면, 제1도전형 기저층 영역을 베이스, 제1, 제2의 제2도전형 매립층 영역을 에미터, 콜렉터로 하는 소자와, 제2도전형 기저층 영역을 베이스, 제1, 제2의 제1도전형 매립층 여역을 에미터, 콜렉터로 하는 소자의 상호로 역도전형이 되는 2개의 바이폴라 트랜지스터를 갖고, 전원단자-접지단자 사이에 인가되는 서지 전압의 극성이 정부 어느것이어도 항상 트랜지스터의 바이폴라 동작을 확보할 수 있으므로, 그 바이폴라 동작시의 전류에 의해 서지를 흡수할 수 있다. 이로인해, 바이폴라에 의해서만 전원단자-접지단자 사이의 서지 흡수가 가능해지고, ESD 내량의 향상을 도모할 수 있다.

Claims (9)

  1. 반도체 집적 회로 디바이스의 보호 회로에 있어서, 제1도전형 반도체 기판; 상기 제1도전형 반도체 기판의 표면상에 형성되고, 입력 단자 및 출력 단자에 접속되는 제2도전형 웰 영역; 상기 제2도전형 웰 영역의 표면상에 형성되고, 상기 입력 단자에 접속되는 상기 제1도전형의 제1확산 영역; 및 상기 제2도전형 웰 영역의 상기 표면상에 형성되고, 제1전원 단자에 접속되는 상기 제1도전형 제2확산 영역을 포함하고, 서지 전압이 상기 입력 단자에 인가되는 경우, 상기 인가된 서지 전압은, 베이스로서 기능하는 상기 제2도전형 웰 영역과 함께 상기 제1도전형의 상기 제1및 제2확산 영역에 의해 형성되는 바이폴라 트랜지스터에 의해 흡수되는 것을 특징으로 하는 반도체 집적 회로 디바이스의 보호 회로.
  2. 제1항에 있어서, 상기 반도체 기판의 상기 표면상에 형성되고, 상기 입력 단자에 접속되는 제2도전형의 제1확산 영역; 및 상기 제2도전형의 상기 제1확산 영역으로부터 소정 거리가 이격되어 상기 반도체 기판의 상기 표면상에 형성되고, 제2전원단자에 접속된 상기 제2도전형의 제2확산 영역을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스의 보호 회로,
  3. 제2항에 있어서, 상기 반도체 기판상에서 절연막을 통해 상기 제2도전형의 제1및 제2확산 영역 사이에 형성되고, 상기 입력 단자에 접속되는 게이트 전극을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스의 보호 회로.
  4. 반도체 집적 회로 디바이스의 보호 회로에 있어서, 제1도전형 반도체 기판; 상기 제1도전형 반도체 기판의 펴면상에 형성되고, 제1전원 단자에 접속되는 제2도전형 웰(well) 영역; 상기 제1전원 단자에 접속된 상기 제1도전형의 제1확산 영역, 및 제2전원 단자에 접속된 상기 제1도전형의 제2확산 영역-상기 제1도전형의 상기 제1및 제2확산 영역은 서로 소정의 거리로 이격되어 상기 제2도전형 웰 영역의 표면상에 함께 형성됨 - ; 및 상기 제1전원 단자에 접속된 상기 제2도전형의 제1확산 영역, 및 상기 제2전원 단자에 접속된 제2도전형의 제2확산 영역-상기 제2도전형의 상기 제1및 제2확산 영역은 상기 제1도전형 기판의 상기 표면상에 함께 형성됨 - 을 포함하고, 서지 전압이 상기 제1및 제2전원 단자에 각각 인가될 때, 상기 인가된 서지 전압은 , 베이스로서 기능하는 상기 제2도전형 웰 영역과 함께 상기 제1도전형의 상기 제1및 제2확산 영역에 의해 형성되는 제1바이폴라 트랜지스터, 및 베이스로서 기능하는 상기 반도체 기판과 함께 상기 제2도전형의 상기 제1및 제2확산 영역에 의해 형성되는 제2바이폴라 트랜지스터에 의해 흡수되는 것을 특징으로 하는 반도체 집적 회로 디바이스의 보호 회로.
  5. 제4항에 있어서, 상기 제2도전형 웰 영역의 평면상에서 절연막을 통해 상기 제1도전형의 제1및 제2확산 영역 사이에 형성되고, 상기 제1전원 단자에 접속되는 제1게이트 전극; 및 상기 반도체 기판의 상기 표면상에서 상기 절연막을 통해 상기 제2도전형의 제1및 제2확산 영역 사이에 형성되고, 상기 제2전원 단자에 접속되는 제2게이트 전극을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스의 보호 회로.
  6. 반도체 집적 회로 디바이스의 입력 보호 회로에 있어서, 접지된 베이스와 제1전원에 접속된 콜렉터를 가지는 NPN 바이폴라형 제1트랜지스터; 베이스와 제2전원에 접속된 콜렉터를 가지는 PNP 바이폴라형 제2트랜지스터; 및 상기 제1과 제2트랜지스터간의 중간 접합점과 상기 제2트랜지스터의 베이스에 함께 접속된 입력 단자 및 출력 단자를 포함하고, 서지 전압이 상기 입력 단자에 입력되는 경우, 상기 제1과 제2트랜지스터가 브레이크 다운이 발생하지 않고, 바이폴라 트랜지스터 동작이나 펀지 쓰루 현상을 일으키도록 상기 제1및 제2전원을 선택하는 것을 특징으로 하는 반도체 집적 회로 디바이스의 입력 보호 회로.
  7. 제6항에 있어서, 상기 출력 단자에 접속된 저항을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스의 입력 보호 회로.
  8. 반도체 집적 회로 디바이스의 입려 보호 회로에 있어서, 게이트와 제1전원에 접속된 백게이트 및 제2전원에 접속된 한 단을 가지는 N 채널 MOS형 제1트랜지스터; 베이스와 상기 제2전원에 접속된 콜렉터를 가지는 PNP 바이폴라형 제2트랜지스터; 및 상기 제1과 제2트랜지스터간의 중간 접합점과 상기 제2트랜지스터의 베이스에 함께 접속되는 입력 단자 및 출력 단자를 구비하고, 서지 전압이 상기 입력 단자에 인가되는 경우, 상기 제1과 제2트랜지스터가 브레이크 다운이 발생하지 않고, 바이폴라 트랜지스터 동작이나 펀치 쓰루 현상을 일으키도록 상기 제1및 제2전원을 선택하는 것을 특징으로 하는 반도체 집적 회로 디바이스의 전원 보호 회로.
  9. 제8항에 있어서, 상기 출력 단자에 접속된 저항을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 디바이스의 전원 보호 회로.
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