KR19990078148A - 반도체장치 - Google Patents

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Abstract

반도체 장치는 그 입출력부에 보호 회로를 포함하는데, 보호 회로는 다수의 보호 MOS 트랜지스터를 포함한다. 보호 트랜지스터의 n 형 소스/드레인 영역(14n, 16n)과 보호 트랜지스터의 소스/드레인 영역(14n, 16n)을 둘러싸도록 p 웰(11b)에 형성된 가드 링 사이에는 확산 영역(10a)이 배치된다. 확산 영역(10a)은 저도핑된 p형 또는 n 형이고, 보호 트랜지스터에 관련되어 형성된 기생 바이폴라 트랜지스터(12)의 저항 값을 증가시킨다. 저항값의 증가는 반도체 장치의 내부 회로의 ESD 고장에 대한 보호 장치의 보호 기능에 조력한다.

Description

반도체 장치{Semiconductor device having a protective circuit}
본 발명은 보호 회로를 갖는 반도체 장치에 관한 것으로서, 보다 구체적으로는 정전기 파괴(electrostatic breakdown)로부터 반도체 장치의 내부 회로를 보호할 수 있는 보호 트랜지스터의 구조에 관한 것이다.
일반적으로, 제조 과정 또는 검사 공정 중에 또는 전자 기기 상에 반도체 장치를 장착하는 단계 중에, 반도체 장치에 정전기 전하가 침입하면, 반도체 장치의 내부 회로는 파괴되는 경향이 있다. 따라서, 일반적으로 반도체 장치의 입출력부에는 내부 회로를 외부 회로에 접속시키는 보호 트랜지스터가 제공된다.
도 1a 및 도 1b는 전형적인 반도체 장치의 다수의 입출력 회로부 중에서 2개의 회로를 도시한다. 이들 입출력 회로부는 내부 회로를 둘러싸기 위해 반도체 장치의 칩의 주변부에 제공된다. 입출력 회로부 각각은 nMOSFET(31) 및 pMOSFET(32)로 구성된다. 도 1a 및 도 1b에 도시된 것처럼, 기판 상부의 배선에 의해, 입출력부는 보호 회로 또는 출력 버퍼로서 선택적으로 제조된다. 대안적으로, 입출력부의 일부가 보호 회로로서 제조되고, 나머지 부분은 출력 버퍼로서 형성된다. 그런 트랜지스터의 구조를 nMOSFET(31)를 참조하여 설명한다. 본 예에서, 각 nMOSFET(31)는 4개의 보호 트랜지스터를 포함한다. 드레인 영역(14n)은 한쌍의 게이트 전극(15n)에 공통으로 접속된다. 유사하게, 형성된 소스 영역(16n)은 한쌍의 게이트 전극(15n)에 공통으로 접속된다. 비어홀(via hole)(13)은 상부의 배선층과 하부의 드레인 영역(14n) 또는 소스 영역(16n) 사이에 접속을 제공한다. 각 가드 링(guard ring)(18n)은 드레인 영역(14n) 및 소스 영역(16n)을 둘러싸도록 형성되고 접지선(GND)(nMOSFET(31)의 경우)에 접속된다. 트랜지스터를 둘러싸는 가드 링(18n)은 웰 또는 기판의 전위를 고정시킨다. nMOSFET(31)의 경우에, 드레인 영역(14n) 및 소스 영역(16n)은 N+ 확산층에 의해 구현되고, 가드 링(18n)은 P+ 확산층에 의해 구현되며, 웰(11n)은 P 전도형이다. 대조적으로, pMOSFET(32)의 경우에, 드레인 영역(14p) 및 소스 영역(16p)은 P+ 확산층으로 형성되고, 가드 링(18p)은 N+ 확산층으로 형성되며, 웰(11p)은 N 전도형이다. 가드 링(18p)은 전원선(VDD)에 접속된다.
도 1a는 입력 보호 회로인 경우의 입출력부의 평면도이고, 도 2a는 도 1a의 입출력부의 등가 회로도이다. nMOSFET(31)의 드레인 영역(14n) 및 pMOSFET(32)의 드레인 영역(14p)은 함께 상부 배선(14a)을 통해 패드(22) 및 내부 회로의 도시되지 않은 입력 버퍼에 접속된다. nMOSFET(31)의 소스 영역(16n)은, 비어홀(13)을 통해, 접지선(GND)뿐 아니라 게이트 전극(15n)에도 접속된다. pMOSFET(32)의 소스 영역(16p)은, 비어홀(13)을 통해, 전원선(VDD)뿐 아니라 게이트 전극(15p)에도 접속된다. 이들 접속을 통해, 입출력부는 입력 보호 회로로서 기능한다.
도 1b는 출력 버퍼인 경우의 입출력부의 평면도이고, 도 2b는 도 1b의 입출력 회로부의 등가 회로도이다. nMOSFET의 드레인 영역(14n) 및 pMOSFET의 드레인 영역(14p)은 또다른 배선(14a)을 통해 또다른 패드(22)에 접속된다. 게이트 전극(15n 및 15p)은 내부 회로의 도시되지 않은 출력 프리 버퍼(pre-buffer)의 출력에 접속된다. 출력 프리 버퍼가 한 쌍의 상보형 출력선을 가질 경우, 게이트 전극(15n 및 15p)은 한 쌍의 신호선을 통해 출력 프리 버퍼에 접속된다. 출력 프리 버퍼가 단일 출력을 가질 경우, 게이트 전극(15n 및 15p)은 단일 신호선(도시되지 않음)을 통해 출력 프리 버퍼에 접속된다. nMOSFET(31)의 소스 영역(16n)은 비어홀(13)을 통해 접지선(GND)에 접속되고, pMOSFET(32)의 소스 영역(16p)은 비어홀(13)을 통해 전원선(VDD)에 접속된다. 이들 접속을 통해, 입출력 회로부는 인버터 및 보호 회로로서 기능한다.
도 2c는 일부가 입력 보호 회로로서 형성되고 나머지 부분이 출력 버퍼로서 형성되는 입출력 회로부의 등가 회로도이다. 이 경우, pMOSFET(32) 및 nMOSFET(31) 각각의 4개의 트랜지스터 중에서, 2개의 트랜지스터는 입력 보호 회로를 형성하기 위해 사용되고, 나머지 트랜지스터는 출력 버퍼를 형성하기 위해 사용된다. 입력 보호 회로를 형성하기 위한 접속과 출력 버퍼를 형성하기 위한 접속은 전술된 경우와 유사하게 수행된다. 즉, nMOSFET(31)의 드레인 영역(14n) 및 pMOSFET(32)의 드레인 영역(14p)은 함께 배선층(14a)을 통해 패드(22)에 접속된다. 입력 보호 회로를 형성하는 nMOSFET(31)의 소스 영역(16n)은 비어홀(13)을 통해 접지선(GND) 및 게이트 전극(15n)에 접속된다. pMOSFET(32)의 소스 영역(16p)은 비어홀(13)을 통해 전원선(VDD) 및 게이트 전극(15p)에 접속된다. 출력 버퍼를 형성하는 트랜지스터의 게이트 전극(15n 및 15p)은 내부 회로의 도시되지 않은 출력 프리 버퍼에 접속된다. nMOSFET(31)의 소스 영역(16n)은 비어홀(13)을 통해 접지선(GND)에 접속되고, pMOSFET(32)의 소스 영역(16p)은 비어홀(13)을 통해 전원선(VDD)에 접속된다. 이들 접속을 통해, 입출력부는 입력 보호 회로 및 출력 버퍼로서 기능한다.
다음에, 도 3a 및 도 3b를 참조하여 입출력 회로부에 의해 형성된 입력 보호 회로의 동작을 설명한다. 도 3a는 보호 트랜지스터의 입출력 특성을 도시하는 그래프이다. 도 3a에서, 드레인(14n) 및 소스(16n)는 N+ 확산층으로 형성되고, 게이트(15n) 하부에 위치한 P웰(11)의 부분은 P 전도형이므로, 게이트(15n)의 하부에는 NPN 기생 트랜지스터(12)가 형성된다. 특히, 드레인(14n)은 기생 트랜지스터(12)의 콜렉터(14c)에 대응하며, P웰(11)은 베이스(11c)에 대응하며, 소스(16n)는 에미터(16c)에 대응한다. 콜렉터(14c)는 패드(22)에 접속되고, 에미터(16c)는 가드 링(18n)과 함께 접지에 접속된다. 베이스(11c)와 가드 링(18n) 사이에는 기생 저항(17)이 형성된다. 정상적인 상태에서는 베이스(11c)에 전압이 인가되지 않으므로, 기생 트랜지스터(12)는 오프 상태이다.
다음에, 도 3b를 참조하여 보호 트랜지스터의 원리를 설명한다. 가로 좌표는 에미터-콜렉터 전압(소스-드레인 전압)을 나타내고, 세로 좌표는 콜렉터 전류를 나타낸다. 정전기 전하에 기인하여 패드로부터 정극성 서지 전압이 침입한다고 가정하면, 콜렉터(14c)와 에미터(16c) 사이에는 강력한 전계가 발생되고, 그 결과 게이트(15n) 주변의 게이트 영역(14n)에 파괴가 시작된다(도 3b의 BVDS ③). 이 파괴에 기인하여, 작은 파괴 전류가 패드(22)에서 P웰(11)로 흐르고, 다음에 도 3a의 경로 ①을 따라 기생 저항(17) 및 가드 링(18n)을 통해 접지로 흐른다. 기생 저항(17)을 통해 작은 파괴 전류가 흐를 때, 기생 저항(17)의 양단에 전압이 발생되므로 베이스(11c)의 전위가 증가된다. 베이스(11c)의 전위가 에미터(16c)에 비해 0.6 내지 0.7 볼트(즉, 기생 트랜지스터의 임계 전압 VBE) 초과되면, 기생 트랜지스터(12)가 온 됨으로써, 도 3a의 경로 ②를 따라 콜렉터(14c)로부터 에미터(16c)로 전류가 흐르기 시작한다. 이 단계에서의 콜렉터 전압은 초기 파괴 전압(V1)으로 언급될 것이고, 이 상태에서의 콜렉터 전류는 콜렉터 전류(I1)로 언급될 것이다(도 3b의 점 ④). 기생 트랜지스터(12)가 온될 때, 에미터-콜렉터 전압은, 기생 트랜지스터(12)의 성능에 따라 도 3b의 점 ⑤에서 결정되는 스냅백 전압(snap back voltage)(Vsnp)으로 급격히 감소된다.
ESD 서지에 기인한 전류가 더 증가할 때, 도 3a의 경로 ① 및 ②를 따라 기생 트랜지스터(12) 및 기생 저항(17)을 통해 접지로 전류가 흐르기 시작한다. 그러나, 기생 트랜지스터(12)의 내부 저항에 기인하여, 도 3b에 스냅백 영역으로 도시된 것처럼 에미터 콜렉터 전압은 콜렉터 전류의 증가에 따라 증가된다. 에미터-콜렉터 전압이 기생 트랜지스터(12)의 내압을 초과하면, 도 3b에 도시된 상태 ⑥에서 기생 트랜지스터가 파괴된다. 도 3b에서, 기생 트랜지스터(12)의 파괴시의 에미터-콜렉터 전압은 Vmax로 표시되고, 파괴시의 콜렉터 전류는 Imax로 표시된다.
pMOSFET(32)는 nMOSFET(31)의 경우와 유사하게 동작하지만, pMOSFET(32)에 PNP 기생 트랜지스터가 형성되므로 pMOSFET(32)는 부극성 서지 전압에 대한 보호를 제공한다는 점에서, pMOSFET(32)의 동작은 nMOSFET(31)의 동작과 다르다. 이런 식으로, 수 만 볼트 정도의 ESD 서지가 패드(22)에 인가되는 경우에도, 드레인(14n)의 전압은 nMOSFET(31) 및 pMOSFET(32)를 포함하는 보호 전류에 의해 수 십 볼트 정도로 낮게 억제될 수 있다. 따라서, ESD 서지에 기인한 과대 전압은 내부 회로에 전달되지 않고, 따라서 내부 회로의 파괴가 방지된다.
보호 회로에서, 내부 파괴 전압(V1)은 기생 저항(17)의 저항값에 의존하여 변한다. 내부 회로를 보호하기 위해, 전압(V1)은 가능한 한 감소되는 것이 바람직하다. 그러나, 기생 트랜지스터(12)가 통상의 신호에 응답하여 동작하면, 내부 회로는 기능에 실패할 것이다. 따라서, 초기 파괴 전압(V1)은 통상의 신호의 전압보다 수 배 더 커야한다. 원하는 초기 파괴 전압(V1)을 확보하기 위해, P웰(11)의 기생 저항(17)의 저항값은 특정값에 설정되어야 한다. P웰(11)의 불순물 농도는 내부 회로를 형성하는 트랜지스터의 성능 및 다른 요소에 따라 결정되고, 따라서, 기생 저항(17)의 저항값은 P웰(11)의 불순물 농도의 변화를 통해 결정될 수 있다. P웰(11)의 불순물 농도가 변화되어야 할 경우, P웰(11)의 불순물 농도를 변화시키기 위해 내부 회로 및 입출력 회로부에 대해 다른 웰을 형성하는 별도의 공정이 제공되어야 한다. 이것은 공정 수를 증가시키므로, 반도체 장치의 비용을 증가시킨다. 따라서 이 방법은 양호하지 못하다.
기생 저항(17)의 저항값을 특정 값에서 설정하기 위해, 소스(14n)와 가드 링(18n) 사이의 거리(20)가 원하는 값으로 설정될 수도 있다. 한편, 반도체 장치의 비용 감소 및 동작 속도 증가에 대한 요구에 응답하여, 해마다 내부 회로를 구성하는 회로 소자들이 점진적으로 소형화되어 왔다. 반도체 장치의 크기를 감소시키기 위해, 비례 축소 규칙(scaling-down rule)에 따라 기판의 물순물 농도가 증가되어야 한다. 기판의 비저항은 불순물 농도의 증가에 따라 감소되므로, 저항값을 증가시키기 위해서는 가드 링과 소스 사이의 거리는 저항값이 증가되어야 한다. 기판의 불순물 농도가 2.0×1017cm-3인 예시된 경우에, 가드 링과 소스 사이의 거리는 10㎛에 설정되어야 한다. 그러나, 이런 비교적 큰 거리는 보호 트랜지스터가 차지하는 면적을 증가시켜 집적도의 증가를 방해한다.
도 1a 및 도 1b는 종래의 반도체 장치의 평면도로서, 도 1a는 입력 보호 회로로서 제조된 입출력 회로부를 도시하는 도면, 도 1b는 출력 버퍼로서 제조된 입출력 회로를 도시하는 도면.
도 2a 내지 2c는 입출력 회로부의 회로도로서, 도 2a 및 도 2b는 도 1a 및 도 1b의 입출력 회로부의 회로도, 도 2c는 일부가 출력 버퍼로서 제조되는 입출력 회로부의 회로도.
도 3a는 종래의 반도체 장치의 단면도, 도 3b는 도 3a의 보호 트랜지스터의 동작을 도시하는 그래프.
도 4a는 본 발명의 제 1 실시예에 따른 반도체 장치의 평면도, 도 4b는 도 4a의 A-A'선을 따라 절단된 단면도, 도 4c는 등가 회로도.
도 5a는 본 발명의 제 2 실시예에 따른 반도체 장치의 평면도, 도 5b는 도 5a의 A-A'선을 따라 절단한 단면도.
도 6a는 본 발명의 제 3 실시예에 따른 반도체 장치의 평면도, 도 6b는 도 6a의 A-A'선을 따라 절단한 단면도.
도 7a는 본 발명의 제 4 실시예에 따른 반도체 장치의 평면도, 도 7b는 도 7a의 A-A'선을 따라 절단한 단면도.
도 8a는 본 발명의 제 5 실시예에 따른 반도체 장치의 평면도, 도 8b는 도 8a의 A-A' 선을 따라 절단한 단면도.
도 9a는 본 발명의 제 6 실시예에 따른 반도체 장치의 평면도, 도 9b는 도 9a의 A-A'선을 따라 절단한 단면도.
도 10a는 본 발명의 제 7 실시예에 따른 반도체 장치의 평면도, 도 10b는 도 10a의 A-A'선을 따라 절단한 단면도.
도 11a는 본 발명의 제 8 실시예에 따른 반도체 장치의 평면도, 도 11b는 도 11a의 A-A'선을 따라 절단한 단면도.
도 12a는 본 발명의 제 9 실시예에 따른 반도체 장치의 평면도, 도 12b는 도 12a의 보호 트랜지스터의 동작을 도시하는 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
10 : P형 기판 11 : P웰
12 : 기생 트랜지스터 13 : 비어홀
17a 내지 17h : 기생 저항 19 : 필드 산화막
20 : 소스·가드 링 간격 22 : 패드
25 내지 30 : 제 2 도전형의 기판 영역
31, 32 : 트랜지스터
33, 34 : 보호 트랜지스터
전술된 견지에서, 본 발명의 목적은 반도체 장치의 소형화에 적합한 보호 트랜지스터의 구조를 제공하는 것이다.
본 발명은, 실시예에서, 제 1 전도형 또는 제 1 전도형과 반대인 제 2 전도형의 기판 영역을 갖는 반도체 기판과, 반도체 기판의 표면 영역상에 형성되며 제 1 불순물 농도를 갖는 제 1 전도형의 웰 영역과, 웰 영역내의 반도체 기판의 표면 영역상에 배치된 제 1 전도형의 가드 링과, 제 2 전도형의 소스/드레인 영역을 가지며 웰 영역에 의해 둘러싸인 MOS 트랜지스터 및, MOS 트랜지스터의 소스/드레인 영역과 가드 링 사이에 배치되며, 제 2 전도형 또는 제 1 농도보다 낮은 제 2 불순물 농도를 갖는 제 1 전도형의 확산 영역을 포함하는 반도체 장치를 제공한다.
전술된 본 발명의 반도체 장치의 실시예에 따르면, 제 1 또는 제 2 전도형의 기판 영역은 보호 트랜지스터의 소스와 가드 링 사이에 제공되므로, 기생 바이폴라 트랜지스터의 기생 저항이 증가될 수 있고, 그에 따라 소스와 가드 링 사이의 거리가 커질 필요가 없으므로 반도체 장치에 대한 작은 칩 크기가 달성될 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 장점은 첨부된 도면을 참조하는 이하의 설명으로부터 명백해 질 것이다.
일반적으로, 본 발명에 따른 반도체 장치의 입출력 회로부는 종래 기술로 설명된 입출력 회로의 경우에서처럼, nMOSFET 및 pMOSFET를 포함하는 한쌍의 MOSFET를 포함한다. 기판상에 형성된 상부 배선에 의해, 입출력 회로부는 보호 회로 또는 출력 버퍼로서 선택적으로 제조된다. 대안적으로, 입출력 회로부의 일부가 보호 회로로 제조되고, 나머지 부분은 출력 버퍼로 형성된다. 본 발명의 반도체 장치의 입출력 회로부에 사용된 배선은 종래의 입출력 회로부에 사용된 것과 유사하므로 그 설명은 생략한다. 또한, 다음 설명에서는, 입출력 회로부의 트랜지스터들 중에서, pMOSFET는 극성을 제외하면 nMOSFET와 유사한 구조를 가지므로, nMOSFET의 구조만이 상세히 설명될 것이다.
(제 1 실시예)
본 발명의 보호 회로에 대한 nMOSFET의 개략적 구조를 도시하는 도 4a 내지 도 4c를 참조하면, P 전도형(이하 단순히 P형이라 칭함) 기판(10)상에 제 1 P웰(11a)이 형성되고, 제 1 P웰(11)에는 4개의 트랜지스터(33 및 34)가 형성된다. 또한, 제 1 P웰(11a)을 소정의 거리를 두고 둘러싸도록 고리형의 제 2 P웰(11b)이 형성된다. 제 2 P웰(11b)에는 P+ 확산 영역으로서 형성되어 트랜지스터(33 및 34)를 둘러싸는 가드 링(18n)이 제공된다. 가드링(18n)의 내측에 인접하여, P웰(11)보다 낮은 불순물 농도를 갖는 저도핑된 P형 영역(10a)이 필드 산화막(19)의 하부를 따라 제공된다. 본 명세서에서는, 4개의 트랜지스터(33 및 34) 중에서, 가드 링(18n)에 인접한 트랜지스터들은 제 1 트랜지스터(33)로 언급될 것이고, 제 1 트랜지스터(33) 사이에 위치한 트랜지스터들은 제 2 트랜지스터(34)로 언급될 것이다. 제 1 및 제 2 트랜지스터(33 및 34)의 드레인(14n)은 배선(14a)을 통해 패드(22) 및 내부 회로에 접속되고, 제 1 및 제 2 트랜지스터(33 및 34)의 소스(16n) 및 게이트(15n)는 배선(16a)을 통해 접지에 접속된다. 본 실시예에서, 제 1 및 제 2 P웰(11a 및 11b)은 각각 3㎛의 깊이와 1×1017cm-3의 불순물 농도를 갖는다. 제 1 P웰(11a)과 제 1 P웰(11b) 사이의 거리는 0.75㎛로 결정된다. 가드 링(18n)은 1㎛의 폭을 가지며, 모든 트랜지스터는 W=100㎛ 및 L=0.4㎛의 동일한 채널 크기를 갖는다. 저도핑된 P형 영역(10a)은 반도체 기판(10)의 표면 영역에 의해 구현되며, 1×1017cm-3의 불순물 농도를 갖는다.
다음에, 도 4b를 참조하여 동작에 대해 설명한다. 종래 기술의 경우에서 처럼, 가드 링(18n)에 인접한 제 1 트랜지스터(33)에 대응하는 위치에는, 드레인(14n)이 콜렉터로 기능하고, 소스(16n)가 에미터로 기능하고, 제 1 P웰(11a)이 베이스로 기능하는 NPN 기생 트랜지스터(12)가 형성된다. 베이스와 가드 링(18n) 사이에는 기생 저항(17a)이 형성된다. 정전기 전하에 기인한 서지 전압이 패드(22)에 인가될 때, 드레인에는 배선(14a)을 통해 서지 전류가 흐르고, 그 결과 드레인 영역(14n)과 제 1 P웰(11a) 사이의 계면에는 파괴가 발생한다. 파괴에 기인하여, 패드(22)로부터 기생 저항(17a)을 통해 가드 링(18n)으로 서지 전류가 흐른다. 즉, 서지 전류는 제 1 P웰(11a)을 통해, 저도핑된 P형 영역(10a) 및 제 2 P웰(11b)로, 다음에 접지로 흐른다. 기생 저항(17a)을 통해 서지 전류가 흐를 때, 기생 저항(17a) 양단에는 전압 강하가 발생된다. 기생 트랜지스터(12)의 베이스 전압이 임계 전압(VBE)을 초과할 때, 기생 트랜지스터(12)를 통해 전류가 흐르고, 그 결과 콜렉터 전압은 소정값 이하로 억제된다. 이런 식으로, 보호 회로는 ESD 서지가 내부 회로에 전달되는 것을 방지함으로써 내부 회로를 보호한다.
전술된 것처럼, 본 실시예의 기생 저항(17a)은, 제 1 P웰(11a), 저도핑된 P형 영역(10a) 및, 제 2 P웰(11b)내에 형성된다. 저도핑된 P형 영역(10a)의 불순물 농도는 제 1 및 제 2 P웰(11a 및 11b)의 불순물 농도보다 2 자리 더 낮기 때문에, 저도핑된 P형 영역(10a)의 비저항은 크다. 따라서, 기생 저항(17a)의 길이가 P웰(11)에 의해 구현된 종래의 기생 저항(17)의 길이 보다 작더라도, 기생 저항(17a)의 저항값은 종래의 기생 저항(17)의 저항값과 같아질 수 있다. 종래, 가드 링(18n)과 가드 링(18n)에 인접한 제 1 트랜지스터(33)의 소스 영역(16n) 사이의 거리는 10㎛ 정도이다. 이와 대조적으로, 거리가 약 3㎛로 감소되더라도 유사한 기생 저항이 획득될 수 있다. 따라서, nMOSFET(31)의 크기가 감소될 수 있으므로, 반도체 장치의 칩 크기가 감소될 수 있다. 또한, 제 1 P웰(11a)과 제 2 P웰(11b) 사이의 저도핑된 P형 영역(10a)은 내부 회로의 웰에 대한 마스크 패턴의 변형을 통해 형성될 수 있으므로, P형 영역(10a)은 추가 제조 공정 없이 형성될 수 있다.
(제 2 실시예)
도 5a 및 도 5b를 참조하면, 본 발명에 따른 반도체 장치는, P형 또는 제 1 전도형의 저도핑된 영역으로서 형성된 P형 기판 영역(10b)이 가드 링(18n)과 가드링(18n)에 인접한 보호 트랜지스터 사이에만 제공된다는 것을 제외하면, 제 1 실시예와 유사하다. 특히, P형 기판 영역(10b)은, 제 1 트랜지스터(33) 각각과, 게이트(15)의 세로 방향과 평행하게 확장되는 가드 링(18n)의 대응 측 사이에 형성되며, 제 1 및 제 2 트랜지스터(33 및 34) 각각과, 게이트(15)의 세로 방향에 수직으로 확장되는 가드 링(18n)의 대응 측 사이에는 형성되지 않는다. 도 5b에 도시된 것처럼, 제 1 트랜지스터(33)와 가드 링(18n) 사이의 P형 기판 영역(10b) 각각은 필드 산화막(19) 아래에 형성된다. 제 1 실시예에서처럼, 본 실시예의 기생 저항(17b)은 제 1 P웰(11a), 저도핑된 P형 영역(10b), 제 2 P웰(11b)에 의해 형성된다. 기존의 반도체 장치에서, 입출력 단자 수는 때로는 수 천 개에 달한다. 또한, 전술된 것처럼, 입출력 회로부는 반도체 장치를 구성하는 칩의 주변부에 배치된다. 따라서, 칩의 긴 쪽(도 5a의 좌우 방향)에 평행한 방향에서 각 입출력부의 크기가 작아지지 않으면 다수의 입출력부가 배치될 수 없다. 이와 대조적으로, 칩의 긴쪽에 수직인 방향(도 5a의 세로 방향)에는 충분한 공간이 있으므로, 칩의 긴쪽에 수직인 방향에서, 트랜지스터와 가드링(18n) 사이의 거리는 종래의 값으로 유지될 수 있다. 따라서, 저도핑된 P형 영역(10b)의 제공에 의해 도 5a의 좌우 방향에서 종래의 기생 저항과 동일한 저항값이 확보될 수 있다. 제 1 및 제 2 P웰(11a 및 11b)은 도 5a의 수직 방향에서 함께 접속되지만, 수직 방향에서 가드 링(18n)과 소스 사이의 거리는 종래의 거리와 동일해 질 수 있으므로, 수직 방향에서 종래의 기생 저항과 동일한 저항 값이 확보될 수 있다. 저도핑된 P형 영역(10a)의 폭은 예컨대 3㎛로 설정되고, 수직 방향에서 가드 링과 소스 사이의 거리는 예컨대 약 10㎛로 설정된다. 그 결과, 입력 보호 회로의 파괴 전압은 종래의 입력 보호 회로에서와 동일하게 될 수 있다. 또한, 제 1 P웰(11a)과 제 2 P웰(11b) 사이의 저도핑된 P형 영역(10b)은 웰에 대한 마스크 패턴의 변형에 의해 형성될 수 있으므로, 저도핑된 P형 영역(10b)은 임의의 특정 제조 공정의 추가 없이 형성될 수 있다.
(제 3 실시예)
도 6a 및 도 6b를 참조하면, 본 실시예에 따른 반도체 장치는, 제 2 전도형 영역을 구현하는 N 웰(25)이 제 1 웰 영역(11a)과 제 2 웰 영역(11b) 사이에 제공되는 것을 제외하면 제 1 실시예와 유사하다. N 웰(25)은 제 1 및 제 2 웰 영역(11a 및 11b)의 전도형과 반대 전도형이므로, 정극성 ESD 서지 전류가 제 1 웰 영역(11a)에 침입할 경우, 서지 전류에 의해 운반된 전류는 N 웰(25)로 이동될 수 있지만, N 웰(25)로부터 제 2 웰 영역(11b)으로 이동될 수 없다. 따라서, 서지 전류는 P형 기판(10) 및 제 2 P 웰(11b)을 통해 가드 링(18n)으로 흐르고, 다음에 접지로 흐른다. 따라서, 기생 저항(17c)은 제 1 P 웰(11a), P형 기판(10) 및, 제 2 P 웰(11b)에 의해 형성된다. 기생 저항(17c)이 형성되는 경로에는 제 1 실시예의 경우에서처럼 P형 저도핑된 기판(10)이 제공되므로, 기생 저항(17c)이 P 웰(11)만으로 형성되는 경우보다 짧은 거리에서 원하는 저항값을 갖는 기생 저항(17c)이 형성된다.
종래, 가드 링(18n)과 가드 링(18n)에 인접한 제 1 트랜지스터(33)의 소스 영역(16n) 사이의 거리는 10㎛ 였다. 이와 대조적으로, 거리가 약 3㎛로 감소되더라도 종래의 기생 저항과 동일 저항 값이 획득될 수 있다. 따라서, nMOSFET(31)의 크기가 감소될 수 있고, 그 결과, 반도체 장치의 칩 크기가 감소될 수 있다. 또한, 제 1 P 웰(11a)과 제 2 P 웰(11b) 사이에 배치된 N 웰(25)은 집적 회로에서 N 웰을 형성하는 공통 제조 공정에서 형성될 수 있으므로, N 웰(25)은 특정 제조 공정의 추가 없이, 마스크 패턴의 변형을 통해 형성될 수 있다.
(제 4 실시예)
도 7a 및 도 7b를 참조하면, 본 실시예에 따른 반도체 장치는, 가드 링(18n)과 가드 링(18n)에 인접하게 배치된 보호 트랜지스터 각각의 소스(16n) 사이에만 N 웰(26)이 제 2 전도형으로 형성된다는 것을 제외하면, 제 3 실시예와 유사하다. 특히, N 웰(26)은, 제 1 트랜지스터(33) 각각과 게이트(15n)의 세로 방향에 평행하게 확장되는 가드 링(18n)의 대응 측 사이에 형성되고, 제 1 및 제 2 트랜지스터(33 및 34) 각각과 게이트(15n)의 세로 방향에 수직으로 확장되는 가드 링(18n)의 대응 측 사이에는 형성되지 않는다. 도 7b에 도시된 것처럼, 제 1 트랜지스터(33)와 가드링(18n) 사이의 N 웰(26) 각각은 필드 산화막(19) 아래에 형성된다. 본 실시예에서, 기생 저항(17d)은, 도 7a에서 수평 방향으로 연장되는 경로를 따라, 제 1 P 웰(11a), 저도핑된 P형 기판(10a) 및, 제 2 P 웰(11b)에 의해 형성된다. 또한, 기생 저항(17d)은 도 7a에서 수직 방향을 따라 연장되는 경로에서 제 1 P 웰(11a) 만으로 형성된다. 제 2 실시예의 경우에서처럼, 수평 및 수직 방향에서, 가드 링(18n)과 소스(16n) 사이의 거리는, 기생 저항(17c)이 원하는 거리를 갖도록 결정된다. 또한, 제 3 실시예의 경우에서처럼, 제조 공정의 수는 증가되지 않는다.
(제 5 실시예)
도 8a 및 도 8b를 참조하면, 본 실시예에 따른 반도체 장치는, 제 2 전도형 영역에 의해 구현된 N 웰(27)이 가드 링(18b)의 안쪽에 인접한 필드 산화막(19) 아래에 형성됨으로써, N 웰(27)의 안쪽 에지가 소스 영역(18n)으로 0.5㎛ 만큼 돌출되고, 소스 영역(16n) 및 N 웰(27)이 접지에 접속된다는 것을 제외하면, 제 3 실시예와 유사하다. 확산 공정에서 제조될 수 있는 최소 웰 폭은 반도체 장치에 대한 제조 공정에 기초하여 결정된다. 따라서, 웰들이 제 1 내지 제 4 실시예에서처럼 배치될 경우에, 가드 링과 소스 영역 사이의 거리는 최소 웰 폭에 의해 한정된다. 본 실시예에서는, N 웰 영역(27)이 소스 영역(16n) 아래로 돌출되므로, 가드 링(18n)과 소스 영역(16n) 사이의 거리가 감소될 수 있다.
(제 6 실시예)
도 9a 및 도 9b를 참조하면, 본 실시예에 따른 반도체 장치는, 제 2 전도형 영역에 의해 구현된 N 웰(28)이 가드 링(18n)과 가드 링(18n)에 인접한 제 1 보호 트랜지스터(33) 각각의 소스 사이에만 형성된다는 점을 제외하면, 제 5 실시예와 유사하다.
(제 7 실시예)
도 10a 및 도 10b를 참조하면, 본 실시예에서, 가드 링(18n)에 인접하여 배치된 제 1 보호 트랜지스터(33) 각각의 게이트(15n)와 소스(16n)는 접지에 접지에 접속된다. 또한, 제 2 전도형 영역에 의해 구현되며 4 ㎛의 폭을 갖는 N 웰(29)은, 가드 링(18n)에 인접하게 배치된 제 1 보호 트랜지스터(33)의 드레인 영역(14n) 아래에 형성된다. 본 실시예에서, N 웰(29)에 의해 둘러싸인 제 2 보호 트랜지스터(34)는 작은 파괴 전류가 흐를 때 스냅백(snap-back) 동작에 들어가므로, N 웰(29)에 의해 둘러싸인 제 2 보호 트랜지스터(34)는 가드 링(18n)에 인접하게 배치된 보호 트랜지스터(33)보다 우선적으로 보호를 위한 스냅백 동작에 들어간다. 이 구성에서, 제 2 보호 트랜지스터(34) 각각은 가드 링(18n)에 인접한 제 1 보호 트랜지스터(33) 보다 높은 보호 능력을 가지므로, 높은 보호 능력을 갖는 버퍼가 제조될 수 있다.
(제 8 실시예)
도 11a 및 도 11b를 참조하면, 본 발명에 따른 반도체 장치는, 제 2 전도형 영역에 의해 구현된 N 웰(30)이 가드 링(18n)에 인접한 각각의 제 1 보호 트랜지스터의 드레인(14n) 아래에만 형성된다는 점을 제외하면, 제 7 실시예와 유사하다.
본 발명자는, 제 2 트랜지스터의 스냅백 동작보다 우선하여 가드 링에 인접하여 배치된 제 1 보호 트랜지스터의 스냅백 동작을 초기화하기 위해, 기생 바이폴라 트랜지스터가 종래의 보호 회로보다 높은 베이스 전위를 요구한다는 것을 인식했다. 이런 관점에서, 제 1, 제 3, 제 5, 제 7, 제 9 실시예 각각에서는, 가드 링과 보호 트랜지스터 사이의 거리를 증가시키지 않고, 가드 링에 인접하여 배치된 제 1 보호 트랜지스터(33)의 차단 전류의 경로에 형성된 기생 저항의 저항값을 증가시키는 기술이 설명되었다.
제 2, 제 4, 제 6, 제 8 실시예 각각에서는, 제 1 또는 제 2 전도형의 기판 영역이 각 도면의 좌우 부분에 제공되었다. 따라서, 스냅백 동작이 신속히 발생되고, 래치업(latch-up) 및 동작중의 잡음에 대해 강한 저항값을 갖는 반도체 장치가실현될 수 있다. 드레인 영역과 가드 링 사이의 저항값이 낮을 때, 가드 링이 래치업의 방치에 있어서 강한 효과를 제공함으로써, 전류원과, 기판 전류가 인출되는 점 사이의 전류 경로의 기판 저항이 감소된다.
(제 9 실시예)
도 12a를 참조하면, 본 실시예에서는, 가드 링(18n)에 인접한 제 1 보호 트래지스터(33)의 소스(16n) 및 게이트(15n)가 접지선(GND)에 접속되고, 제 2 보호 트랜지스터(34)의 게이트(15n)가 출력 프리 버퍼의 출력에 접속된다. 본 실시예에서는, 가드 링(18n)에 인접한 제 1 보호 트랜지스터(33)의 채널 영역이 접지 전위에 근접한 전위로 고정되므로, 그 부분의 기생 저항은 증가된 저항값을 갖는다. 그 결과, 보호 트랜지스터(33)는, 제 1 보호 트랜지스터(33)와 가드 링(18n) 사이의 거리가 작더라도 쉽게 스냅백 동작에 들어갈 수 있다.
본 실시예의 동작을 도 12b를 참조하여 설명한다. 특히, 출력 트랜지스터가 프리 버퍼에 접속되는 반도체 장치에서는, 서지 전류가 장치에 침입할 때, 용량성 결합을 통해 게이트 전위가 증가되어 채널 전류가 드레인으로부터 소스로 흐른다. 그 결과, 전류의 집중이 발생하고, P 웰의 기생 저항값이 낮을 때, 보호 트랜지스터가 스냅 동작에 들어가기 전에 파괴 전류 및 채널 전류가 보호 트랜지스터로 흘러서, 보호 트랜지스터의 파괴를 초래한다(도 12b의 점 ⑦ ).
본 실시예에서는, 출력단 프리 버퍼로 사용된 출력 트랜지스터의 게이트가 선택적으로 접지되므로, 선택된 출력 버퍼 트랜지스터의 저항값이 증가되고, 그 결과, 제 2 보호 트랜지스터(34)는 제 1 보호 트랜지스터(33)에 비해 바이폴라 동작으로 들어가기 위해 더 높은 전압을 필요로 한다. 따라서, 출력 버퍼 트랜지스터(34)는 보호 트랜지스터(33)보다 스냅백 동작에 들어가기가 어려우므로, 버퍼 영역의 제 1 보호 트랜지스터가 스냅백 동작을 한다. 이 구조는, 제 2 보호 트랜지스터가, 정전기 전하에 의해 유발된 서지 전압에 대한 보호를 위한 스냅백 동작에 확실히 들어갈 수 있도록 한다. 본 실시예에 따른 반도체 장치는 실험적으로 제조되었으며, ESD 내압이 측정되었다. 측정의 결과는, ESD 내압이 종래의 1000V 레벨(MIL 표준)로부터 4000V로 증가되었으며, 충분한 효과가 달성되었다는 것을 증명했다.
상기 실시예들은 단순히 예시를 위해 설명된 것이므로, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 범위에서 벗어나지 않은 채 당업자에 의해 다양한 변형 및 수정이 쉽게 이루어 질 수 있다.
전술된 본 발명의 반도체 장치의 실시예에 따르면, 제 1 또는 제 2 전도형의 기판 영역은 보호 트랜지스터의 소스와 가드 링 사이에 제공되므로, 기생 바이폴라 트랜지스터의 기생 저항이 증가될 수 있고, 그에 따라 소스와 가드 링 사이의 거리가 커질 필요가 없으므로 반도체 장치에 대한 작은 칩 크기가 달성될 수 있다.

Claims (9)

  1. 반도체 장치로서, 제 1 전도형 또는 상기 제 1 전도형과 반대인 제 2 전도형의 기판 영역을 갖는 반도체 기판(10)과, 상기 반도체 기판의 표면 영역상에 형성되며 제 1 불순물 농도를 갖는 상기 제 1 전도형의 웰 영역(11b)과, 상기 웰 영역(11) 내의 상기 반도체 기판(10)의 표면 영역상에 배치된 상기 제 1 전도형의 가드 링(18)과, 상기 제 2 전도형의 소스/드레인 영역(14n, 16n)을 가지며 상기 웰 영역(11b)에 의해 둘러싸인 MOS 트랜지스터(33, 34)를 포함하는 상기 반도체 장치에 있어서,
    상기 MOS 트랜지스터(33, 34)는, 기생 바이폴라 트랜지스터의 기능에 의해 상기 드레인 영역(14n)과 상기 가드 링(18n) 사이의 파괴 고장 전에 스냅백 동작에 들어가는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 MOS 트랜지스터(33, 34)의 상기 소스/드레인 영역(14n, 16n)과 상기 가드 링(18n) 사이에 확산 영역(10a, 25, 26, 27, 28, 29, 30)이 배치되고, 상기 확산 영역(10a, 25, 26, 27, 28, 29, 30)은 상기 제 2 전도형 또는, 상기 제 1 농도보다 낮은 제 2 불순물 농도를 갖는 상기 제 1 전도형인 반도체 장치.
  3. 제 2 항에 있어서, 상기 확산 영역(10a)은 상기 제 1 전도형이며 상기 기판 영역(10)의 일부에 의해 구현되는 반도체 장치.
  4. 제 2 항에 있어서, 상기 확산 영역(10a, 25, 26, 27, 28)은 상기 MOS 트랜지스터의 상기 소스/드레인 영역을 둘러싸는 반도체 장치.
  5. 제 2 항에 있어서, 상기 MOS 트랜지스터는 다수의 보호 트랜지스터(33, 34)를 포함하고, 상기 확산 영역(26)은 상기 다수의 보호 트랜지스터(33, 34) 중 한 트랜지스터의 상기 소스 영역(16n)과 상기 가드 링(18n) 사이에 배치되는 반도체 장치.
  6. 제 2 항 내지 5 항 중 어느 한 항에 있어서, 상기 확산 영역(10a, 25, 26, 27, 28)은 상기 반도체 기판상에 형성된 필드 산화막 아래에 형성되는 반도체 장치.
  7. 제 5 항에 있어서, 상기 확산 영역(29)은 상기 가드 링에 인접하게 배치된 상기 다수의 보호 트랜지스터(33, 34) 중 상기 한 트랜지스터의 상기 소스 영역(14n)의 전위와 동일한 전위에서 유지되는 반도체 장치.
  8. 제 1 항에 있어서, 상기 MOS 트랜지스터(31)는 서로 병렬로 배열된 다수의 보호 트랜지스터를 포함하며, 상기 가드 링(18n)에 인접한 상기 보호 트랜지스터 중 한 트랜지스터의 게이트(15n) 및 소스 영역(16n)은 서로 접속되며, 상기 가드 링(18n)에 인접한 상기 한 트랜지스터가 아닌 상기 보호 트랜지스터 중 다른 트랜지스터의 게이트(15n)는 상기 반도체 장치의 내부 회로내의 프리 버퍼의 출력에 접속되는 반도체 장치.
  9. 제 8 항에 있어서, 상기 보호 트랜지스터의 상기 드레인 영역(14n) 중 한 영역 아래에 상기 제 2 전도형의 확산 영역(29)이 배치되고, 상기 확산 영역(29)은 상기 드레인 영역(14n)의 불순물 농도보다 낮은 불순물 농도를 갖는 반도체 장치.
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