KR100203054B1 - 개선된 정전기 방전 능력을 갖는 집적 회로 - Google Patents

개선된 정전기 방전 능력을 갖는 집적 회로 Download PDF

Info

Publication number
KR100203054B1
KR100203054B1 KR1019950046232A KR19950046232A KR100203054B1 KR 100203054 B1 KR100203054 B1 KR 100203054B1 KR 1019950046232 A KR1019950046232 A KR 1019950046232A KR 19950046232 A KR19950046232 A KR 19950046232A KR 100203054 B1 KR100203054 B1 KR 100203054B1
Authority
KR
South Korea
Prior art keywords
mos transistor
transistor cells
well
semiconductor substrate
well region
Prior art date
Application number
KR1019950046232A
Other languages
English (en)
Other versions
KR970055319A (ko
Inventor
함석헌
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019950046232A priority Critical patent/KR100203054B1/ko
Priority to JP32004296A priority patent/JP4387468B2/ja
Priority to US08/753,939 priority patent/US5874763A/en
Publication of KR970055319A publication Critical patent/KR970055319A/ko
Application granted granted Critical
Publication of KR100203054B1 publication Critical patent/KR100203054B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 집적 회로는 그것의 입력 패드들에 정전기 방전 능력을 제공하는 넓은 채널 폭들을 갖는 MOS 트랜지스터들을 사용한다. 하나의 웰 영역 내에 측면으로 배열되는 복수의 MOS 트랜지스터 셀들을 패턴 함으로써 넓은 채널 폭들이 고집적화 된 사다리 망상 구조로서 얻어진다.
MOS 트랜지스터 셀들의 드레인 영역들은 보호될 입력/출력 패드와 접속되고 상기 MOS 트랜지스터 셀들의 소오스 영역들은 기준 신호 라인과 접속된다. 상기 MOS 트랜지스터 셀들의 게이트 전극들은 상호 접속되고 상기 웰 영역을 통해 상기 기준 신호 라인에 간접적으로 접속된다. 특히, 상기 게이트 전극들은 상기 웰 영역과 접속되므로 하나 또는 그 이상의 드레인 영역들과 상기 웰 영역간의 역 P-N 접합 브레이크-다운 시작점에서 상기 MOS 트랜지스터 셀들의 게이트 전압들이 증가한다. 이와 같은 게이트 전압의 증가는 브레이크-다운을 시작하려는 다른 비도전성 드레인 영역들의 브레이크-다운 전압을 감소시킨다. 이로써 정전기 방전 전류는 모든 MOS 트랜지스터 셀들에게로 골고루 분산된다.

Description

개선된 정전기 방전 능력을 갖는 집적 회로(Integrated Circuits Having Improved Electrostatic Discharge Capability)
제1도는 종래의 NMOS 정전기 보호 소자의 평면도.
제2도는 본 발명의 실시예에 따른 정전기 보호 소자의 평면도.
제3도는 라인 Ⅲ-Ⅲ'을 따라 취해진 제2도의 정전기 보호 소자의 단면도.
제4도는 본 발명의 실시예에 따른 정전기 보호 소자의 등가 회로도.
제5도는 제2도의 정전기 보호 소자에 있어서 게이트 바이어스의 증가에 따라 상기 정전기 보호 소자의 파괴 전압이 감소되는 현상을 보여주는 그래프.
제6도는 두 가지의 파괴 전압들에서, 제4도의 MOS 트랜지스터의 방전 전류와 드레인 전압간의 관계를 보여주는 그래프.
* 도면의 주요부분에 대한 부호의 설명
20 : N-채널 MOS 트랜지스터 22 : 저항(웰 저항)
24 : 내부 회로 40 : 드레인
42 : 게이트 44 : 소오스
46 : 제1 및 제2 웰 콘택 영역 47 : 제 3 웰 콘택 영역
48 : 비어
본 발명은 집적 회로 반도체 장치에 관한 것으로서, 더 구체적으로는 정전기 보호 회로를 구비하는 집적 회로 반도체 장치에 관한 것이다.
CMOS 회로에서 가장 많이 사용되고 있고 그리고 특성도 우수한 CMOS 회로의 정전기 보호 소자는 N-채널 MOS 소자이다.
이러한 N-채널 MOS 소자는 다이오드(didode)에 비해 누설 전류가 크다는 것을 제외하고는 트리거 전압(triggering voltage), 스냅-백 전압(snap-back voltage), 동적인 저항(dynamic resistance) 등에 있어서는 다이오드에 비해 우수한 특성을 갖는 정전기 보호 소자이다.
또한, 정전기 보호 효율을 높히기 위해서, N-채널 MOS 소자는 가능한한 크게 형성한 게이트 폭(gate width)을 갖고, 그리고 드레인과 동일한 도전형을 갖는 이온을 고 에너지로 주입하는 플러그(plug) 공정이 실시되기도 한다.
즉, N 채널 MOS 소자의 정전기 보호 효율은 그의 게이트 폭에 비례하기 때문에 그 게이트 폭을 널리는 것이 필요하다. 그러나, 칩 사이즈(chip size) 또는 회로 배치 때문에 게이트 폭을 한쪽의 방향으로 널릴 수가 없을 경우에, 그 N-채널 MOS 소자에 있어서는 그 소자의 게이트의 핑거(finger)가 병렬로 배열되어 있는 사다리 구조(ladder structure or finger structure)가 적용되어야 한다.
그러나, 제1도에 도시되어 있는 바와 같이, 종래 기술의 정전기 보호소자로서 사용되는 사다리 구조를 갖는 N-채널 MOS 소자는 전류의 밀집에 기인하는 소자 파괴 현상을 일으켜서 정전기 보호 효율이 저하되는 문제가 있었다.
제1도를 참고하면, 종래의 정전기 보호 소자인 N-채널 MOS 트랜지스터는 게이트(12)가 병렬로 배치되어 있는 사다리 구조를 갖고 있고, 게이트 사이에는 드레인(10)이 병렬로 배치되어 있으며 그리고 통상적으로 게이트 및/또는 기판이 접지(grounded substrate and/or grounded gate)되어 있다.
이러한 구조의 정전기 보호 소자는 제1도의 참조 번호 18에 의해 표시된 빗금 친 부분에서, 즉 게이트(12)의 핑거들 사이에 삽입되어 있는 드레인(10)과의 사이에서, 전류 밀집 현상(current localization)이 발생한다. 그 이유는 p+형 웰 콘택 영역(well contact : 16)과 소오스 콘택 영역(source contact) 사이의 거리차에 기인하는 웰 저항(well resistance) 때문이다. 만일 상기 거리차가 작은 위치에서는, 드레인에서 발생된 정공의 대부분이 웰 콘택 영역(16)으로 빠져나가서 트리거(triggering)가 늦게 발생되는 반면에, 상기 거리차가 큰 위치에서는 드레인 접합 영역에서 많은 정공들이 웰 콘택 영역으로 빠져나가거나 소오스 접합 영역의 아래에 쌓이면서 소자의 트리거를 빨리 발생되게 한다. 즉, 충격 이온화(impact ionization)에 의해서 각 드레인에서 발생한 전자-정공쌍(electron-hole pairs) 중에서 대부분의 정공들은 상기 p+형 웰 콘택 영역(16)으로 빠져 나가거나 또는 n+형 소오스 접합 영역에 축적되어서, 소오스에 대한 웰의 전위를 증가시키게 된다. 그 결과, 소오스가 턴-온(turn-on)된다.
이러한 현상은 상기 웰 콘택 영역(16)에서 멀리 떨어진 소오스에서 웰 저항의 증가로 인하여 더욱 많이 발생된다. 따라서, 제1도에 도시된 바력/출력 패드와 접속되고 상기 MOS 트랜지스터 셀들의 소오스 영역들은 기준 신호 라인(예를 들면, GND, Vss)과 접속된다. 상기 MOS 트랜지스터 셀들의 게이트 전극들은 상호 접속되고 상기 웰 영역을 통해 상기 기준 신호 라인에 간접적으로 접속된다. 특히, 상기 게이트 전극들은 상기 웰 영역과 접속되므로, 하나 또는 그 이상의 드레인 영역들(예를 들면, n형)과 상기 웰 영역(예를 들면, p형)간의 역 P-N 접합 브레이크-다운(breakdown) 시작접에서, 상기 MOS 트랜지스터 셀들의 게이트 전압들이 증가한다. 이와 같은 게이트 전압의 증가는 브레이크-다운을 시작하려는 다른 비도전성 드레인 영역들의 브레이크-다운 전압을 감소시킨다. 이로써, 정전기 방전 전류는 모든 MOS 트랜지스터 셀들에게로 균일하게 분산된다.
본 발명의 다른 특징에 따르면, 집적 회로 반도체 장치는 반도체 기판(예를 들면, n형)과, 상기 기판 내에 형성된 p형 웰 영역(이 웰 영역은 상기 반도체 기판의 표면까지 연장됨)과, 상기 기판 위에 형성된 입/출력 패드 및 기준 신호 라인, 그리고 상기 웰 영역 내에 형성된 적어도 두 개의 제 1 도전형(예를 들면, p+형)의 제 1 및 제 2 웰 콘택 영역들을 구비한다.
바람직하게는, 복수의 MOS 트랜지스터 셀들이 집적 회로 반도체 장치에 형성된다. 상기 복수의 MOS 트랜지스터 셀들은 상기 제 1 및 제 2 웰 콘택 영역들의 중간에 위치하고, 상기 복수의 MOS 트랜지스터 셀들의 상기 소오스 영역들은 상기 반도체 기판 상에 형성된 제 1 도전층(예를 들면, 금속 배선층)에 의해 상기 기준 신호 라인 및 상기 제 2 웰 콘택 영역과 전기적으로 연결된다. 또, 상기 복수의 MOS 트랜지스터 셀들의 드레인 영역들은 상기 반도체 기판 상에 형성된 제 2 도전층에 의해 상기 입력/출력 패드와 전기적으로 연결된다. 또한, 상기 복수의 MOS 트랜지스터 셀들의 게이트 전극들은 상기 반도체 기판 상에 형성된 제 3 도전층에 의해 상기 제 1 웰 콘택 영역과 전기적으로 연결된다.
그러나, 종래 기술과는 달리, 상기 게이트 전극들은 콘택들을 통해 기판 표면 상의 기준 신호 라인들에 직접적으로 접속되지 않는다. 대신에, 상기 게이트 전극들은 MOS 트랜지스터 셀들 아래에 펼쳐져 있는 웰 영역의 측면 저항(lateral resistance)(Rwe11)을 통해 기준 신호 라인과 간접적으로 접속된다. 이와 같은 측면 저항 때문에, 웰 영역 내에서 유기되는 측면 방향으로 흐르는 전류(이하, “측면 전류”라함)의 크기에 직접적으로 영향을 받아서 게이트 전압들이 변한다. 상기 측면 전류는 입력/출력 패드로 고전압(예컨대, 스파이크 전압)이 인가되는 경우에 야기되는 정전 방전 현상 때문에 하나 또는 그 이상의 드레인-웰 접합의 브레이크 다운이 발생할 때 유기되는 전류이다.
본 발명의 한 바람직한 실시예에 따른 집적 회로 반도체 장치는, 반도체 기판과, 이 기판 내에 형성되는 제 1 도전형의 웰 영역(이 웰 영역은 상기 반도체 기판의 표면까지 연장됨)과, 상기 반도체 기판 상에 형성된 패드와; 상기 반도체 기판 상에 형성된 기준 신호 라인과, 상기 웰 영역 내에 형성된 제 1 도전형의 제 1 및 제 2 웰 콘택 영역들(이 웰 콘택 영역들은 상기 웰 영역의 양측 말단에 각각 인접하게 배치됨)과, 상기 제 1 도전형의 상기 웰 영역 내에 형성된 제 1 도전형의 제 3 웰 콘택 영역(이 웰 콘택 영역은 상기 웰 영역의 상기 양측 말단의 중간에 위치함)과, 상기 웰 영역내에 형성된 제 2 도전형의 소오스 및 드레인 영역들을 갖는 제 1 의 복수의 MOS 트랜지스터 셀들(이 트랜지스터 셀들은 상기 제 1 및 제 3 콘택 영역들의 중간에 위치함) 및, 상기 웰 영역 내에 형성된 제 2 도전형의 소오스 및 드레인 영역들을 갖는 제 2 의 복수의 MOS 트랜지스터 셀들(이 트랜지스터 셀들은 상기 제 2 및 제 3 콘택 영역들의 중간에 위치함)을 구비한다.
상기 제 1 및 제 2 의 복수의 MOS 트랜지스터 셀들의 상기 소오스 영역들은 상기 반도체 기판 상에 형성된 제 1 도전층에 의해 상기 기준 신호라인 및 상기 제 1 및 제 2 웰 콘택 영역들과 전기적으로 연결된다. 상기 제 1 및 제 2의 복수의 MOS 트랜지스터 셀들의 상기 드레인 영역들은 상기 반도체 기판 상에 형성된 제 2 도전층에 의해 상기 패드와 전기적으로 연결된다. 또, 상기 제 1 및 제 2 의 복수의 MOS 트랜지스터 셀들의 게이트 전극들은 상기 반도체 기판 상에 형성된 제 3 도전층에 의해 상기 제 3 웰 콘택 영역과 전기적으로 연결된다.
특히, 이 실시예에서, 상기 제 1 , 제 2 및 제 3 도전층들은 상호 교차하지 않는다. 또한, 상기 제 1, 제 2 및 제 3 웰 콘택 영역들은 상기 웰 영역의 제 1 도전형 도핑 농도보다 높은 제 1 도전형 도핑 농도를 갖는다. 상기 제 1, 제 2 및 제 3 웰 콘택 영역들은 상기 제 1 도전형의 웰 영역과 함께 비정류 접합들(non-rectifying junctions)을 형성한다. 상기 제 1 도전형의 웰 영역은 p형의 도전성을 갖는 웰 영역으로 형성될 수도 있다. 상기 제 1 및 제 2 의 복수의 MOS 트랜지스터 셀들의 드레인 및 소오스 영역들은 상기 제 1 도전형의 웰 영역과 함께 P-N 정류 접합들(rectifying junctions)을 형성한다. 상기 제 3 도전층은 복수의 펼쳐진 손가락 형상의 가지들을 갖도록 패턴 되고, 상기 가지들의 각 일단들은 상기 제 3 도전층에 접속된다. 상기 제 1 및 제 2 도전층들의 가지들은 상호 대향해서 깍지를 끼듯 패턴 된다. 상기 제 1의 복수의 MOS 트랜지스터 셀들은 필드 산화 절연 영역에 의해 상기 제 3 웰 콘택 영역들로부터 떨어져 형성된다.
본 발명의 다른 실시예에 따른 집적 회로 반도체 장치는 제 1 도전형의 웰 영역(이 웰 영역은 상기 반도체 기판의 표면까지 연장됨)을 갖는 반도체 기판과, 상기 반도체 기판 상에 형성된 입력 패드와, 상기 반도체 기판 상에 형성된 기준 신호 라인과, 상기 웰 영역 내에 형성된 제 1 도전형의 그리고 줄무늬 형태의 제 1 및 제 2 웰 콘택 영역들 및, 상기 웰 영역내에 형성된 제 2 도전형의 소오스 및 드레인 영역들을 갖는 복수의 MOS 트랜지스터 셀들을 포함한다. 상기 복수의 MOS 트랜지스터 셀들은 상기 제 1 및 제 2 웰 콘택 영역들의 중간에 위치한다. 상기 복수의 MOS 트랜지스터 셀들의 상기 소오스 영역들은 상기 반도체 기판 상에 형성된 제 1 도전층에 의해 상기 기준 신호 라인 및 상기 제 2 웰 콘택 영역과 전기적으로 연결된다. 상기 복수의 MOS 트랜지스터 셀들의 상기 드레인 영역들은 상기 반도체 기판 상에 형성된 제 2 도전층에 의해 상기 입력 패드와 전기적으로 연결된다. 또, 상기 복수의 MOS 트랜지스터 셀들의 게이트 전극들은 상기 반도체 기판 상에 형성된 제 3 도전층에 의해 상기 제 1 웰 콘택 영역과 전기적으로 연결된다. 특히, 상기 제 1 및 제 3 도전층들은 직접 전기적으로 상호 연결되지 않고 제 1 도전형의 상기 웰 영역을 통해 간접적으로 연결된다.
특히, 이 실시예에서, 상기 제 3 도전층은 펼쳐진 손가락 형태의 복수의 가지들을 갖도록 패턴 되고, 상기 복수의 가지들의 일단들은 상기 제 1 웰 콘택 영역에 공통적으로 접촉된다. 또, 상기 제 1 및 제 2 도전층들 각각은 펼쳐진 손가락 형태의 복수의 가지들을 갖도록 패턴 된다. 그리고, 상기 제 1 및 제 2 도전층들의 상기 복수의 가지들의 일단들은 공통적으로 접속되며, 상기 제 1 및 제 2 도전층들의 상기 가지들은 대향해서 깍지가 끼워진 손가락들과 같은 형태로 패턴 된다.
이상에서 기술한 바와 같은 본 발명의 정전기 보호 소자는 MOS 트랜지스터의 게이트를 소오스에 접지 시키지 않고 내부 웰 저항을 통하여 접지 되게 하여, 트리거 전압을 낮춤으써 웰 콘택 영역에서 멀리 떨어진 소오스에서 발생되는 전류 밀집 현상을 방지할 수 있다. 그러므로, 정전기 보호 성능을 향상시킬 수 있다.
이제부터는 본 발명의 바람직한 실시예들이 도시된 도면들을 참고하여 본 발명에 대해 상세히 설명한다. 하지만, 여기서 제시되는 실시예들은 본 발명에 대한 완전한 이해를 돕기 위한 것으로, 본 발명이 제시되는 실시예들에만 한정되지 않는 것과 본 발명은 다른 형태들로도 실현될 수 있다는 것을 유의해야 한다. 이후의 설명 및 도면들에 있어서 동일한 참조 번호는 동일한 구성 요소를 나타낸다. 또, 여기서 사용되는 용어 “제 1 도전형” 및 “제 2 도전형”은 p 또는 n 형과 같이 상반된 도전형을 나타낸다. 하지만, 여기에서 설명되고 도시된 각 실시예에는 그것의 상보적인 실시예(complementary embodiment) 또한 포함되는 것으로 이해야 한다.
먼저, 제2도 및 제3도를 참고하여, 본 발명에 따른 정전기 방전 소자들은, 고집적화 된 사다리 망 구조(a highly integrated ladder network)로서, 웰 영역 내에 측면 방향으로 나란히(side-by-side) 패턴 된 복수의 MOS 트랜지스터 셀들을 구비하고 있다. 제2도 및 제3도에 도시된 바와 같이, 반도체 기판(50)에는 제 1 도전형(예컨대, p형)의 웰 영역(52)이 형성되어 있다. 상기 웰 영역(52)는 상기 기판(50)의 표면까지 연장되도록 형성되어 있다. 상기 웰 영역(52) 내에는 제 1 도전형의 그리고 상대적으로 고농도로 도핑된 웰 콘택 영역들(46 및 47)이 제공된다. 특히 제 1 및 제 2 웰 콘택 영역들(46)은, 라인 Ⅲ-Ⅲ'을 따라 취해진 제2도의 단면도에 잘 나타나 있는 바와 같이, 웰 영역(52)의 각 양측 말단에 니접하도록 배치된다. 또한, 제 3 웰 콘택 영역(47)은 상기 웰 영역(52)의 상기 양측 말단의 중앙에 배치된다. 제2도에 도시된 바와 같이, 제 1 및 제 2 웰 콘택 영역들(46)은 줄무늬 형상(stripes)으로 패턴 되고 복수의 금속이 충전된 비어들(vias)(즉, 6개의 비어들)을 통해 도전성의 기준 신호 라인과 접속된다. 또한, 제 3 웰 콘택 영역(47)도 줄무늬 형상으로 패턴 되고 동일한 간격으로 배치된 비어들에 의해 금속 배선의 일부에 직접 연결됨과 아울러 상기 금속 배선을 통해서 그리고 비어(48)에 의해서 빗 형상(comb-shaped)의 리실리콘 게이트 전극(42)에 연결된다.
제 1 및 제 2 복수의 MOS 트랜지스터들은 제 1 및 제 3 웰 콘택 영역들 사이와 제 2 및 제 3 웰 콘택 영역들 사이에 각각 측면으로 나란히 배치되어 있다. 도시된 바와 같이, 상기 MOS 트랜지스터들은 제조 공정 동안에 마스크에 의해 정의(define)된 n형 소오스 및 드레인 영역들(44 및 40)을 각각 갖고 있다. 그렇게 형성된 소오스 및 드레인 영역들(44 및 40) 역시 줄무늬 형태를 이루고 있다. 줄무늬 형태의 소오스 영역들(44)은 비어들을 통해 빗 형상의 기준 신호 라인(VSS)에 접속되고, 줄무늬 형태의 드레인 영역들(40)은 비어들을 통해 보호가 필요한 입력/출력 패드(PAD)에 연결된 입력/출력 신호 라인(Vout)에 접속된다. 고집적 밀도를 얻기 위해, 도시된 바와 같이, 빗 형상의 기준 신호 라인(VSS)과 입력/출력 신호 라인(Vout)의 가지들은 상호 깍지 끼워진 손가락들과 같은 형상으로 패턴 된다. 또, 절연을 위한 필드 산화막(54)이 제공된다.
제4도에는 본 발명의 일 실시예에 따른 집적 회로의 등가 회로가 도시되어 있다. 특히, 제4도에는, 제3도에 도시된 복수의 MOS 트랜지스터 셀들이 하나의 정전기 방전(ESD) MOS 전계 효과 트랜지스터(20)로서 도시되어 있다. 상기 트랜지스터(20)의 드레인 영역은 보호가 필요한 입력/출력 패드 및 내부 회로(24)에 연결된다. 또, 상기 트랜지스터(20)의 소오스 영역은 기준 신호 라인(VSS)과 연결되고, 그것의 게이트 전극은 p형 웰 저항(22)에 의해 상기 기준 신호 라인(VSS)에 간접적으로 연결된다. 상기 p형 웰 저항(22)의 값은 제3도에 도시된 p형 웰 영역(52)의 측면 저항에 의해 결정된다. 또한, 상기 집적 회로는 입력/출력 노드(VD)와 전원 전압(VDD) 사이에 연결되는 제 2 ESD MOS 트랜지스터(30)를 구비할 수도 있다.
이상과 같이, MOS 트랜지스터 셀들의 게이트 전극들이 기준 신호 라인(VSS)에 간접적으로 접속되고 그리고/또는 게이트 전극들이 중앙에 위치한 웰 콘택 영역(47)에 접속됨으로써 개선된 정전기 방전 능력을 확보할 수 있다. 또한, 정전기 방전으로 인해서 스파이크 전압 등이 집적 회로로 유입될 때 흐르는 측면 방향으로의 전류는 상기 웰 콘택 영역(47) 및 게이트 전극들의 전위가 기준 신호 라인(VSS; 예를 들면 접지 전압)의 전위에 비해 상대적으로 증가하도록 한다.
MOS 트랜지스터 셀의 각 게이트 전극 대한 P-N 접합 다이오드(드레인 영역(40)과 p형 웰(52) 사이에 형성됨)의 역 브레이크-다운 전압의 그래프를 보여주는 제5도에서와 같이, 중앙의 웰 콘택 영역(47)의 전위의 증가는 MOS 트랜지스터 셀들의 브레이크-다운 전압을 감소시킨다. 따라서, MOS 트랜지스터 셀들의 하나 또는 그 이상의 드레인 영역들(40)이 다른 셀들이 방전을 시작하기 전에 p형 웰 영역으로 캐리어 전하들을 방전하는 경우에는 중앙의 콘택 영역(47)의 전위가 증가할 것이고 그리고 셀들의 브레이크-다운 전압들은 감소할 것이다. 그 결과, 상기 드레인 영역들(40)은 정전기 방전에 따른 캐리어 전하들을 p형 웰 영역으로 용이하게 공급할 수 있게 되면, 이로써 상기 셀들에 의해 정전기 방전 전류가 한층 더 균등하게 분배될 수 있다.
제5도는 제2도의 정전기 보호 소자에 있어서 게이트 바이어스의 증가에 따라서 상기 정전기 보호 소자의 파괴 전압이 감소되는 현상을 보여주는 그래프이다. 제5도의 4개의 곡선들은 500 내지 750㎛ 범위의 폭을 갖는 MOS 트랜지스터들의 게이트 바이어스 전압 및 0.6 내지 0.9V 범위의 문턱 전압들에 대한 브레이크-다운 전압의 실험적인 결과들을 각각 보여주고 있다.
제6도는 두 가지의 파괴 전압들에서, 제4도의 MOS 트랜지스터의 방전 전류와 드레인 전압간의 관계를 보여주는 그래프이다. 제6도에서, 곡선 S1 및 S2는 제 1 게이트 바이어스 전압(예컨대, 0V)와 이 전압보다 큰 제 2 게이트 바이어스 전압을 갖는 MOS 트랜지스터 셀의 입력/출력 패드 전위(VD)에 대한 MOS 셀 방전 전류(i)의 곡선들을 각각 보여주고 있다.
이상에서 설명한 바와 같이, 게이트 전극들이 기판 표면 상의 비어에 의해 기준 신호 라인과 직접적으로 연결되는 제1도의 종래의 정전기 방전 소자와는 달리, 본 발명에 따른 정전기 방전 소자의 게이트 전극들은 웰 영역에 접속된다. 따라서, 하나 또는 그 이상의 드레인 영역들(예를 들면, n형)과 상기 웰 영역(예를 들면, p형)간의 역 P-N 접합 브레이크-다운 시작점에서 상기 MOS 트랜지스터 셀들의 게이트 전압들이 증가한다. 이와 같은 게이트 전압의 증가는 브레이크 다운을 시작하려는 다른 비도전성 드레인 영역들의 브레이크-다운 전압을 감소시킨다. 이로써 정전기 방전 전류는 모든 MOS 트랜지스터 셀들에게로 균일하게 분산된다.

Claims (6)

  1. 정전 방전 능력을 갖는 집적 회로에 있어서: 제 1 도전형의 웰 영역을 갖는 반도체 기판과; 상기 웰 영역은 상기 반도체 기판의 표면까지 연장되고, 상기 반도체 기판 상에 형성된 패드와; 상기 반도체 기판 상에 형성된 기준 신호 라인과; 상기 웰 영역 내에 형성된 제 1 도전형의 제 1 및 제 2 웰 콘택 영역들과; 상기 제 1 및 제 2 웰 콘택 영역들은 상기 웰 영역의 양측 말단에 각각 인접하고, 상기 제 1 도전형의 상기 웰 영역 내에 형성된 제 1 도전형의 제 3 웰 콘택 영역과; 상기 제 3의 웰 콘택 영역은 상기 웰 영역의 상기 양측 말단의 중간에 위치하고, 상기 웰 영역 내에 형성된 제 2도전형의 소오스 및 드레인 영역들을 갖는 제 1의 복수의 MOS 트랜지스터 셀들 및; 상기 제1의 복수의 MOS 트랜지스터 셀들은 상기 제 1 및 제3 콘택 영역들의 중간에 위치하고, 상기 웰 영역 내에 형성된 제 2 도전형의 소오스 및 드레인 영역들을 갖는 제 2의 복수의 MOS 트랜지스터 셀들을 포함하되; 상기 제 2의 복수의 MOS 트랜지스터 셀들은 상기 제2 및 제 3 콘택 영역들의 중간에 위치하고, 상기 제 1 및 제 2의 복수의 MOS 트랜지스터 셀들의 상기 소오스 영역들은 상기 반도체 기판 상에 형성된 제 1 도전층에 의해 상기 기준 신호 라인 및 상기 제 1 및 제 2 웰 콘택영역들과 전기적으로 연결되고, 상기 제 1 및 제 2의 복수의 MOS 트랜지스터 셀들의 상기 드레인 영역들은 상기 반도체 기판 상에 형성된 제 2 도전층에 의해 상기 패드와 전기적으로 연결되며, 상기 제 1 및 제 2의 복수의 MOS 트랜지스터 셀들의 게이트 전극들은 상기 반도체 기판 상에 형성된 제 3 도전층에 의해 상기 제 3 웰 콘택 영역과 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 제 1, 제 2 및 제 3 도전층들은 상호 교차하지 않는 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서, 상기 제 1, 제 2 및 제 3 웰 콘택 영역들은 상기 웰 영역의 제 1 도전형 도핑 농도보다 높은 제 1 도전형 도핑 농도를 갖는 것을 특징으로 하는 집적 회로.
  4. 정전 방전 능력을 갖는 집적 회로에 있어서: 제 1 도전형의 웰 영역을 갖는 반도체 기판과; 상기 웰 영역은 상기 반도체 기판의 표면까지 연장되고, 상기 반도체 기판 상에 형성된 입력 패드와; 상기 반도체 기판 상에 형성된 기준 신호 라인과; 상기 웰 영역 내에 형성된 제 1 도전형의 그리고 줄무늬 형태의 제 1 및 제 2 웰 콘택 영역들 및; 상기 웰 영역 내에 형성된 제 2 도전형의 소오스 및 드레인 영역들을 갖는 복수의 MOS 트랜지스터 셀들을 포함하되; 상기 복소의 MOS 트랜지스터 셀들은 상기 제 1 및 제 2 웰 콘택 영역들의 중간에 위치하고, 상기 복수의 MOS 트랜지스터 셀들의 상기 소오스 영역들 은 상기 반도체 기판 상에 형성된 제 1 도전층에 의해 상기 기준 신호 라인 및 상기 제 2 웰 콘택 영역과 전기적으로 연결되고, 상기 복수의 MOS 트랜지스터 셀들의 상기 드레인 영역들은 상기 반도체 기판 상에 형서된 제 2 도전층에 의해 상기 입력 패드와 전기적으로 연결되고, 상기 복수의 MOS 트랜지스터 셀들의 게이트 전극들은 상기 반도체 기판 상에 형성된 제 3 도전층에 의해 상기 제 1 웰 콘택 영역과 전기적으로 연결되며, 상기 제 1 및 제 3 도전층들은 직접 전기적으로 상호 연결되지 않고 제 1 도전형의 상기 웰 영역을 통해 간접적으로 연결되는 것을 특징으로 하는 집적 회로.
  5. 제4항에 있어서, 상기 제 3 도전층은 펼쳐진 손가락 형태의 복소의 가지들을 갖도록 패턴 되고, 상기 복수의 가지들의 일단들은 상기 제 1 웰 콘택 영역에 공통적으로 접촉되는 것을 특징으로 하는 집적 회로.
  6. 제5항에 있어서, 상기 제 1 및 제 2 도전층들 각각은 펼쳐진 손가락 형태의 복소의 가지들을 갖도록 패턴 되고, 상기 제 1 및 제 2 도전층들의 상기 복수의 가지들의 일단들은 공통적으로 접속되며, 상기 제 1 및 제 2 도전층들의 상기 가지들은 대향해서 깍지가 끼워진 손가락들의 형태로 패턴 되는 것을 특징으로 하는 집적 회로.
KR1019950046232A 1995-12-02 1995-12-02 개선된 정전기 방전 능력을 갖는 집적 회로 KR100203054B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950046232A KR100203054B1 (ko) 1995-12-02 1995-12-02 개선된 정전기 방전 능력을 갖는 집적 회로
JP32004296A JP4387468B2 (ja) 1995-12-02 1996-11-29 静電気保護素子
US08/753,939 US5874763A (en) 1995-12-02 1996-12-02 Integrated circuits having improved electrostatic discharge capability

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950046232A KR100203054B1 (ko) 1995-12-02 1995-12-02 개선된 정전기 방전 능력을 갖는 집적 회로

Publications (2)

Publication Number Publication Date
KR970055319A KR970055319A (ko) 1997-07-31
KR100203054B1 true KR100203054B1 (ko) 1999-06-15

Family

ID=19437472

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950046232A KR100203054B1 (ko) 1995-12-02 1995-12-02 개선된 정전기 방전 능력을 갖는 집적 회로

Country Status (3)

Country Link
US (1) US5874763A (ko)
JP (1) JP4387468B2 (ko)
KR (1) KR100203054B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101475952B1 (ko) * 2007-08-22 2014-12-23 세이코 인스트루 가부시키가이샤 반도체 디바이스
US9318435B2 (en) 2014-01-27 2016-04-19 SK Hynix Inc. Power line structure for semiconductor apparatus

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3090081B2 (ja) * 1997-03-12 2000-09-18 日本電気株式会社 半導体装置
JP3237110B2 (ja) 1998-03-24 2001-12-10 日本電気株式会社 半導体装置
JP3186701B2 (ja) * 1998-07-13 2001-07-11 日本電気株式会社 半導体装置
KR100506970B1 (ko) * 1998-09-01 2005-10-26 삼성전자주식회사 정전기방전 방지용 반도체장치
US5990504A (en) * 1999-05-18 1999-11-23 Kabushiki Kaisha Toshiba Finger structured MOSFET
KR100383003B1 (ko) 2000-12-30 2003-05-09 주식회사 하이닉스반도체 멀티-핑거구조의 ｅｓｄ 보호회로
US6815775B2 (en) 2001-02-02 2004-11-09 Industrial Technology Research Institute ESD protection design with turn-on restraining method and structures
US6448123B1 (en) * 2001-02-20 2002-09-10 Taiwan Semiconductor Manufacturing Company Low capacitance ESD protection device
US7005708B2 (en) * 2001-06-14 2006-02-28 Sarnoff Corporation Minimum-dimension, fully-silicided MOS driver and ESD protection design for optimized inter-finger coupling
JP2004523130A (ja) * 2001-07-05 2004-07-29 サーノフ コーポレイション マルチフィンガ・ターンオンのための同時及び分散自己バイアス法を用いた静電放電（ｅｓｄ）保護デバイス
KR100431066B1 (ko) * 2001-09-27 2004-05-12 삼성전자주식회사 정전 방전 보호 기능을 가진 반도체 장치
TWI271845B (en) * 2002-03-28 2007-01-21 Winbond Electronics Corp Electrostatic discharge protection device
US7244992B2 (en) * 2003-07-17 2007-07-17 Ming-Dou Ker Turn-on-efficient bipolar structures with deep N-well for on-chip ESD protection
JP4854934B2 (ja) * 2004-06-14 2012-01-18 ルネサスエレクトロニクス株式会社 静電気放電保護素子
US20080185625A1 (en) * 2004-09-10 2008-08-07 University Of Florida Research Foundation, Inc. Source/Drain to Gate Capacitive Switches and Wide Tuning Range Varactors
US7256460B2 (en) * 2004-11-30 2007-08-14 Texas Instruments Incorporated Body-biased pMOS protection against electrostatic discharge
JP2006339444A (ja) * 2005-06-02 2006-12-14 Fujitsu Ltd 半導体装置及びその半導体装置の製造方法
KR100772097B1 (ko) 2005-06-11 2007-11-01 주식회사 하이닉스반도체 반도체 회로용 정전기 보호소자
US20070007597A1 (en) * 2005-07-07 2007-01-11 Microchip Technology Incorporated ESD structure having different thickness gate oxides
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
TWI269438B (en) * 2005-09-16 2006-12-21 Powerchip Semiconductor Corp Semiconductor device and electrostatic discharge protect device
DE102005046777B4 (de) * 2005-09-29 2013-10-17 Altis Semiconductor Halbleiterspeicher-Einrichtung
JP2008010667A (ja) * 2006-06-29 2008-01-17 Mitsumi Electric Co Ltd 半導体装置
JP2009016736A (ja) * 2007-07-09 2009-01-22 Canon Inc 半導体集積回路
KR101159426B1 (ko) * 2010-03-15 2012-06-28 숭실대학교산학협력단 정전기 방지 구조를 가진 금속 산화막 반도체 전계효과 트랜지스터
JP5297495B2 (ja) * 2011-05-02 2013-09-25 ルネサスエレクトロニクス株式会社 静電気放電保護素子
JP5701684B2 (ja) * 2011-05-23 2015-04-15 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP2013008715A (ja) * 2011-06-22 2013-01-10 Semiconductor Components Industries Llc 半導体装置
US9236372B2 (en) * 2011-07-29 2016-01-12 Freescale Semiconductor, Inc. Combined output buffer and ESD diode device
JP6600491B2 (ja) 2014-07-31 2019-10-30 エイブリック株式会社 Ｅｓｄ素子を有する半導体装置
US10410957B2 (en) * 2016-03-31 2019-09-10 Skyworks Solutions, Inc. Body contacts for field-effect transistors

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276346A (en) * 1983-12-26 1994-01-04 Hitachi, Ltd. Semiconductor integrated circuit device having protective/output elements and internal circuits
JPS6134967A (ja) * 1984-05-03 1986-02-19 デイジタル　イクイプメント　コ−ポレ−シヨン Ｖｌｓｉ集積回路装置用の入力保護構成体
US4692781B2 (en) * 1984-06-06 1998-01-20 Texas Instruments Inc Semiconductor device with electrostatic discharge protection
US5166089A (en) * 1986-09-30 1992-11-24 Texas Instruments Incorporated Method of making electrostatic discharge protection for semiconductor input devices
JP2679046B2 (ja) * 1987-05-22 1997-11-19 ソニー株式会社 メモリ装置
US5270565A (en) * 1989-05-12 1993-12-14 Western Digital Corporation Electro-static discharge protection circuit with bimodal resistance characteristics
JP3375659B2 (ja) * 1991-03-28 2003-02-10 テキサス インスツルメンツ インコーポレイテツド 静電放電保護回路の形成方法
US5229635A (en) * 1991-08-21 1993-07-20 Vlsi Technology, Inc. ESD protection circuit and method for power-down application
US5450267A (en) * 1993-03-31 1995-09-12 Texas Instruments Incorporated ESD/EOS protection circuits for integrated circuits
US5404041A (en) * 1993-03-31 1995-04-04 Texas Instruments Incorporated Source contact placement for efficient ESD/EOS protection in grounded substrate MOS integrated circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101475952B1 (ko) * 2007-08-22 2014-12-23 세이코 인스트루 가부시키가이샤 반도체 디바이스
US9318435B2 (en) 2014-01-27 2016-04-19 SK Hynix Inc. Power line structure for semiconductor apparatus

Also Published As

Publication number Publication date
JP4387468B2 (ja) 2009-12-16
US5874763A (en) 1999-02-23
KR970055319A (ko) 1997-07-31
JPH09181195A (ja) 1997-07-11

Similar Documents

Publication Publication Date Title
KR100203054B1 (ko) 개선된 정전기 방전 능력을 갖는 집적 회로
JP4017187B2 (ja) 静電放電保護回路
KR100190008B1 (ko) 반도체 장치의 정전하 보호 장치
US6541824B2 (en) Modified source side inserted anti-type diffusion ESD protection device
JP4091999B2 (ja) 静電気保護素子
EP0253105B1 (en) Integrated circuit with improved protective device
KR100194496B1 (ko) 반도체 장치
US7113377B2 (en) Electrostatic discharge protection device comprising several thyristors
US4990984A (en) Semiconductor device having protective element
US7126168B1 (en) Silicon controlled rectifier structures with reduced turn on times
JP2004512685A (ja) 過電圧保護を備えた集積回路及びその製造方法
JP4477298B2 (ja) ポリシリコン画定スナップバック・デバイス
KR100220384B1 (ko) 정전기 보호 소자
US4727405A (en) Protective network
KR100244294B1 (ko) 이에스디(esd) 보호회로
KR100192952B1 (ko) 정전기 보호소자
US20020060345A1 (en) Esd protection circuit triggered by low voltage
KR100792387B1 (ko) 저 동작전압 및 고스냅백 전류 특성을 갖는 정전기방전보호 소자
KR19980043416A (ko) 이에스디(esd) 보호 회로
KR100308074B1 (ko) 집적회로
KR0186179B1 (ko) 이에스디 보호회로
KR200308025Y1 (ko) 반도체장치의 정전방전입력보호회로의 레이아웃
JP2001102461A (ja) 入力保護回路
KR100494143B1 (ko) 반도체장치의 필드트랜지스터 구조
JPH10223843A (ja) 半導体装置の保護回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120229

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee