KR100220384B1 - 정전기 보호 소자 - Google Patents

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Abstract

여기에 개시된 정전기 보호 소자는 N 채널 MOS 트랜지스터 소자들로 구성된다. 상기 MOS 트랜지스터들의 드레인들은 제1 전원 전압에 공통으로 연결되고, 상기 MOS 트랜지스터들의 소오스들과 웰 콘택들은 제2 전원 전압에 공통으로 연결된다. 저항 영역이 상기 제2 전원 전압과 상기 웰 콘택들 사이에 형성되고, 상기 소오스들은 제2 전원 전압에 직접 연결된다.

Description

정전기 보호 소자
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 사다리 구조를 갖는 N 채널 MOS 트랜지스터 소자의 정전기 보호 성능을 향상시키는 정전기 보호 소자에 관한 것이다.
CMOS 회로에서 가장 널리 사용되고 있고, 그리고 특성도 우수한 CMOS 회로의 정전기 보호 소자는 N 채널 MOS 트랜지스터 소자이다.
이러한 N 채널 MOS 트랜지스터 소자는 다이오드에 비해 누설 전류(leakage current)가 크다는 것을 제외하고는 트리거 전압(triggering voltage), 스냅-백 전압(snap-back voltage), 동적인 저항(dynamic resistance) 등에 있어서는 다이오드에 비해 우수한 특성을 갖는 정전기 보호 소자이다.
또한, 정전기 보호 효율을 높이기 위해서, N 채널 MOS 트랜지스터 소자는 가능한 크게 형성한 게이트 폭(gate width)을 갖고, 그리고 드레인과 동일한 도전형을 갖는 이온을 고에너지로 주입하는 플러그(plug)공정이 실시되기도 한다.
즉, N 채널 MOS 트랜지스터 소자의 정전기 보호 효율은 그의 게이트 폭에 비례하기 때문에 그 게이트 폭을 늘리는 것이 필요하다. 그러나, 칩사이즈(chip size) 또는 회로 배치 때문에 게이트 폭을 한쪽의 방향으로 늘릴 수 없을 경우에, 그 N 채널 MOS 트랜지스터 소자에 있어서는 그 소자의 게이트의 핑거(finger)가 병렬적으로 배열되어 있는 사다리 구조(ladder structure or finger structure)가 적용되어야 한다.
그러나, 제1도에 도시되어 있는 바와 같이, 종래 정전기 보호 소자로서 사용되는 사다리 구조를 갖는 N 채널 MOS 트랜지스터 소자는 전류의 밀집화에 기인하는 소자 파괴 현상을 일으켜서 정전기 보호 효율이 저하되는 문제가 있었다.
제1도를 참조하면, 종래 정전기 보호 소자인 N 채널 MOS 트랜지스터 소자는 게이트 핑거들(12)이 병렬로 배치되어 있는 사다리 구조를 갖고 있고, 드레인들과 소오스들은 상기 게이트 핑거들(12) 사이에 교대로 배치된다. 상기 기판과 게이트 핑거들은 접지(grounded substrate and/or grounded gate)된다. 상기 사다리 구조를 갖는 정전기 보호 소자는, 제1도의 참조 번호 18에 의해 표시된 빗금친 부분에서, 즉 게이트 핑거들(12) 사이에 삽입되어 있는 드레인(10)과의 사이에서, 바람직하지 않는 전류 밀집(current localization)이 일어나게 된다. 상기 바람직하지 않는 전류 밀집은 P+형 웰 콘택(well contact : 16)과 소오스 콘택(source contact : 14)사이의 거리차에 기인하는 웰 저항(well resistance) 때문이다.
만일, 상기 거리차가 작은 위치에서는, 드레인에서 발생된 정공의 대부분이 웰 콘택(16)으로 빠져나가서 트리거(triggering)가 늦게 발생되는 반면에, 상기 거리차가 큰 위치에서는 드레인 접합부에서 발생된 많은 정공들이 웰 콘택으로 빠져 나가거나 소오스 접합부의 아래에 쌓이면서 소자의 트리거를 빨리 발생되게 한다. 즉, 충격이온화(impact ionization)에 의해서 각 드레인에서 발생한 전자-정공쌍(electron-hole pairs)중에서 대부분의 정공들은 상기 p+형 웰 콘택(16)으로 빠져나가거나 또는 n+형 소오스 접합부에 축적되어, 소오스에 대한 웰의 전위(well potential)를 증가시키게 된다. 그 결과, 소오스가 턴온(turn-on)된다.
이러한 현상은 상기 웰 콘택(16)에서 멀리 떨어진 소오스에서 웰저항의 증가로 인하여 더욱 많이 발생된다. 따라서, 제1도에 도시된 바와 같이, 빗금친 부분(18)에서, 즉 상기 웰 콘택(16)에서 가장 멀리 떨어져 있는 드레인에서, 소오스의 턴온이 빨리 발생되기 때문에 전류가 밀집된다.
그러므로, 사다리 구조를 갖는 N 채널 MOS 트랜지스터를 정전기 보호 소자로 사용할 경우에, 상술한 현상에 의해서 정전기 보호 효율이 떨어지는 문제점이 발생된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 사다리 구조를 갖는 N 채널 MOS 트랜지스터 소자의 정전기 보호 성능을 향상시킬 수 있는 정전기 보호 소자를 제공하는데 그 목적이 있다.
제1도는 종래 NMOS 정전기 보호 소자의 레이아웃을 개략적으로 보여주는 도면.
제2도는 본 발명의 실시예에 따른 정전기 보호 소자의 레이아웃을 개략적으로 보여주는 도면.
제3도는 제2도의 본 발명의 정전기 보호 소자의 등가 회로도.
제4도는 제2도의 본 발명의 정전기 보호 소자를 A-A'으로 절단한 단면을 보여 주는 단면도.
제5도는 제2도의 본 발명의 정전기 보호 소자의 전류-전압 특성을 보여주는 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 드레인 12 : 게이트
14 : 소오스 16 : 웰 콘택
20 : 저항 영역
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 정전기 보호 소자는 반도체 기판, 상기 반도체 기판에 형성되는 웰 영역, 상기 웰 영역의 양끝에 형성되는 두 개의 웰 콘택들 및 상기 웰 영역의 상기 웰 콘택들 사이에 직렬로 형성되는 복수의 MOS 트랜지스터들을 구비하며, 상기 MOS 트랜지스터들의 드레인들은 제1 전원 전압에 공통으로 연결되고 상기 MOS 트랜지스터들의 소오스들과 상기 웰 콘택들은 제2 전원 전압에 연결되며, 그리고 상기 제2 전원 전압과 상기 웰 콘택 사이에 형성되는 저항 영역을 포함한다. 상기 MOS 트랜지스터들의 소오스들은 상기 제2 전원 전압에 직접 연결된다.
바람직한 실시예에 있어서, 상기 저항 영역은 폴리 실리콘, 웰 영역의 일부, N+ 활성 영역 및 P+ 활성 영역중 하나이다.
본 발명의 또 다른 특징에 의하면, 정전기 보호 소자는 제1 및 제2 전원 전압 사이의 내부 회로의 입력에 연결되고, 게이트 핑거들이 병렬로 배치되고 그리고 소오스 및 드레인 콘택들이 상기 게이트 핑거들 사이에 교대로 배치되는 사다리 구조를 갖는 복수의 MOS 트랜지스터들을 갖는다. 정전기 보호 소자는 반도체 기판, 상기 반도체 기판에 형성된 웰 영역, 상기 반도체 기판상에 형성되는 저항 영역 및 상기 웰 영역의 양 끝에 형성되는 웰 콘택들을 포함하며, 상기 각 웰 콘택들은 상기 제2 전원 전압과 저항 영역 사이에 형성된다.
[작용]
이와 같은 장치에 의해서, 사다리 구조를 갖는 N 채널 MOS 트랜지스터 소자를 정전기 보호 소자로 사용할 경우에 발생되는 전류 밀집 현상을 방지할 수 있고, 정전기 보호 소자의 정전기 보호 효율이 저하되는 문제점을 해결할 수 있다.
[실시예]
이하 본 발명에 따른 실시예를 첨부된 도면 제2도, 제3도, 제4도 그리고 제5도에 의거하여 상세히 설명한다.
제2도 및 제4도를 참조하면, 본 발명에 따른 정전기 보호 소자는 제1 및 제2 전원 전압 사이의 내부 회로의 입력에 연결되는 사다리 구조를 갖는 복수의 N 채널 MOS 트랜지스터들로 구성된다. 제1도와 유사하게, 상기 제1 전원 전압(Vout)은 MOS 트랜지스터들의 드레인들(10)과 공통으로 연결되고 그리고 제2 전원 전압(Vss)은 상기 MOS 트랜지스터들의 소오스들(14)과 연결된다.
그러나, 종래에는 도시되진 않았지만 본 발명에서는 상기 제2 전원 전압(Vout)과 웰 콘택(16)사이가 저항 영역(20)이다. 상기 저항 구성은 바람직하게 폴리 실리콘 저항, 기판에 형성되는 웰 영역 일부, N+ 활성 영역, P+ 활성 영역이 사용된다.
또한 MOS 트랜지스터들의 소오스들은 상기 제2 전원 전압(Vss)과 직접 연결된다. 그 결과, 전류 밀집 차단이 상술한 사다리 구조에 의해 웰 콘택과 떨어져 있는 드레인에서 이루어져 정전기 보호 효율을 높일 수 있다.
제2도를 참조하면, N 채널 MOS 트랜지스터들은 접지 전압(Vss)을 받아들이는 핑거 게이트(12)가 병렬로 배치된 사다리 구조를 갖는다. 상기 MOS 트랜지스터들의 드레인 및 소오스 핑거들(10, 14)은 상기 게이트 핑거들(12)사이에 교대로 배치된다. 기판과 상기 소오스 및 핑거들은 모두 접지되며(제2 전원 전압 Vss에 연결되며), 그리고 저항 영역(20)은 제3도에 보여지는 바와 같이 상기 기판과 제2 전원 전압(Vss) 사이에 연결된다. 상기 웰 영역의 양 끝에 형성되는 P+웰 콘택들(16) 각각은 저항 영역(20)을 통해 상기 제2 전원 전압(Vss)과 연결된다.
제4도는 제2도의 A-A'라인을 따라 절취한 정전기 보호 소자의 단면도를 보여준다. 반도체 기판상에 P형 이온 주입 수행에 의해 웰 영역이 형성된다. 소자 격리 영역들(22) 또한 기판상에 형성되어 활성 영역과 비활성 영역을 정의한다. 이어서, 복수의 게이트들(12)이 기판 상에 형성되고, N+형 이온 주입을 수행하여 상기 P형 웰 영역에 드레인 및 소오스 영역들(10, 14)을 형성한다. 다음으로 P+형 이온 주입을 수행하여 P+형 웰 콘택들(16)을 형성한다.
소자 제조에 있어서, 상기 게이트들(12) 및 소오스들(14) 그리고 P+형 웰 콘택들(16)은 접지 전압(Vss)에 연결되고, 상기 드레인들(10)은 제1 전원 전압(Vout)이 인가되는 패드(PAD)에 연결된다. 이때, 상기 P+형 웰 콘택(16)은 저항 영역(20)을 통해 접지(Vss)와 연결된다. 상기 게이트들(12) 및 소오스들(14)은 상기 접지(Vss)에 직접 연결된다. 상기 저항 영역(20)은 폴리실리콘, 웰 저항 일부, N+ 활성 영역 그리고 P+ 활성 영역중 어느 하나가 사용된다.
상술한 바와 같은 구조를 갖는 정전기 보호 소자는 전원 전압(Vout)이 상기 패드(PAD)에 인가될 때, N+형 드레인들에 동시에 충격 이온화(impact ionization)가 일어나 정공들이 발생하게 된다. 상기 생성된 정공들은 P+형 웰 콘택(16)을 통해 접지(Vss)로 흘러간다. 그 결과, 웰 영역의 전압(Vwell)이 제4도에 도시된 노드 전압(VR=Ihole*R)보다 상대적으로 높아지게 된다. 여기서, 상기 노드 전압(VR)은 상기 P+형 웰 콘택(16)과 접지(Vss)사이의 저항 영역(20)에 인가되는 전압이다. 상기 웰 전압(Vwell)은 다음과 같이 나타낼 수 있다.
상기 식에서 Ih또는 Ihole은 상기 P+형 웰 콘택(16)으로부터 흐르는 전류량을 나타낸다.
제5도는 본 발명의 실시예에 따른 정전기 보호 소자의 전류-전압 특성을 보이는 도면이다.
제5도에서, 참조 번호 24는 종래 정전기 보호 소자의 전류-전압 특성 곡선을 나타낸다. 참조 부호 A에서 B까지는 상기 드레인(10)에서 기판(sub)으로 흐르는 N+/P-well 다이오드의 역방향 포화 전류를 나타내고, 참조 부호 B에서 C까지는 N+/P-well 다이오드의 애벌런치 브레이크 다운 (avalanch breakdown)전류 성분을 나타낸다.
특히, 참조 부호 C 및 C'는 각각 종래와 본 발명의 정전기 보호 소자의 소오스 턴온 전압들이다. 상기 소오스 턴-온 동작은 정공들이 드레인으로부터 소오스로 흐를때 발생되는 기판 전압에 의해 이루어진다. 본 발명에 따른 정전기 보호 소자는 상기 전원(Vss)과 웰 콘택(16) 사이에 연결되는 저항으로 인해 완만한 기울기를 갖는다. 이 방법에 있어서, 본 발명의 정전기 보호 소자는 종래의 소자와 비교하여 과전류 방전 능력이 우수하며, 이는 본 발명의 소오스들이 종래의 소오스보다 먼저 동시에 턴온되기 때문이다.
본 발명에서 소오스들이 동시에 턴온되는 것을 상세하게 설명하면 다음과 같다.
정상적인 동작의 경우, MOS 트랜지스터가 역방향 바이어스 상태에서 정전기 보호를 위한 다이오드로 동작하기 위해서는 순방향 조건이 형성되어야 한다. 제4도에서, 소오스쪽의 N+/P-well 다이오드에서 P쪽의 드레인에서 발생된 전자-정공쌍들중 정공들이 쌓이므로서(pile up) 전압이 국부적으로 올라가게 된다. 상기와 같이 순방향 전압 이상으로 전압이 상승하면 MOS 트랜지스터들이 턴온되고 그 결과, 홀전류가 빠져 나가게 된다. 따라서, 본 발명에서와 같이, 제2 전원 전압(Vss)과 P웰 사이에 폴리 저항을 형성하여 iR(정공 전류폴리저항)만큼 웰 바이어스를 올려주므로서 MOS 트랜지스터들이 동시에 턴온될 수 있도록 한다.
이상과 같은 본 발명에 의하면, 접지 전압과 웰 사이에 저항을 연결하고, 소오스들을 접지 전압에 직접 연결하므로서, NMOS 트랜지스터들의 소오스들이 동시에 턴온되도록 한다. 따라서, 정전기 보호 소자의 정전기 보호 효율 향상과 전류 밀집 현상을 막을 수 있는 효과가 있다.

Claims (7)

  1. 반도체 기판과; 상기 반도체 기판에 형성되는 웰 영역과; 상기 웰 영역의 양 끝에 형성되는 두 개의 웰 콘택들과; 그리고 상기 웰 영역의 상기 웰 콘택들 사이에 직렬로 형성되는 드레인들 및 소오스들을 갖는 복수의 MOS 트랜지스터들을 구비하며, 상기 MOS 트랜지스터들의 드레인들은 제1 전원 전압에 공통으로 연결되고 상기 MOS 트랜지스터들의 소오스들 및 상기 웰 콘택들은 제2 전원 전압에 공통으로 연결되며, 상기 제2 전원 전압과 상기 웰 콘택들 사이에 형성되는 저항 영역을 포함하되, 상기 소오스들은 상기 제2 전원 전압에 직접 연결되는 정전기 보호 소자.
  2. 제1항에 있어서, 상기 저항 영역은 폴리실리콘인 정전기 보호 소자.
  3. 제1항에 있어서, 상기 저항 영역은 웰 영역의 일부인 정전기 보호 소자.
  4. 제1항에 있어서, 상기 저항 영역은 N+ 활성 영역 및 P+ 활성 영역중 하나인 정전기 보호 소자.
  5. 제1 및 제2 전원 전압 사이의 내부 회로의 입력에 연결되고, 게이트 핑거들이 병렬로 배치되고 그리고 소오스 및 드레인 콘택들이 상기 게이트 핑거들 사이에 교대로 배치되는 사다리 구조를 갖는 복수의 MOS 트랜지스터들을 갖는 정전기 보호 소자에 있어서, 반도체 기판과; 상기 반도체 기판상에 형성되는 저항 영역과; 그리고 상기 웰 영역의 끝에 형성되는 두 개의 웰 콘택들을 포함하되, 상기 각 웰 콘택은 상기 제2 전원 전압과 상기 저항 영역 사이에 형성되는 것을 특징으로 하는 정전기 보호 소자.
  6. 제5항에 있어서, 상기 저항 영역은 폴리실리콘인 것을 특징으로 하는 정전기 보호 소자.
  7. 제5항에 있어서, 상기 저항 영역은 웰 저항, N+ 활성 영역 및 P+ 활성 영역중 하나인 것을 특징으로 하는 정전기 보호 소자.
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