KR19980041852A - 감소된 항복전압을 가지는 접지-게이트 트랜지스터 - Google Patents

감소된 항복전압을 가지는 접지-게이트 트랜지스터 Download PDF

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KR19980041852A
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Abstract

정정방전(ESD)보호를 위하여 사용되는 접지된 게이트 트랜지스터의 항복전압은 드레인-기판 접합에서 기판의 도핑농도를 증가시킴으로써 감소된다. 추가로, 접지된 게이트 트랜지스터는 CMOS 장치의 저농도로 도우핑된 드레인(LDD) 영역이 형성되는 동일한 시간에 기판에 주입함으로써 추가 마스크 없이 표준 CMOS 제조공정내에서 형성될 수 있다.

Description

감소된 항복전압을 가지는 접지-게이트 트랜지스터
본 발명은 접지-게이트 트랜지스터에 관한 것으로, 특히 감소된 항복전압을 가지는 접지-게이트 트랜지스터에 관한 것이다.
고 게이트 전위가 MOS 트랜지스터의 게이트 산화물층을 파괴하는 것을 방지하기 위하여, 종래의 CMOS 회로는 MOS 트랜지스터의 게이트상의 전압이 소정 값을 초과할 때 전기 경로를 접지로 제공하기 위하여 접지-게이트 트랜지스터를 활용한다.
도 1 은 종래의 접지-게이트 n-채널 트랜지스터(10)를 예시하는 횡단면도이다. 도 1 에 도시된 것처럼, 트랜지스터(10)는 p-형 기판(16)에 형성된 공간적으로 분리된 n+ 소오스 및 드레인 영역(12 및 14), 기판(16)상에 형성된 게이트 산화물층(18) 및 소오스와 드레인 영역(12 및 14)사이에 한정되는 채널영역(22)에 걸쳐 게이트산화물층(18)상에 형성되는 폴리실리콘 게이트(20)를 포함한다.
트랜지스터(10)는 기판(16)에 형성된 고농도로 도우핑된 p+ 접촉영역(24) 및 n+ 소오스 및 드레인 영역(12 및 14)으로 부터 p+ 접촉영역을 격리시키기 위하여 기판(16)에 형성되는 전계 산화물 영역(Field Oxide Regions; FOX)을 또한 포함한다.
도 1 에 또한 도시된 것처럼, 트랜지스터(10)는 소오스(12), 기판(16), 게이트(20) 및 p+ 접촉영역(24)이 접지에 접속되고, 드레인(14)은 입력노드(NI)에 접속되고, 차례로, 내부회로, 즉 MOS 트랜지스터의 게이트에 접속된다.
동작시에, 트랜지스터(10)의 게이트(20)는 접지에 접속되기 때문에, 인헨스먼트형 장치로서 형성된 트랜지스터(10)는 정상적으로 오프되며, 즉 전류가 드레인영역(14)에서 부터 소오스영역(12)으로 흐르지 않는다.
그러나, 정전방전(ESD) 이벤트동안, 큰 양(+)의 전압이 차례로 드레인영역(14)에 인가되는 입력노드(NI)에 인가된다. 드레인영역(14)에 인가된 큰 양의 전압은 아발란치 효과에 의하여 역으로 바이어스된 드레인-기판 접합을 파괴하여, 더욱 많은 전자들이 드레인영역(14)으로 흐르고, 홀들은 p+ 접촉영역(24)에 의하여 모여진 기판(16)으로 흐른다.
기판(16)으로 흐르는 증가된 숫자의 홀들이 소오스영역(12)과 기판(16)사이의 p-n 접합이 순방향 바이어스되도록 기판(16)의 표면상의 전위를 상승시킨다. 이때, 소오스영역(12)은 홀들의 일부를 모으고 전자들을 기판(116)으로 주입하여, n-형 소오스영역(12), p-형 기판(16) 및 n-형 드레인영역(14)에 의하여 형성되는 기생 npn 트랜지스터를 턴온시킨다.
그래서, ESD 이벤트가 발생하때, 트랜지스터(10)는 턴온되고 입력노드(NI)로 부터 기판, 소오스, 드레인을 통하여 드레인에 저 저항 전류경로를 제공한다. 트랜지스터(10)를 턴온시키기 위하여 요구되는 최소한의 드레인 전압은 트랜지스터의 항복전압(VBR)으로 알려진다.
도 2 는 트랜지스터(10)가 ESD 이벤트를 받을 때 들어가는 동작의 영역을 예시하는 그래프이다. 도 2 에서 도시되는 것처럼, 항복전압(VBR)이 도달될 때, 입력노드(NI)상의 전압은 전류가 점프하는 동안 하강한다. 이때, 트랜지스터(10)는 스냅백 동작 영역에 들어갔다고 말한다.
스냅백 영역에 들어간 후에, 증가된 전류가 트랜지스터(10)를 파괴하는 제 2 시점에서 트랜지스터(10)가 파괴될때까지 입력노드(NI)상의 전압이 계속 상승하기 때문에 트랜지스터(10)는 전류의 증가하는 레벨을 계속 약화시킨다. ESD 보호는 제 2 항복전압이 도달되기전에 스냅백 영역에서 제공된다.
그러나, 트랜지스터(10)가 가지는 문제점은 접지-게이트 트랜지스터에 의하여 보호될 회로를 형성하기 위하여 사용되는 제조공정을 복잡하게 함이 없이 접지-게이트 트랜지스터의 항복전압을 낮추는 것이 매우 어렵다는 것이다. 그래서, 표준 제공공정에 쉽게 통합될 수 있는 감소된 항복전압을 가지는 접지-게이트 트랜지스터에 대한 요구가 있다.
본 발명에서, 접지-게이트 트랜지스터의 항복전압은 드레인-기판 접합에서 기판의 도우핑 농도를 증가시킴으로써 감소된다. 추가로, 본 발명의 접지-게이트 트랜지스터는 CMOS 장치의 저농도로 도우핑된 드레인(LDD) 영역이 형성되는 동일한 때에 기판에 주입함으로써 추가적인 마스크를 사용함이 없이 표준 CMOS 제조공정의 일부로써 형성될 수 있다.
도 1 은 종래의 접지-게이트 n-채널 트랜지스터(10)를 예시하는 횡단면도.
도 2 는 ESD 이벤트를 받을 때 트랜지스터(10)가 들어가는 동작의 영역을 예시하는 그래프.
도 3 은 본 발명에 따른 접지-게이트 n-채널 트랜지스터(100)를 예시하는 횡단면도.
도 4a 내지 도 4d 는 본 발명에 따른 CMOS 제조공정의 일부로써 트랜지스터(100)의 형성을 예시하는 횡단면도.
도 5 는 본 발명에 따른 SCR(200)을 예시하는 횡단면도.
도 6 은 본 발명에 따른 SCR(200)의 동작의 영역을 예시하는 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
100 ... 트랜지스터 112 ,,, 소오스 114 ... 드레인
116 ... 기판 118, 150 ... 게이트 산화물층
120 ... 폴리실리콘 게이트 122 ... 채널영역
152 ... 주입마스크
본 발명에 따라 제 1 도전형 기판에 형성되는 접지-게이트 트랜지스터는 기판에 형성된 제 2 도전형의 공간상으로 분리된 소오스 및 드레인 영역과 소오스 및 드레인 영역사이에 한정되는 채널영역을 포함한다. 추가로, 본 발명의 트랜지스터는 채널영역에 대하여 기판상에 형성되는 게이트 산화물층, 게이트 산화물층상에 형성되는 게이트 및 기판에 형성되는 제 1 도전형의 접촉영역을 또한 포함한다.
본 발명에 따른, 접지-게이트 트랜지스터는 기판의 도우핑 농도보다 더욱 큰 도우핑 농도를 가지는 드레인 영역에 인접한 기판에 형성되는 제 1 도전형의 접합영역을 또한 포함한다.
본 발며의 특징과 장점에 대한 이해는 본 발명의 원칙이 활용되는 실시예를 기술하는 다음의 설명과 첨부도면을 참조하여 얻어질 것이다.
도 3 은 본 발명에 따른 접지-게이트 n-채널 트랜지스터(100)를 예시하는 횡단면도를 도시한 것이다. 이하에 더욱 상세하게 기술될 것처럼, 본 발명은 드레인-기판 접합에서 기판의 p-형 도우핑 농도를 증가시킴으로써 접지-게이트 트랜지스터의 항복전압을 감소시킨다.
도 3 에 도시된 것처럼, 트랜지스터(100)는 p-형 기판(116)에 형성된 공간적으로 분리된 n+ 소오스 및 드레인 영역(112 및 114), 기판(116)상에 형성된 게이트 산화물층(118) 및 소오스와 드레인영역(112 및 114)사이에 한정되는 채널영역(122)걸쳐서 게이트 산화물층(118)상에 형성되는 폴리실리콘 게이트(120)를 포함한다.
트랜지스터(100)는 기판(116)에 형성되는 고농도로 도핑된 p+ 접촉영역(124) 과 n+ 소오스 및 드레인 영역(112 및 116)으로 부터 p+ 접촉영역(124)을 격리하기 위하여 기판(116)에 형성되는 전계 산화물영역(FOX)을 또한 포함한다.
본 발명에 따른, 트랜지스터(100)는 소오스 및 드레인 영역(112 및 114)에 인접하여 기판(116)에 형성되는 p-형 접합영역(126) 및 채널영역(122)를 추가로 포함한다. 대신에, 트랜지스터(100)는 드레인 및 채널영역(114 및 122)에 인접한 단지 하나의 p-형 접합영역(126)을 가지고 형성될 수도 있다.
이후에 더욱 상세하게 기술될 것처럼, p-형 접합영역(126)은 바람직하게는 p-형 저농도로 도우핑된 드레인(PLDD)를 형성하기 위하여 주어진 공정에서 사용되는 도우핑 농도에 의하여 한정되는 도우핑 노도를 가지도록 형성된다. 대신에, 기판(116)의 도우핑 농도보다 더욱 큰, 그러나 드레인영역(114)의 도우핑 농도보다는 작은 다른 도우핑 농도가 사용될 수 있다.
도 3 에 또한 도시된 것처럼, 트랜지스터(100)는 소오스(112), 기판(116), 게이트(120) 및 p+접촉영역(124)이 접지에 접속되고, 드레인(114)은 차례로 내부회로 즉, MOS 트랜지스터의 게이트에 접속되는 입력노드(NI)에 접속된다.
동작시에, 트랜지스터(100)는 트랜지스터(10)에서 동작하는 것보다 더욱 낮은 드레인 전압에서 파괴 및 스냅백 영역에 들어가는 점을 제외하고는 도 1 의 트랜지스터(10)와 동일한 방법으로 동작을 한다.
트랜지스터(100)의 항복전압은, 주어진 드레인 전압으로부터 생기는 트랜지스터 영역에서의 피크 전기장이 더 저농도로 도우핑된 측상에서의 도우핑의 제곱근에 역으로 변하기 때문에, 트랜지스터(10)의 항복전압보다 작다.
결과적으로, 드레인영역(114)에 인접한 기판의 도우핑 농도를 증가시킴으로써, 주어진 드레인 전압으로부터의 피크 전기장이 더욱 커질 것이다. 그래서, 아발란치 효과를 유도하고 접합을 파괴하는데 요구되는 전기장은 더욱 낮은 드레인 전압으로 도달될 수 있다. 유사한 결과가 또한 소오스영역(112)에도 적용될 수 있다.
더욱 낮은 항복전압을 제공하는 것외에, 트랜지스터(100)의 다른 장점은 트랜지스터(100)의 제조가 표준 CMOS 제조공정에 쉽게 통합될 수 있다는 점이다. 도 4a 내지 4d 는 본 발명에 따라 CMOS 제조공정의 일부로서 트랜지스터(100)의 형성을 예시하는 횡단면도를 도시한다.
도 4a 에 도시된 것처럼, 종래의 CMOS 제조공정이 기판(116)에 형성된 공간상으로 떨어진 전계 산화물 영역(FOX), 전계산화물영역(FOX)사이에서의 기판(116)상에 형성되는 게이트산화물층(150), 게이트산화물층(150)의 일부상에 형성되는 게이트(120) 및 게이트(120)상에 형성되는 주입마스크(152)를 가지는 트랜지스터(100)를 형성하기 위하여 활용된다.
다음에, 본 발명에 따라, p-형 물질은 p-형 LDD 영역이 p-채널 CMOS 장치를 위하여 형성되는 같은 시간에 p-형 영역(154)을 형성하기 위하여 기판(116)으로 주입된다. 그래서, p-형 영역(154)은 p-채널 장치의 p-형 LDD 영역과 같은 도우핑 농도를 가진다.
다른 방안으로는, 만약 추가 마스크가 사용되면, p-형 영역(154)은 기판(116)의 농도보다는 크고, 형성될 n-형 소오스 및 드레인 영역의 농도보다는 작은 농도를 가지도록 형성될 수 있다.
도 4b 에 도시된 것처럼, p-형 물질이 기판(116)으로 주입된후에, 마스크(152)가 게이트산화물층(150)의 노출영역의 제거에 후속하여 제거된다. 게이트 산화물층(150)의 노출영역의 제거는 게이트 산화물층(118)을 한정한다. 다음에, 산화물층(도시되지 않음)이 증착되고, 산화물 스페이서(158)를 형성하기 위하여 이방에칭된다.
이후에, 도 4c 에 도시된 것처럼, 희생 산화물층(160)이, 게이트(120) 및 형성될 p+ 접촉영역(124)를 보호하기 위한 마스크(162)의 형성에 따라서, 노출된 기판상에 형성된다. 다음에, n-형 물질이 트랜지스터(100)의 고농도로 도우핑된 소오스 및 드레인영역(112 및 114)과 n-채널 CMOS 장치의 소오스 및 드레인영역을 형성하기 위하여 기판(116)으로 주입된다. 소오스 및 드레인영역(112 및 114)의 형성은 차례로 p+ 접합영역(126)을 한정한다.
도 4d 에 도시된 것처럼, n-형 소오스 및 드레인영역이 형성된후, 마스크(162)가 제거되고 마스크(164)는 게이트(120) 및 n+ 소오스와 드레인영역(112 및 114)을 보호하기 위하여 형성된다. 다음에, p-형 물질이 트랜지스터(100)의 고농도로 도우핑된 p-형 접촉영역(124)과 p-채널 CMOS 장치의 소오스 및 드레인영역을 형성하기 위하여 기판(116)으로 주입된다.
p-형 소오스 및 드레인 영역들이 형성된후에, 본 발명의 공정은 종래의 CMOS 처리단계로 되돌아간다. 그래서, 트랜지스터(100)는 추가 마스크의 사용없이 종래의 CMOS 제조공정의 일부로서 형성될 수 있다.
ESD 보호장치외에, 본 발명은 반도체 제어정류기(semiconductor controlled rectifier; SCR)에 적용가능하다. 도 5 는 본 발명에 따른 SCR을 예시하는 횡단면을 도시한다.
도 5 에 도시된 것처럼, SCR(200)은 p-형 기판(216)에 형성된 n-웰영역(210), 기판(216)에 형성된 n+소오스영역(212) 및 소오스영역으로부터 떨어진 거리에서 웰영역(210)과 기판(216)에 형성된 n+드레인영역(214)을 포함한다. 추가로, SCR(200)은 기판(216)상에 형성되는 게이트산화물층(218)과 소오스 및 드레인영역(212 및 214)사이에 한정되는 채널영역(222)상에서 게이트산화물층(218)상에 형성되는 폴리실리콘 게이트(220)를 더 포함한다.
SCR(200)은 기판(216)에 형성되는 고농도로 도우핑된 p+접촉영역(224), n-월영역(223)에 각각 형성되는 n+ 및 p+ 접촉영역(226 및 228) 및 n+소오스 및 드레인영역(212 및 214)으로부터 p+접촉영역(224)을 격리시키기 위하여 기판(216) 및 n-웰(210)에 형성되는 전계산화물영역(FOX)을 포함한다.
본 발명에 따라, SCR(200)은 소오스 및 드레인영역(212 및 214)에 인접하여 기판(216)에 형성되는 p-형 접합영역(230)과 채널영역(222)을 추가로 포함한다. 다른 방안으로, SCR(200)은 드레인 및 채널영역(214 및 222)에 인접하여 단지 하나의 p-형 접합영역(230)을 가지고 형성될 수 있다.
위에서 처럼, p-형 접합영역(230)은 바람직하게는 PLDDs를 형성하기 위하여 주어진 공정에서 사용되는 도우핑 농도에 의하여 정해지는 도우핑 농도를 가지도록 형성된다. 다른 방안으로서, 기판(216)의 도우핑 농도보다 큰, 그러나 드레인영역(214)의 도우핑 농도보다 적은 다른 도우핑 농도가 사용될 수 있다.
도 5 에 또한 도시된 것처럼, SCR(200)은 소오스(212), 기판(216), 게이트(220), 및 p+접촉영역(224)이 접지에 접속되고, 한편 n+ 및 p+ 접촉영역(226 및 228)이 차례로 내부회로에 접속되는 입력노드(NI)에 접속된다.
도 6 은 본 발명에 따른 SCR(200)의 동작영역을 예시하는 도이다. 도 6 에 도시된 것처럼, 항복전압(VBR)보다 작은 양의 전압이 입력노드(NI)에 인가되면, SCR장치(200)는 순방향-차단(forward-blocking) 동작영역에 들어간다고 한다.
순방향-차단영역에서, p+ 접점(128) 및 n-웰(223)사이의 p-n 접합과 소오스영역(212) 및 기판(216)사이의 p-n 접합은 둘다 순방향 바이어스된다. 그러나, 기판(216)과 n-웰(223)사이의 p-n접합은 역바이스된 상태로 남는다.
그래서, 양의 전압이 기판-웰 접합의 양단에 기본적으로 나타난다. 결과적으로, 접점-웰 접합과 소오스-기판접합, 각각에 활용가능한 전자 및 홀의 공급이 역바이어스에 의하여 제한되기 때문에 단지 작은 전류만이 흐른다.
그러나, 입력노드(NI)에 인가된 양의 전압이 항복전압(VBR)을 초과할 때, SCR장치(200)는 순방향-도전(forward-conducting) 동작영역을 들어갔다고한다. 순방향도전 영역에서, 기판-웰 접합은 아발란치효과의 결과로서 파괴된다. 결과적으로, 입력노드(NI)에서의 전압은 SCR(200)을 통한 전류가 상승하는 동안 하강한다.
본 발명에 따라, p-형 접합영역(230)을 활용함으로써, SCR(200)은 위에서 기술된 것과 동일한 방법으로 영역(230)없이 유사한 SCR장치보다 더욱 낮은 전압에서 파괴한다. 추가로, SCR(200)은 추가 마스크없이 표준 CMOS 제조공정에서 형성될 수 있다.
그래서, 접지-게이트 트랜지스터와 SCR 은 장치들의 항복전압을 낮추기 위하여 소오스 및 드레인에 인전한 기판에서 형성되는 p-형 영역을 사용하는 것이 기술된다.
여기에서 기술된 본 발명의 실시예에 대한 다양한 변형이 본 발명을 실시함에 있어서 이루어질 수 있다는 점을 이해하여야한다. 그래서, 다음의 특허청구범위는 발명의 범위를 한정하는 것이며 이러한 청구범위의 범위내의 방법과 구조 및 그들의 균등물이 청구범위에 의하여 포함된다.

Claims (14)

  1. 제 1 도전형의 기판에 형성되는 트랜지스터에 있어서,
    상기 트랜지스터가 기판에 형성되는 제 2 도전형의 공간적으로 분리된 소오스 및 드레인영역;
    소오스 및 드레인 영역사이에서 기판에 한정되는 채널영역;
    채널영역에 대하여 기판상에서 형성되는 게이트 산화물층;
    게이트 산화물층상에 형성되는 폴리실리콘 게이트;
    기판에 형성되는 제 1 도전형의 접촉영역; 및
    기판의 도우핑 농도보다 더욱 큰 도우핑 농도를 가지며, 드레인영역에 인접하여 기판에 형성되는 제 1 도전형의 제 1 접합영역을 포함하는 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서, 소오스영역에 인접하여 기판에 형성되는 제 1 도전형의 제 2 접합영역을 더 포함하며, 상기 제 2 접합영역은 기판의 도우핑 농도보다 더욱 큰 도우핑 농도를 가지는 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서, 제 1 도전형은 p-형인 것을 특징으로 하는 트랜지스터.
  4. 제 1 항에 있어서, 상기 제 1 접합영역의 도우핑 농도는 저농도로 도우핑된 드레인을 형성하기 위하여 사용되는 도우핑 농도와 같은 것을 특징으로 하는 트랜지스터.
  5. 제 1 도전형의 기판상에 형성되는 게이트 산화물층과 기판내에 한정되는 채널영역에 대하여 게이트 산화물층상에 형성되는 게이트를 가지는 트랜지스터를 제조하는 방법에 있어서, 상기 방법이
    채널영역에 인접한 접합영역을 형성하기 위하여 제 1 도전형의 제 1 물질을 기판으로 주입하는 단계;
    제 1 물질이 이온주입된 후에 게이트에 인접하도록 기판상에 산화물 스페이서를 형성하는 단계; 및
    접합영역이 드레인영역에 인접하도록 드레인영역을 형성하기 위하여 제 2 도전형의 제 2 물질을 기판으로 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 제조방법.
  6. 제 5 항에 있어서, 제 1 도전형이 p-형인 것을 특징으로 하는 반도체 제조방법.
  7. 제 5 항에 있어서, 접합영역의 도우핑 농도는 저농도로 도우핑된 드레인을 형성하기 위하여 사용되는 도우핑 농도와 동일한 것을 특징으로 하는 반도체 제조방법.
  8. 제 1 도전형의 기판상에 형성되는 게이트 산화물층과 기판내에 한정되는 채널영역에 대하여 게이트 산화물층상에 형성되는 게이트를 가지는 트랜지스터를 제조하는 방법에 있어서, 상기 방법이
    채널영역에 인접한 접합영역을 형성하기 위하여 제 1 도전형의 제 1 물질을 기판으로 주입하는 단계;
    제 1 물질이 이온주입된 후에 게이트에 인접하도록 기판상에 산화물 스페이서를 형성하는 단계; 및
    하나의 접합영역이 드레인영역에 인접하고 하나의 접합영역이 소오스영역에 인접하도록 소오스 및 드레인영역을 형성하기 위하여 제 2 도전형의 제 2 물질을 기판으로 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 제조방법.
  9. 제 8 항에 있어서, 제 1 도전형이 p-형인 것을 특징으로 하는 반도체 제조방법.
  10. 제 8 항에 있어서, 접합영역의 도우핑 농도는 저농도로 도우핑된 드레인을 형성하기 위하여 사용되는 도우핑 농도와 동일한 것을 특징으로 하는 반도체 제조방법.
  11. 제 1 도전형의 기판에 형성되는 제 2 도전형의 웰 영역;
    기판에 형성되는 소오스영역;
    소오스영역과는 떨어져서 기판 및 웰 영역에 형성되는 드레인영역;
    소오스 및 드레인영역 사이에서 기판에 한정되는 채널영역;
    채널영역의 위에서 기판상에 형성되는 게이트 산화물층;
    기판에 형성되는 제 1 도전형의 제 1 접촉영역;
    웰 영역에 형성되는 제 1 도전형의 제 2 접촉영역;
    웰영역에 형성되는 제 2 도전형의 제 3 접촉영역; 및
    기판의 도우핑 농도보다 더욱 큰 도우핑 농도를 가지며, 드레인영역에 인접하여 기판에 형성되는 제 1 도전형의 제 1 접합영역을 포함하는 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서, 소오스영역에 인접하여 기판에 형성되는 제 1 도전형의 제 2 접합영역을 더 포함하며, 상기 제 2 접합영역은 기판의 도우핑 농도보다 더욱 큰 도우핑 농도를 가지는 것을 특징으로 하는 반도체장치.
  13. 제 11 항에 있어서, 제 1 도전형은 p-형인 것을 특징으로 하는 반도체장치.
  14. 제 11 항에 있어서, 제 1 접합영역의 도우핑 농도는 저농도로 도우핑된 드레인을 형성하기 위하여 사용되는 도우핑 농도와 동일한 것을 특징으로 하는 반도체 제조방법.
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