KR19980014821A - 정전기 보호회로 및 정전기 보호소자 - Google Patents
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Abstract
본 발명은 반도체 칩에 원하지 않는 고전압이 인가되었을 때 내부회로를 보호할 수 있는 정전기 보호 회로 및 소자에 관한 것으로서, 본 발명의 정전기 보호 회로는 제 1 입력단자와 제 1 노드 사이에 연결되며, 내부 회로의 동작전압보다 큰 역방향 항복전압을 갖는 제너 다이오드; 상기 제 1 노드와 제 2 입력단자 사이에 연결되는 저항; 및 상기 제 1 입력단자와 제 2 입력단자 사이에 연결되며 상기 제 1 노드에 게이트가 연결된 MOS 트랜지스터를 구비하며, 본 발명의 정전기 보호소자는 반도체 기판; 상기 반도체 기판에 형성된 제 1 전도형 웰; 상기 제 1 전도형 웰 내에 형성되고, 접지에 연결되는 제 2 전도형의 소스 영역; 상기 제 1 전도형 웰 내에 형성되고, 입력단자와 연결되는 제 2 전도형의 드레인 영역; 상기 제 2 전도형의 소스 및 드레인 영역 사이의 게이트 절연막 상에 형성된 게이트 전극; 상기 제 2 전도형의 드레인 영역과 접합을 이루도록 상기 제 2 전도형 웰 내에 형성되고 상기 게이트 전극과 연결되는 제 1 전도형의 제 1 불순물 영역; 및 상기 제 1 전도형 웰 내에 타영역과 이격되어 형성되고, 접지와 연결되는 제 1 전도형의 제 2 불순물 영역을 구비한 것을 특징으로 하여 내부 회로를 안전하게 보호할 수 있다.
Description
본 발명은 반도체장치에 관한 것으로서, 특히 칩의 내부회로를 보호하기 위한 정전기 보호 회로 및 정전기 보호 소자의 구조에 관한 것이다.
일반적으로 반도체 칩 내의 정전기 보호 소자는 PN 접합의 역방향 항복전압 특성을 이용한 다이오드를 많이 사용하며, 이러한 정전기 보호용 다이오드는 그 구조에 따라 칩 내부에 유입되는 정전기의 전류량이 결정되며, 정전기 보호용 다이오드의 방전 효율을 올리기 위한 많은 방법이 제안되고 있다.
도 1은 종래의 정전기 보호 회로를 설명하기 위한 도면으로서, 두개의 다이오드(A,B)가 병렬로 연결된 구성을 보이며, 이와 같은 구성에서 전압이 인가되면 상대적으로 역방향 항복전압이 낮은 다이오드로 전류가 먼저 흐르게 된다는 것은 공지사항이다.
여기에서 다이오드 A가 정전기 보호용 다이오드이고, 다이오드 B가 칩 내부의 소자라고 하면, 정전기가 인가될 때, 정전기 보호용 다이오드 A가 먼저 역방향으로 턴 온 되므로 내부 소자인 다이오드 B는 안전하게 보호된다는 것을 알 수 있다.
또한 CMOS 공정에서 내부회로 보호용 다이오드로 사용되는 소자는 NMOS 트랜지스터가 이용되며, NMOS 트랜지스터가 방전 효율이 좋은 이유는 역방향 항복전압 특성이 스냅백(snap back)이 일어나기 때문에 보다 더 낮은 홀딩전압에서 방전을 시킬 수 있기 때문이다.
도 2에 종래의 NMOS 트랜지스터를 이용한 정전기 보호 회로를 나타냈으며, 구조를 살펴보면 외부 전원 단자와 접지 사이에 PMOS 트랜지스터(P1)와 정전기 보호용 제 1 NMOS 트랜지스터(N1)가 직렬로 연결되며, 외부 전원 단자(Vdd)와 접지(Vss) 사이에 패드(PAD)에 인가되는 신호의 영향을 받는 내부 회로(5)가 연결된다.
그리고 외부 전원 전압이 필요 이상의 고전압으로 인가되었을 때 내부 회로를 보호하기 위한 제 2 NMOS 트랜지스터가 외부 전원 단자와 접지 사이에 연결됨을 보인다.
도 3의 그래프는 NMOS 트랜지스터의 역방향 항복전압에 따른 전류의 스냅백 특성을 보인 도면이다.
그러나 위와 같이 보호용 소자인 제 1 NMOS 트랜지스터(N1)와 내부 회로 소자의 하나인 또 다른 NMOS 트랜지스터가 동일한 단자에 병렬로 연결된 경우에는 보다 더 낮은 홀딩전압에서 방전을 시킬 수 있음에도 블구하고, 제 1 NMOS 트랜지스터(N1)가 턴 온되기 까지의 기간동안 내부 회로 를 보호하기 어렵게 된다는 문제점이 있다.
본 발명의 목적은 상기와 같이 정전기 보호 소자에 병렬로 연결된 동일한 내부 소자를 보호할 수 없었던 문제점을 해결하기 위하여 정전기 보호용 소자가 내부회로의 소자보다 먼저 턴 온이 되어 내부소자를 안전하게 보호할 수 있는 정전기 보호 회로 및 소자의 구조를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 정전기 보호 회로는 제 1 입력단자와 제 1 노드 사이에 연결되며, 내부 회로의 동작전압보다 큰 역방향 항복전압을 갖는 제너 다이오드; 상기 제 1 노드와 제 2 입력단자 사이에 연결되는 저항; 및 상기 제 1 입력단자와 제 2 입력단자 사이에 연결되며 상기 제 1 노드에 게이트가 연결된 MOS 트랜지스터를 구비한 것을 특징으로 한다.
또한 상기의 목적을 달성하기 위한 본 발명의 정전기 소자는 반도체 기판; 상기 반도체 기판에 형성된 제 1 전도형 웰; 상기 제 1 전도형 웰 내에 형성되고, 접지에 연결되는 제 2 전도형의 소스 영역; 상기 제 1 전도형 웰 내에 형성되고, 입력단자와 연결되는 제 2 전도형의 드레인 영역; 상기 제 2 전도형의 소스 및 드레인 영역 사이의 게이트 절연막 상에 형성된 게이트 전극; 상기 제 2 전도형의 드레인 영역과 접합을 이루도록 상기 제 2 전도형 웰 내에 형성되고 상기 게이트 전극과 연결되는 제 1 전도형의 제 1 불순물 영역; 및 상기 제 1 전도형 웰 내에 타영역과 이격되어 형성되고, 접지와 연결되는 제 1 전도형의 제 2 불순물 영역을 구비한 것을 특징으로 한다.
도 1 은 다이오드를 이용한 종래의 정전기 보호 회로를 설명하기 위한 도면.
도 2 는 NMOS 트랜지스터를 이용한 종래의 정전기 보호 회로도.
도 3 은 NMOS 트랜지스터의 항복 전압 특성에 의한 스냅백을 보이기 위한 도면.
도 4 는 본 발명에 따른 정전기 보호 회로도.
도 5 는 본 발명에 따른 정전기 보호 소자의 수직 단면 구조도.
도 6 은 본 발명에 따른 정전기 보호 소자의 평면도.
이하 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.
도 4는 본 발명에 따른 정전기 보호 회로를 나타낸 도면으로서, 내부 회로의 동작전압보다 큰 역방향 항복전압을 갖는 제너 다이오드(D)는 제 1 패드(P1)와 제 1 노드(NODE1) 사이에 연결된다. 그리고 상기 제너 다이오드(D)의 항복 전압을 유도하며, 초기의 정전기 전류를 접지로 흘려서 순간적으로 정전기 보호 소자에 끼칠 수 있는 데미지를 최소화 하기 위한 저항(R)은 제 1 노드(NODE1)와 접지 패드인 제 2 패드(P2) 사이에 연결된다. 또한 상기 제 1 노드(NODE1)의 전위에 응답하는 MOS 트랜지스터(Q)는 상기 제 1 패드(P1)와 접지 패드인 제 2 패드(P2) 사이에 연결된다.
상기와 같이 구성된 회로는 CMOS 공정을 통하여 형성된 하나의 웰 내에 모든 소자를 형성하도록 한다.
도 5는 본 발명에 따른 정전기 보호 소자의 평면도를 나타 냈으며, 고농도의 제 2 P형 불순물 영역(40)이 타 영역(10,20,30)에 분리되어 있음을 보인다.
도 6은 본 발명에 따른 정전기 보호 회로에 등가인 보호 소자를 보인 도 5의 수직 단면 구조를 보인 도면으로서, 그 구조는 반도체 기판 내에 CMOS 공정을 통하여 하나의 P형 웰(100)이 형성되고, 상기 P형 웰(100) 내에 접지 패드(116)에 연결되는 고농도의 N형 소스 영역(10)이 형성되며, 상기 P형 웰(100) 내에 입력 패드(114)에 연결되는 고농도의 N형 드레인 영역(20)이 형성된다. 그리고 상기 고농도의 N형 소스 및 드레인 영역 사이의 게이트 절연막(110) 상에 게이트 전극(112)이 형성되며, 상기 P형 웰(100) 내에 상기 게이트 전극과 연결되고 상기 고농도의 N형 드레인 영역과 접합을 이루도록 고농도의 P형 제 1 불순물 영역(30)이 형성된다. 그리고 상기 P형 웰(100) 내에 상기 접지 패드(116)와 연결되는 P형 제 2 불순물 영역(40)이 형성된다.
상기와 같은 구조에서 접합된 상기 고농도의 P형 제 1 불순물 영역(30)과 상기 고농도의 N형 드레인 영역(20)은 농도 조절에 의해 역방향 항복 전압을 조절할 수 있는 제너 다이오드 구조를 가지며, 상기 웰(100)의 농도 조절에 의해 상기 P형 제 1 불순물 영역(30)과 상기 P형 제 2 불순물 영역(40) 사이에 특성을 조절할 수 있는 저항이 연결됨을 보인다.
상기와 같은 구성을 가진 정전기 보호 회로 및 보호 소자에 상기 제 1 패드(114)를 통하여 네가티브 펄스가 인가되면 상기 제너 다이오드(D)의 순방향 전류 경로와 상기 NMOS 트랜지스터(Q)의 드레인과 웰의 순방향 접합을 통해 접지 패드인 제 2 패드(P2)로 방전이 된다. 부연하면 정전기의 소자 파괴는 소자에 역방향으로 전계가 걸렸을 때 일어난다.
그리고 상기 제 1 패드(114)에 포지티브 펄스가 인가되면 상기 제너 다이오드(D)가 역방향 턴 온 되어 상기 제 1 노드(NODE1)에 상기 제너 다이오드(D)의 역방향 턴 온 전압이 유도된다. 여기에서 상기 제너 다이오드(D)의 역방향 향복전압은 회로의 동작 전압보다 크므로 신호레벨에 의해서 제너 다이오드(D)가 턴 온될 우려는 없으며, 상기 저항(R)은 제 1 노드에 상기 제너 다이오드(D)의 역방향 전압을 유도함과 동시에 초기의 정전기 전류를 접지로 흘려서 상기 NMOS 트랜지스터(Q)의 게이트에 순간적인 고전압으로 인한 소자의 손상을 최소화 하도록 한다. 그다음 점차적으로 상기 NMOS 트랜지스터(Q)가 턴 온 되어 채널로 전류가 흐르게 됨에 따라 많은량의 전류가 접지로 흐르게된다. 만일 상기 제너 다이오드(D)의 초기 트리거 역할이 없으면 상기 NMOS 트랜지스터(Q)는 훨씬 높은 역방향 항복 전압에서 턴 온 될 것이고, 그 시간 동안 내부 회로는 데미지를 받을 수 있다.
즉, 정전기 인가시 상기 제너 다이오드의 역방향 항복전압 특성을 이용하여 정전기 보호 소자용 NMOS 트랜지스터를 먼저 턴 온 시킬 수 있다.
상기한 바와 같이 본 발명은 원하지 않는 고전압, 즉 정전기가 인가 되었을 때 보호 소자용 모스 트랜지스터가 먼저 턴 온이 되도록 하여 병렬로 연결된 내부의 모스 트랜지스터를 안전하게 보호할 수 있다.
Claims (3)
- 제 1 입력단자와 제 1 노드 사이에 연결되며, 내부 회로의 동작전압보다 큰 역방향 항복전압을 갖는 제너 다이오드; 상기 제 1 노드와 제 2 입력단자 사이에 연결되는 저항; 및 상기 제 1 입력단자와 제 2 입력단자 사이에 연결되며 상기 제 1 노드에 게이트가 연결된 MOS 트랜지스터를 구비한 것을 특징으로 하는 정전기 보호 회로.
- 반도체 기판; 상기 반도체 기판에 형성된 제 1 전도형 웰; 상기 제 1 전도형 웰 내에 형성되고, 접지에 연결되는 제 2 전도형의 소스 영역; 상기 제 1 전도형 웰 내에 형성되고, 입력단자와 연결되는 제 2 전도형의 드레인 영역; 상기 제 2 전도형의 소스 및 드레인 영역 사이의 게이트 절연막 상에 형성된 게이트 전극; 상기 제 2 전도형의 드레인 영역과 접합을 이루도록 상기 제 2 전도형 웰 내에 형성되고 상기 게이트 전극과 연결되는 제 1 전도형의 제 1 불순물 영역; 및 상기 제 1 전도형 웰 내에 타영역과 이격되어 형성되고, 접지와 연결되는 제 1 전도형의 제 2 불순물 영역을 구비한 것을 특징으로 하는 정전기 보호 소자.
- 제 2 항에 있어서, 상기 웰의 농도 조절에 의해 상기 제 1 전도형의 불순물 영역과 상기 제 2 전도형의 불순물 영역 사이의 저항 특성을 조절하는 것을 특징으로 하는 정전기 보호 소자.
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| KR1019960033957A KR19980014821A (ko) | 1996-08-16 | 1996-08-16 | 정전기 보호회로 및 정전기 보호소자 |
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Cited By (2)
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|---|---|---|---|---|
| KR100581295B1 (ko) * | 2004-02-24 | 2006-05-17 | 삼성전자주식회사 | 이에스디 보호소자 및 그의 제조하는 방법 |
| KR100898584B1 (ko) * | 2007-09-10 | 2009-05-20 | 주식회사 하이닉스반도체 | 정전기 방전 회로 |
-
1996
- 1996-08-16 KR KR1019960033957A patent/KR19980014821A/ko not_active Application Discontinuation
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