JP3660566B2 - 過電流制限型半導体素子 - Google Patents
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Description
【0001】
【発明の属する分野】
本発明は、直列に接続された電気的負荷に過電流が流れることで電気的負荷を破壊しないよう保護するための2端子型の過電流制限型半導体素子に関するものである。
【0002】
【従来の技術】
従来電気的負荷に過電流が流れ破壊することに対して、電気機械的には回路ブレーカを直列に接続し過電流を遮断する方法があるが、一度遮断すると再復帰させるためにブレーカーを操作せねばならず、また形状も大きく集積回路に搭載することは難しい状況にある。
【0003】
集積回路に適用するため半導体素子を組み合わせた過電流制限型半導体素子が考案されているが、この様な過電流制限型半導体素子においては過電流による電圧降下を検出し、過電流が流れた場合ゲート電圧で遮断する手段が用いられている。この例として特開平11−97623は電気的過負荷の保護装置およびこれを有する電源回路が開示されているが、過電流を瞬時に遮断する方法でないため過電流が流れてしまう欠点があった。
【0004】
また特開平11−97623の過電流保護装置の構成は、図5に示すように3つの電界効果トランジスタとツエナーダイオードで構成されており、回路構成要素の数が大きく、回路が複雑になり応答が遅く、経済的にも負担が大きく、さらに素子の小型化が難しいことになる。
【0005】
【本発明が解決しようとする課題】
本発明は、上記従来技術の問題点を鑑みてなされたもので、その目的は、半導体同一基板上にモノリシック化可能で、かつ2端子で電流の流れが半導体基板の厚み方向に対して水平となるため、高耐圧化を図ることが可能であり、本発明の電流制限型半導体素子にあらかじめ決められた電流が流れると、素子のインピーダンスが大きくなり、本電流制限型半導体素子と直列に接続されている何らかの電気的負荷を保護する過電流制限型半導体素子を提供できる。
【0006】
【課題を解決しようとする手段】
上記目的を達成するためになされた請求項記載の発明は、第1導電型縦型構造のデプレッション型電界効果トランジスタと第2導電型横型構造のデプレッション型電界効果トランジスタが直列に配置され、ツエナーダイオードは第2導電型横型構造のデプレッション型電界効果トランジスタのソース、ドレイン間に接続されている。
【0007】
第2導電型横型電界効果トランジスタのゲート、ソース電極と、第1導電型縦型電界効果トランジスタのソース電極と、ツエナーダイオードのカソード電極が互いに接続され、ツエナーダイオードのアノード電極は第2導電型横型電界効果トランジスタのドレイン電極と、第1導電型縦型電界効果トランジスタのゲート電極に接続され、全体として第1導電型縦型電界効果トランジスタのドレイン電極と第2導電型電界効果トランジスタのドレイン電極を2端子とする半導体素子を構成する。
【0008】
前記2つの電界効果トランジスタとツエナーダイオードは1つのシリコン基板の表面に形成され、裏面は第1導電型縦型電界効果トランジスタのドレイン電極と第2導電型横型電界効果トランジスタのバックゲートとして使われる。
【0009】
このように構成した第2導電型横型電界効果トランジスタの表面反転層を浅くすることで、過電流をバックゲートで第2導電型横型電界効果トランジスタに流れる電流を抑制、遮断し、それによって生じる電圧で第1導電型縦型電界効果トランジスタのゲート電圧をしきい値以上に上げ第1導電型縦型電界効果トランジスタに流れる電流を遮断することができる。
【0010】
図3に電流の遮断特性を示す。従来の遮断特性図4にくらべるとある電流以上になると急激に過電流を抑制し遮断することができ過電流による電気的負荷に電力を与えず発熱、破壊を防止する効果が上がる。
【0011】
第1導電型縦型電界効果トランジスタは縦型構造であるため高電圧に耐えうる高電圧電界効果トランジスタとなって電流を遮断することができるが、絶縁ゲートバイポーラトランジスタでも同じ効果を示すことは明白である。
【0012】
本発明の過電流制御型半導体素子の製造工程においてツエナーダイオードは電界効果トランジスタと同時に形成することができ、これによって形成されるツエナーダイオードの耐圧は第2導電型横型電界効果トランジスタのドレイン−ソース間耐圧と同じか低い耐圧が得られ、高い電圧が印加されたとき第2導電型電界効果トランジスタと、第1導電型電界効果トランジスタのゲートを保護することができる。
【0013】
この発明における実施例はシリコン基板をn型の導電型としているが、第1導電型n型と第2導電型p型を、それぞれすべて反対の導電型に置き換えた場合でも同じ効果が得られることは明白である。
【0014】
2つの電界効果トランジスタとツエナーダイオードは同じ基板上に構成されアノード電極とバックゲート電極、ツエナーダイオード、カソード電極とを共通にしているため小型化も図れ装置の大型化にならないなどの効果がある。
さらに拡散が同一工程で処理できるため製造コストを安くすることができる効果がある。
【0015】
【発明の実施の形態】
以下、添付図面を用いて本発明に係る過電流制限型半導体装置の実施形態を説明する。なお、図面の説明において同一部材には同じ符号を付し、重複する説明は省略する。
【0016】
図1は本発明の実施形態の実施例を示しており、図1はそのモノリシック断面構造図である。この断面構造はAの部分がnチャネル縦型構造デプレッション型電界効果トランジスタ10を示し、Bの部分がpチャネル横型構造デプレッション型電界効果トランジスタ20を示し、Cの部分がツエナーダイオード4を示している。
【0017】
それぞれの電極は図1に示されるように配線が結線されており、符号1はアノード、符号2はカソードを示しており全体の構成は2端子の過電流遮断半導体装置を示している。
【0018】
図2は図1に示される実施例の等価回路を示しており、nチャネル縦型電界効果トランジスタ10とpチャネル横型電界効果トランジスタ20は直列に接続され、ツエナーダイオード4はpチャネル横型電界効果トランジスタ20に並列に接続され、ツエナーダイオード4のアノード電極5はpチャネル横型電界効果トランジスタ20のドレイン電極21に接続され、さらにnチャネル縦型電界効果トランジスタ10のゲート電極13が接続されている。ツエナーダイオード4のカソード電極6はnチャネル縦型電界効果トランジスタ10のソース電極12とpチャネル横型電界効果トランジスタ20のソース電極22及びゲート電極23に接続されている。
【0019】
pチャネル横型電界効果トランジスタ20とnチャネル縦型電界効果トランジスタ10はゲート−ソース間電圧がゼロのときオン状態であり、ゲート−ソース間電圧がしきい値を越えるまで電流が流れる状態である。nチャネル縦型電界効果トランジスタ10はゲートしきい値が負の領域にあり、しきい値を越えるとドレイン11−ソース12間は非導通のオフ状態になって、縦型構造であるため高耐圧を保持できる。
【0020】
pチャネル横型電界効果トランジスタ20はnチャネル縦型電界効果トランジスタ10に比べて導通抵抗が高いものを選ぶと、アノード1の電位の上昇に伴い、2つの電界効果トランジスタの接続点ノード3で電位はアノード1の電位の電位に近い値で上昇する。同時にノード3の電位はnチャネル縦型電界効果トランジスタ10のゲート13−ソース12間に負の電圧として印加される。
【0021】
ノード3の電位が上昇しnチャネル縦型電界効果トランジスタ10のゲート13−ソース12間電圧がしきい値を越えるとnチャネル縦型電界効果トランジスタ10はオフ動作に入り、ノード3の電位上昇を抑制するためnチャネル縦型電界効果トランジスタ10のゲート13−ソース12間電圧にフィードバックがかかる状態となり、nチャネル縦型電界効果トランジスタ10はある値で飽和特性を示し定電流動作となる。
【0022】
nチャネル縦型電界効果トランジスタ10の動作によりノード3の電位が飽和するためpチャネル横型電界効果トランジスタ20のドレイン21−ソース22間には一定電圧が印加される。またpチャネル横型電界効果トランジスタ20のゲート23とソース22は短絡しているためゲート23−ソース22間電圧はゼロで飽和特性を示す。
【0023】
nチャネル縦型電界効果トランジスタ10の動作によりノード3は一定電位に抑制されるが、電位がさらに上昇した場合にはツエナーダイオード4のブレークダウン電圧を越えるとノード3の電位はツエナーダイオード4のブレークダウン電圧で保持される。このツエナーダイオード4の働きによりpチャネル横型電界効果トランジスタ20のドレイン21−ソース22間電圧、ゲート23−ソース22間電圧、さらにnチャネル縦型電界効果トランジスタ10のゲート13−ソース12間電圧の上昇を抑制し保護され、本過電流制限型半導体素子にかかる電圧はnチャネル縦型電界効果トランジスタ10が主に耐圧を分担する。
【0024】
従って、nチャネル縦型電界効果トランジスタ10と比較しpチャネル横型電界効果トランジスタ20の導通抵抗を高く設定することによりノード3の電位は2端子過電流制限型半導体素子のアノード電圧1に敏感に反応する。本過電流制限型半導体素子に電流が流れるとpチャネル横型電界効果トランジスタ20による電圧降下分が負のバイアスとなってnチャネル縦型電界効果トランジスタ10のゲート13−ソース12間に印加され、ゲート13−ソース12間電圧がしきい値に近づくとnチャネル縦型電界効果トランジスタ10のドレイン電流を制限し、本素子を流れる電流は飽和する。
【0025】
pチャネル横型電界効果トランジスタ20のゲート23−ソース22間は短絡されているためゲート23−ソース22間の電圧はゼロであるが、デプレション型であるためドレイン電極21−ソース電極22間の電圧はゲート23−ドレイン21間電圧と等しくなってゲート23はオフ動作を行う。しかしゲート23はノード3に接続されているためノード3の電位が一定となるとpチャネル横型電界効果トランジスタ20は飽和特性を示すだけとなる。ノード3の飽和電圧値よりもnチャネル縦型電界効果トランジスタ10のしきい値が高い場合pチャネル横型電界効果トランジスタ20は動作しないためノード3の電位はしきい値より高くして遮断効果を効かせるように構成される。
【0026】
さらにノード3の電位が上昇するだけでは過電流は飽和するが遮断には至らないので、pチャネル横型電界効果トランジスタ20のバックゲート25しきい値と本過電流制限型半導体素子のしきい値がほぼ同じであることから、電流が遮断され本過電流制限型半導体素子がオフするにはチャネル表面p型反転層24を浅くし、バックゲート25の電位を上昇させることが効果的である。
【0027】
すなわちpチャネル横型電界効果トランジスタ20のチャネル表面反転層24は本過電流制限型半導体素子の遮断特性に大きく影響し、チャネル表面反転層24が深い接合になってしまうとゲート23によるオフ機能が弱くまたバックゲート25によるオフ機能も弱くなってしまうため遮断効果が悪くなる。
【0028】
同様にnチャネル縦型電界効果トランジスタ10の表面反転層14の拡散が深くなってしまうとオフ状態でのリーク電流の増加やブレークダウンが発生するため、所望の耐圧を持たせるためには出来るだけ浅い接合にする。
【0029】
本実施例は一例であってn型p型の導電型を反対にした構造も同様な効果があることは明白である。
【0030】
【発明の効果】
本発明によれば、1つの基板上にnチャネル縦型電界効果トランジスタ10とpチャネル横型電界効果トランジスタ20をモノリシック構成で直列にし、過電流が流れた時pチャネル横型電界効果トランジスタ20のバックゲート25の制御により発生する電圧降下をnチャネル縦型電界効果トランジスタ10のゲート13に印加することで過電流を遮断し、さらにツエナーダイオード4でpチャネル横型電界効果トランジスタ20及びnチャネル縦型電界効果トランジスタ10のゲート23,13を保護できる過電流制限型半導体素子を提供できる。
【0031】
【図面の簡単な説明】
【図1】本発明の実施形態を示す実施例の構造断面図である。
【図2】本発明の実施例の等価回路を示す図である。
【図3】本発明の過電流制御の特性図である。
【図4】従来の過電流制御の特性図である。
【図5】従来の過電流保護装置の回路図である。
【符号の説明】
1、アノード
2、カソード
3、ノード
4、ツエナーダイオード
5、ツエナーダイオードのアノード電極
6、ツエナーダイオードのカソード電極
7、印加電流IAK
8、印加電圧VAK
10、第1導電型縦型デプレション電界効果トランジスタ
11、第1導電型縦型デプレション電界効果トランジスタのドレイン
12、第1導電型縦型デプレション電界効果トランジスタのソース
13、第1導電型縦型デプレション電界効果トランジスタのゲート
14、第1導電型縦型デプレション電界効果トランジスタのチャネル表面反転層
20、第2導電型横型デプレション電界効果トランジスタ
21、第2導電型横型デプレション電界効果トランジスタのドレイン
22、第2導電型横型デプレション電界効果トランジスタのソース
23、第2導電型横型デプレション電界効果トランジスタのゲート
24、第2導電型横型デプレション電界効果トランジスタのチャネル表面反転層
25、第2導電型横型デプレション電界効果トランジスタのバックゲート
Claims (7)
- 第1導電型縦型デプレッション電界効果トランジスタと第2導電型横型デプレッション電界効果トランジスタ及びツエナーダイオードを有する半導体素子において、前記2つの電界効果トランジスタは直列に配置され、横型電界効果トランジスタのバックゲートは縦型電界効果トランジスタのドレイン電極と共通で過電流制限型半導体素子のアノードを形成し、横型電界効果トランジスタのゲート及びソース電極と、縦型電界効果トランジスタのソース電極及びツエナーダイオードのカソード電極が互いに接続され、ツエナーダイオードのアノード電極は横型電界効果トランジスタのドレイン電極と縦型電界効果トランジスタのゲート電極に接続され過電流制限型半導体素子のカソードを形成し、全体として2端子とする半導体素子を構成することを特徴とする過電流制限型半導体素子。
- 請求項1に記載の過電流制限型半導体において、第1導電型縦型電界効果トランジスタと第2導電型横型電界効果トランジスタ及びツエナーダイオードは第1導電型半導体基板に構成されていることを特徴とする過電流制限型半導体素子。
- 請求項1に記載の過電流制限型半導体素子において、第2導電型横型デプレッション電界効果トランジスタは基板の1つの面に構成され反対面をバックゲートとしていることを特徴とする過電流制限型半導体素子。
- 請求項1に記載の過電流制限型半導体素子において、ツエナーダイオードの耐圧は電界効果トランジスタのゲート−ソース間耐圧より低いことを特徴とする過電流制限型半導体素子。
- 請求項1に記載の過電流制限型半導体素子において、過電流を第2導電型横型デプレッション電界効果トランジスタのバックゲートで電流を制限することを特徴とする過電流制限型半導体素子。
- 請求項1に記載の過電流制限型半導体素子において、ツエナーダイオードのアノードは第2導電型横型デプレッション電界効果トランジスタのドレイン電極と共通にしたことを特徴とする過電流制限型半導体素子。
- 請求項1に記載の過電流制限型半導体素子の構成において、反転した導電型の半導体で構成されたことを特徴とする過電流制限型半導体素子。
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US6674667B2 (en) * | 2001-02-13 | 2004-01-06 | Micron Technology, Inc. | Programmable fuse and antifuse and method therefor |
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CN104992934B (zh) * | 2015-05-29 | 2018-01-09 | 株洲南车时代电气股份有限公司 | 功率半导体器件子模组 |
US9553087B1 (en) * | 2015-11-02 | 2017-01-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device |
DE102016207859B3 (de) * | 2016-05-06 | 2017-10-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Monolithisch integrierter Halbleiterschalter, insbesondere Leistungstrennschalter |
CN110993600B (zh) * | 2019-12-16 | 2024-03-15 | 广东聚华印刷显示技术有限公司 | Esd防护结构、esd防护结构制作方法及显示装置 |
Family Cites Families (7)
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---|---|---|---|---|
US4533970A (en) * | 1983-06-27 | 1985-08-06 | Motorola, Inc. | Series current limiter |
JPS63181376A (ja) * | 1987-01-23 | 1988-07-26 | Toshiba Corp | 半導体装置 |
JP3111576B2 (ja) * | 1992-01-06 | 2000-11-27 | 富士電機株式会社 | 半導体装置 |
US5550701A (en) * | 1994-08-30 | 1996-08-27 | International Rectifier Corporation | Power MOSFET with overcurrent and over-temperature protection and control circuit decoupled from body diode |
FR2742933B1 (fr) * | 1995-12-20 | 1998-03-13 | Sgs Thomson Microelectronics | Composant statique et monolithique limiteur de courant et disjoncteur |
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