JP2002016485A - 過電流制限型半導体素子 - Google Patents

過電流制限型半導体素子

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JP2002016485A JP2000198415A JP2000198415A JP2002016485A JP 2002016485 A JP2002016485 A JP 2002016485A JP 2000198415 A JP2000198415 A JP 2000198415A JP 2000198415 A JP2000198415 A JP 2000198415A JP 2002016485 A JP2002016485 A JP 2002016485A
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Abstract

(57)【要約】 【課題】半導体同一基板上にモノリシック化可能で直列
に接続された電気的負荷に対して過大な電流が流れない
過電流制限型半導体素子を提供する。 【解決手段】過電流制限型半導体素子を２つの電界効果
トランジスタとツエナーダイオード４で構成し、１つの
電界効果トランジスタ１０は縦型デプレッション構造、
もう１つの電界効果トランジスタ２０は横型デプレッシ
ョン構造とし、横型デプレッション構造のバックゲート
２５と縦型デプレッション構造のドレイン１１を共通に
アノード１として直列に接続し、バックゲート２５の効
果により過電流を遮断して電気的負荷を保護する2端子
型モノリシック構造の過電流制限型半導体素子を提供で
きる。

Description

【発明の詳細な説明】
	
【０００１】
【発明の属する分野】本発明は、直列に接続された電気
的負荷に過電流が流れることで電気的負荷を破壊しない
よう保護するための2端子型の過電流制限型半導体素子
に関するものである。
【０００２】
【従来の技術】従来電気的負荷に過電流が流れ破壊する
ことに対して、電気機械的には回路ブレーカを直列に接
続し過電流を遮断する方法があるが、一度遮断すると再
復帰させるためにブレーカーを操作せねばならず、また
形状も大きく集積回路に搭載することは難しい状況にあ
る。
【０００３】集積回路に適用するため半導体素子を組み
合わせた過電流制限型半導体素子が考案されているが、
この様な過電流制限型半導体素子においては過電流によ
る電圧降下を検出し、過電流が流れた場合ゲート電圧で
遮断する手段が用いられている。この例として特開平１
１−９７６２３は電気的過負荷の保護装置およびこれを
有する電源回路が開示されているが、過電流を瞬時に遮
断する方法でないため過電流が流れてしまう欠点があっ
た。
【０００４】また特開平１１−９７６２３の過電流保護
装置の構成は、図5に示すように３つの電界効果トラン
ジスタとツエナーダイオードで構成されており、回路構
成要素の数が大きく、回路が複雑になり応答が遅く、経
済的にも負担が大きく、さらに素子の小型化が難しいこ
とになる。
【０００５】
【本発明が解決しようとする課題】本発明は、上記従来
技術の問題点を鑑みてなされたもので、その目的は、半
導体同一基板上にモノリシック化可能で、かつ2端子で
電流の流れが半導体基板の厚み方向に対して水平となる
ため、高耐圧化を図ることが可能であり、本発明の電流
制限型半導体素子にあらかじめ決められた電流が流れる
と、素子のインピーダンスが大きくなり、本電流制限型
半導体素子と直列に接続されている何らかの電気的負荷
を保護する過電流制限型半導体素子を提供できる。
【０００６】
【課題を解決しようとする手段】上記目的を達成するた
めになされた請求項記載の発明は、第1導電型縦型構造
のデプレッション型電界効果トランジスタと第2導電型
横型構造のデプレッション型電界効果トランジスタが直
列に配置され、ツエナーダイオードは第２導電型横型構
造のデプレッション型電界効果トランジスタのソース、
ドレイン間に接続されている。
【０００７】第2導電型横型電界効果トランジスタのゲ
ート、ソース電極と、第1導電型縦型電界効果トランジ
スタのソース電極と、ツエナーダイオードのカソード電
極が互いに接続され、ツエナーダイオードのアノード電
極は第2導電型横型電界効果トランジスタのドレイン電
極と、第1導電型縦型電界効果トランジスタのゲート電
極に接続され、全体として第1導電型縦型電界効果トラ
ンジスタのドレイン電極と第2導電型電界効果トランジ
スタのドレイン電極を2端子とする半導体素子を構成す
る。
【０００８】前記２つの電界効果トランジスタとツエナ
ーダイオードは１つのシリコン基板の表面に形成され、
裏面は第1導電型縦型電界効果トランジスタのドレイン
電極と第2導電型横型電界効果トランジスタのバックゲ
ートとして使われる。
【０００９】このように構成した第2導電型横型電界効
果トランジスタの表面反転層を浅くすることで、過電流
をバックゲートで第2導電型横型電界効果トランジスタ
に流れる電流を抑制、遮断し、それによって生じる電圧
で第1導電型縦型電界効果トランジスタのゲート電圧を
しきい値以上に上げ第1導電型縦型電界効果トランジス
タに流れる電流を遮断することができる。
【００１０】図３に電流の遮断特性を示す。従来の遮断
特性図４にくらべるとある電流以上になると急激に過電
流を抑制し遮断することができ過電流による電気的負荷
に電力を与えず発熱、破壊を防止する効果が上がる。
【００１１】第1導電型縦型電界効果トランジスタは縦
型構造であるため高電圧に耐えうる高電圧電界効果トラ
ンジスタとなって電流を遮断することができるが、絶縁
ゲートバイポーラトランジスタでも同じ効果を示すこと
は明白である。
【００１２】本発明の過電流制御型半導体素子の製造工
程においてツエナーダイオードは電界効果トランジスタ
と同時に形成することができ、これによって形成される
ツエナーダイオードの耐圧は第2導電型横型電界効果ト
ランジスタのドレイン−ソース間耐圧と同じか低い耐圧
が得られ、高い電圧が印加されたとき第2導電型電界効
果トランジスタと、第1導電型電界効果トランジスタの
ゲートを保護することができる。
【００１３】この発明における実施例はシリコン基板を
ｎ型の導電型としているが、第１導電型ｎ型と第２導電
型ｐ型を、それぞれすべて反対の導電型に置き換えた場
合でも同じ効果が得られることは明白である。
【００１４】２つの電界効果トランジスタとツエナーダ
イオードは同じ基板上に構成されアノード電極とバック
ゲート電極、ツエナーダイオード、カソード電極とを共
通にしているため小型化も図れ装置の大型化にならない
などの効果がある。さらに拡散が同一工程で処理できる
ため製造コストを安くすることができる効果がある。
【００１５】
【発明の実施の形態】以下、添付図面を用いて本発明に
係る過電流制限型半導体装置の実施形態を説明する。な
お、図面の説明において同一部材には同じ符号を付し、
重複する説明は省略する。
【００１６】図１は本発明の実施形態の実施例を示して
おり、図１はそのモノリシック断面構造図である。この
断面構造はＡの部分がｎチャネル縦型構造デプレッショ
ン型電界効果トランジスタ１０を示し、Ｂの部分がｐチ
ャネル横型構造デプレッション型電界効果トランジスタ
２０を示し、Ｃの部分がツエナーダイオード４を示して
いる。
【００１７】それぞれの電極は図１に示されるように配
線が結線されており、符号１はアノード、符号２はカソ
ードを示しており全体の構成は2端子の過電流遮断半導
体装置を示している。
【００１８】図２は図１に示される実施例の等価回路を
示しており、ｎチャネル縦型電界効果トランジスタ１０
とｐチャネル横型電界効果トランジスタ２０は直列に接
続され、ツエナーダイオード４はｐチャネル横型電界効
果トランジスタ２０に並列に接続され、ツエナーダイオ
ード４のアノード電極５はｐチャネル横型電界効果トラ
ンジスタ２０のドレイン電極２１に接続され、さらにｎ
チャネル縦型電界効果トランジスタ１０のゲート電極１
３が接続されている。ツエナーダイオード４のカソード
電極６はｎチャネル縦型電界効果トランジスタ１０のソ
ース電極１２とｐチャネル横型電界効果トランジスタ２
０のソース電極２２及びゲート電極２３に接続されてい
る。
【００１９】ｐチャネル横型電界効果トランジスタ２０
とｎチャネル縦型電界効果トランジスタ１０はゲート−
ソース間電圧がゼロのときオン状態であり、ゲート−ソ
ース間電圧がしきい値を越えるまで電流が流れる状態で
ある。ｎチャネル縦型電界効果トランジスタ１０はゲー
トしきい値が負の領域にあり、しきい値を越えるとドレ
イン１１−ソース１２間は非導通のオフ状態になって、
縦型構造であるため高耐圧を保持できる。
【００２０】ｐチャネル横型電界効果トランジスタ２０
はｎチャネル縦型電界効果トランジスタ１０に比べて導
通抵抗が高いものを選ぶと、アノード１の電位の上昇に
伴い、２つの電界効果トランジスタの接続点ノード３で
電位はアノード１の電位の電位に近い値で上昇する。同
時にノード３の電位はｎチャネル縦型電界効果トランジ
スタ１０のゲート１３−ソース１２間に負の電圧として
印加される。
【００２１】ノード３の電位が上昇しｎチャネル縦型電
界効果トランジスタ１０のゲート１３−ソース１２間電
圧がしきい値を越えるとｎチャネル縦型電界効果トラン
ジスタ１０はオフ動作に入り、ノード３の電位上昇を抑
制するためｎチャネル縦型電界効果トランジスタ１０の
ゲート１３−ソース１２間電圧にフィードバックがかか
る状態となり、ｎチャネル縦型電界効果トランジスタ１
０はある値で飽和特性を示し定電流動作となる。
【００２２】ｎチャネル縦型電界効果トランジスタ１０
の動作によりノード３の電位が飽和するためｐチャネル
横型電界効果トランジスタ２０のドレイン２１−ソース
２２間には一定電圧が印加される。またｐチャネル横型
電界効果トランジスタ２０のゲート２３とソース２２は
短絡しているためゲート２３−ソース２２間電圧はゼロ
で飽和特性を示す。
【００２３】ｎチャネル縦型電界効果トランジスタ１０
の動作によりノード３は一定電位に抑制されるが、電位
がさらに上昇した場合にはツエナーダイオード４のブレ
ークダウン電圧を越えるとノード３の電位はツエナーダ
イオード４のブレークダウン電圧で保持される。このツ
エナーダイオード４の働きによりｐチャネル横型電界効
果トランジスタ２０のドレイン２１−ソース２２間電
圧、ゲート２３−ソース２２間電圧、さらにｎチャネル
縦型電界効果トランジスタ１０のゲート１３−ソース１
２間電圧の上昇を抑制し保護され、本過電流制限型半導
体素子にかかる電圧はｎチャネル縦型電界効果トランジ
スタ１０が主に耐圧を分担する。
【００２４】従って、ｎチャネル縦型電界効果トランジ
スタ１０と比較しｐチャネル横型電界効果トランジスタ
２０の導通抵抗を高く設定することによりノード３の電
位は2端子過電流制限型半導体素子のアノード電圧１に
敏感に反応する。本過電流制限型半導体素子に電流が流
れるとｐチャネル横型電界効果トランジスタ２０による
電圧降下分が負のバイアスとなってｎチャネル縦型電界
効果トランジスタ１０のゲート１３−ソース１２間に印
加され、ゲート１３−ソース１２間電圧がしきい値に近
づくとｎチャネル縦型電界効果トランジスタ１０のドレ
イン電流を制限し、本素子を流れる電流は飽和する。
【００２５】ｐチャネル横型電界効果トランジスタ２０
のゲート２３−ソース２２間は短絡されているためゲー
ト２３−ソース２２間の電圧はゼロであるが、デプレシ
ョン型であるためドレイン電極２１−ソース電極２２間
の電圧はゲート２３−ドレイン２１間電圧と等しくなっ
てゲート２３はオフ動作を行う。しかしゲート２３はノ
ード３に接続されているためノード３の電位が一定とな
るとｐチャネル横型電界効果トランジスタ２０は飽和特
性を示すだけとなる。ノード３の飽和電圧値よりもｎチ
ャネル縦型電界効果トランジスタ１０のしきい値が高い
場合ｐチャネル横型電界効果トランジスタ２０は動作し
ないためノード３の電位はしきい値より高くして遮断効
果を効かせるように構成される。
【００２６】さらにノード３の電位が上昇するだけでは
過電流は飽和するが遮断には至らないので、ｐチャネル
横型電界効果トランジスタ２０のバックゲート２５しき
い値と本過電流制限型半導体素子のしきい値がほぼ同じ
であることから、電流が遮断され本過電流制限型半導体
素子がオフするにはチャネル表面ｐ型反転層２４を浅く
し、バックゲート２５の電位を上昇させることが効果的
である。
【００２７】すなわちｐチャネル横型電界効果トランジ
スタ２０のチャネル表面反転層２４は本過電流制限型半
導体素子の遮断特性に大きく影響し、チャネル表面反転
層２４が深い接合になってしまうとゲート２３によるオ
フ機能が弱くまたバックゲート２５によるオフ機能も弱
くなってしまうため遮断効果が悪くなる。
【００２８】同様にｎチャネル縦型電界効果トランジス
タ１０の表面反転層１４の拡散が深くなってしまうとオ
フ状態でのリーク電流の増加やブレークダウンが発生す
るため、所望の耐圧を持たせるためには出来るだけ浅い
接合にする。
【００２９】本実施例は一例であってｎ型ｐ型の導電型
を反対にした構造も同様な効果があることは明白であ
る。
【００３０】
【発明の効果】本発明によれば、１つの基板上にｎチャ
ネル縦型電界効果トランジスタ１０とｐチャネル横型電
界効果トランジスタ２０をモノリシック構成で直列に
し、過電流が流れた時ｐチャネル横型電界効果トランジ
スタ２０のバックゲート２５の制御により発生する電圧
降下をｎチャネル縦型電界効果トランジスタ１０のゲー
ト１３に印加することで過電流を遮断し、さらにツエナ
ーダイオード４でｐチャネル横型電界効果トランジスタ
２０及びｎチャネル縦型電界効果トランジスタ１０のゲ
ート２３，１３を保護できる過電流制限型半導体素子を
提供できる。
【００３１】
【図面の簡単な説明】
【図１】本発明の実施形態を示す実施例の構造断面図で
ある。
【図２】本発明の実施例の等価回路を示す図である。
【図３】本発明の過電流制御の特性図である。
【図４】従来の過電流制御の特性図である。
【図５】従来の過電流保護装置の回路図である。
【符号の説明】
１、アノード ２、カソード ３、ノード ４、ツエナーダイオード ５、ツエナーダイオードのアノード電極 ６、ツエナーダイオードのカソード電極 ７、印加電流ＩAK ８、印加電圧ＶAK １０、第１導電型縦型デプレション電界効果トランジス
タ １１、第１導電型縦型デプレション電界効果トランジス
タのドレイン １２、第１導電型縦型デプレション電界効果トランジス
タのソース １３、第１導電型縦型デプレション電界効果トランジス
タのゲート １４、第１導電型縦型デプレション電界効果トランジス
タのチャネル表面反転層 ２０、第２導電型横型デプレション電界効果トランジス
タ ２１、第２導電型横型デプレション電界効果トランジス
タのドレイン ２２、第２導電型横型デプレション電界効果トランジス
タのソース ２３、第２導電型横型デプレション電界効果トランジス
タのゲート ２４、第２導電型横型デプレション電界効果トランジス
タのチャネル表面反転層 ２５、第２導電型横型デプレション電界効果トランジス
タのバックゲート
フロントページの続き Ｆターム(参考） 5G013 AA02 BA01 CA10 5J055 AX11 AX31 AX44 AX47 AX64 BX16 CX00 DX13 DX14 DX16 DX22 DX72 EX21 EX24 EY13 EZ61 FX34 GX01 GX06 GX07

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】第1導電型縦型デプレッション電界効果ト
    ランジスタと第2導電型横型デプレッション電界効果ト
    ランジスタ及びツエナーダイオードを有する半導体素子
    において、前記２つの電界効果トランジスタは直列に配
    置され、横型電界効果トランジスタのバックゲートは縦
    型電界効果トランジスタのドレイン電極と共通で過電流
    制限型半導体素子のアノードを形成し、横型電界効果ト
    ランジスタのゲート及びソース電極と、縦型電界効果ト
    ランジスタのソース電極及びツエナーダイオードのカソ
    ード電極が互いに接続され、ツエナーダイオードのアノ
    ード電極は横型電界効果トランジスタのドレイン電極と
    縦型電界効果トランジスタのゲート電極に接続され過電
    流制限型半導体素子のカソードを形成し、全体として2
    端子とする半導体素子を構成することを特徴とする過電
    流制限型半導体素子。
  2. 【請求項２】請求項１に記載の過電流制限型半導体にお
    いて、第1導電型縦型電界効果トランジスタと第2導電型
    横型電界効果トランジスタ及びツエナーダイオードは第
    1導電型半導体基板に構成されていることを特徴とする
    過電流制限型半導体素子。
  3. 【請求項３】請求項１に記載の過電流制限型半導体素子
    において、第2導電型横型デプレッション電界効果トラ
    ンジスタは基板の１つの面に構成され反対面をバックゲ
    ートとしていることを特徴とする過電流制限型半導体素
    子。
  4. 【請求項４】請求項１に記載の過電流制限型半導体素子
    において、ツエナーダイオードの耐圧は電界効果トラン
    ジスタのゲート−ソース間耐圧より低いことを特徴とす
    る過電流制限型半導体素子。
  5. 【請求項５】請求項１に記載の過電流制限型半導体素子
    において、過電流を第2導電型横型デプレッション電界
    効果トランジスタのバックゲートで電流を制限すること
    を特徴とする過電流制限型半導体素子。
  6. 【請求項６】請求項１に記載の過電流制限型半導体素子
    において、ツエナーダイオードのアノードは第2導電型
    横型デプレッション電界効果トランジスタのドレイン電
    極と共通にしたことを特徴とする過電流制限型半導体素
    子。
  7. 【請求項７】請求項１に記載の過電流制限型半導体素子
    の構成において、反転した導電型の半導体で構成された
    ことを特徴とする過電流制限型半導体素子。
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