JP3187773B2

JP3187773B2 - 入力保護素子を備えた半導体装置

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Publication number: JP3187773B2
Application number: JP22088798A
Authority: JP
Inventors: 伸寿濱武
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-08-04
Filing date: 1998-08-04
Publication date: 2001-07-11
Anticipated expiration: 2018-08-04
Also published as: JP2000058749A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、さらに言えば、半導体装置に形成された内部回路を
保護するための入力保護素子を備えた半導体装置に関す
る。

【０００２】

【従来の技術】半導体装置、特に、金属−酸化物−半導
体（Metal-Oxide-Semiconductor、ＭＯＳ）型の電界効
果トランジスタ（以下、ＭＯＳトランジスタという）を
備えた半導体装置において、静電気放電（Electrostati
c Discharge、ＥＳＤ）などの発生により外部から過大
な電圧が入力されると、半導体装置に形成された内部回
路を構成する素子が破壊されてしまう現象（いわゆる、
静電破壊）が発生する。とりわけ、半導体記憶装置など
の相補型（Complementary)ＭＯＳトランジスタを備えた
半導体装置では、微細化された素子が高度に集積化され
ているので、この静電破壊が起こり易くなる。このた
め、静電破壊を防止する入力保護素子を備えた半導体装
置が従来より種々提案されている。

【０００３】図７は、従来の入力保護素子を備えた半導
体装置の一例を示す。

【０００４】図７の半導体装置は、ｎ型シリコン基板１
０１の表面領域にｐ型ウェル１０３が形成されている。
このウェル１０３の表面には、素子分離のためのフィー
ルド絶縁層１０２が選択的に形成されている。ウェル１
０３のフィールド絶縁層１０２の形成されない表面に
は、ｎ⁺型拡散領域からなるドレイン領域１０４とｎ⁺型
拡散領域からなるソース領域１０５が形成され、さら
に、ｐ⁺型拡散領域からなるウェル・コンタクト１０６
が形成されている。ドレイン領域１０４、ソース領域１
０５およびウェル・コンタクト１０６のそれぞれの表面
には、薄い第１絶縁層１１０が形成されている。

【０００５】フィールド絶縁層１０２と第１絶縁層１１
０のそれぞれの表面には、層間絶縁層として第２絶縁層
１０７が形成されている。そして、第２絶縁層１０７の
表面にはゲート電極１０８が形成されている。第２絶縁
層１０７の表面に形成されたドレイン電極１１４、ソー
ス電極１１５およびウェル電極１１６は、第２絶縁層１
０７に形成されたコンタクト孔を通してドレイン領域１
０４、ソース領域１０５およびウェル・コンタクト１０
６にそれぞれ接触している。

【０００６】フィールド絶縁層１０２のドレイン領域１
０４とソース領域１０５に挟まれた部分および第２絶縁
層１０７がゲート絶縁層として動作し、ゲート電極１０
８、ドレイン領域１０４およびソース領域１０５は、ｎ
チャネル型ＭＯＳトランジスタを構成する。そして、ド
レイン電極１１４とゲート電極１０８には入力電圧がそ
れぞれ入力され、ソース電極１１５およびウェル電極１
１６には接地電圧がそれぞれ入力される。

【０００７】上記の構成により、当該半導体装置に当該
ＭＯＳトランジスタを入力保護素子とする保護回路が形
成される。この保護回路において、過大な電圧が入力電
圧として入力されると、ドレイン領域１０４とウェル１
０３との間のｐ−ｎ接合部でブレーク・ダウンが起こ
る。このブレーク・ダウンによりドレイン領域１０４か
らウェル１０３に電流が注入され、この電流がドレイン
拡散層１０４からウェル・コンタクト１０６に向かって
ウェル１０３の内部を流れる。この電流により電圧降下
が生じ、ウェル１０３の電圧が上昇する。そして、当該
ＭＯＳトランジスタがスナップ・バック状態となって寄
生バイポーラ動作を起こす。その結果、過大な入力電圧
に対して放電がなされ、入力電圧が抑制される。こうし
て、当該ＭＯＳトランジスタが保護素子として動作して
内部回路の素子の破壊が防止される。

【０００８】なお、図７の半導体装置と同様な技術は、
特開昭６３−２０２０５６号公報や特開平９−２２３７
４８号公報にも開示されている。また、特公平２−２３
０９号公報、特表平８−５１１６６２号公報には、ＥＳ
Ｄによる素子の破壊を防止する他の技術が開示されてい
る。

【０００９】

【発明が解決しようとする課題】図７の半導体装置で
は、次の問題がある。

【００１０】一般に、素子の微細化により半導体装置の
集積度を高める場合、素子の形成される基板やウェルの
不純物濃度を高める必要がある。

【００１１】一般的なＭＯＳトランジスタのスケーリン
グ則に従うことを前提とすると、デバイス寸法を１／ｋ
倍にするには、基板やウェルの不純物濃度はｋ倍とする
必要がある。さらに、より狭い素子分離幅を実現させる
ためには、スケーリング則により決定される不純物濃度
よりもさらに高い不純物濃度とする必要がある。

【００１２】図７の半導体装置において、微細化・高集
積化によりウェル１０３の不純物濃度が高められた場
合、ウェル１０３の抵抗率は低くなる。このため、ウェ
ル１０３で生じる電圧降下の値が小さくなり、ウェル１
０３の電圧の上昇が抑制されてしまう。その結果、当該
ＭＯＳトランジスタが寄生バイポーラ動作を開始するま
でに要する時間が長くなる。よって、入力保護素子とし
ての起動が遅くなるので、内部回路を構成する素子が破
壊されるという問題がある。

【００１３】ウェル１０３の不純物濃度を制限して必要
な抵抗率を確保すれば、入力保護素子の起動が速めら
れ、内部回路を破壊を防止することができる。しかし、
そうするとウェル１０３の不純物濃度を高めることがで
きなくなるので、素子の微細化が不純物濃度により制約
を受けて集積度を高めることが困難になるという問題が
ある。

【００１４】そこで、この発明の目的は、入力保護素子
が迅速に起動して内部回路を確実に保護することのでき
る半導体装置を提供することにある。

【００１５】この発明の他の目的は、入力保護素子の迅
速な起動を確保し、且つ高集積化が可能な半導体装置を
提供することにある。

【００１６】

【課題を解決するための手段】（１）この発明の半導
体装置は、半導体基板上に設けられた内部回路を保護す
るための入力保護素子として動作するＭＯＳＦＥＴが前
記半導体基板上に形成された半導体装置であって、前記
半導体基板の表面領域に形成された第１導電型のウェル
と、前記ウェルの内部に形成された、前記ＭＯＳＦＥＴ
のソース・ドレインとして動作する第２導電型の第１拡
散領域および第２拡散領域と、前記第１拡散領域と前記
第２拡散領域の間において前記ウェル上に形成された前
記ＭＯＳＦＥＴのゲート絶縁層と、前記ゲート絶縁層上
に形成された前記ＭＯＳＦＥＴのゲート電極と、前記半
導体基板の内部において前記ウェルの外部に形成され
た、前記ウェルより抵抗率の大きい抵抗領域と、前記抵
抗領域の内部に形成されたコンタクト領域と、前記第１
拡散領域に電気的に接続された第１端子と、前記第２拡
散領域と前記コンタクト領域とに電気的に接続された第
２端子とを備え、前記第１端子と前記第２端子の間に入
力電圧が印加されると、前記第１拡散領域と前記コンタ
クト領域の間に前記抵抗領域を介して電流が流れ、それ
によって前記ＭＯＳＦＥＴが入力保護素子として動作し
て前記入力電圧を放電させることを特徴とする。

【００１７】（２）この半導体装置では、半導体基板
に第１導電型のウェルを有すると共に、そのウェルの内
部にソース・ドレインとして動作する第２導電型の第１
拡散領域と第２拡散領域が設けられ、ウェル上にゲート
絶縁層が設けられ、そのゲート絶縁層上にゲート電極が
設けられている。これら第１拡散領域と第２拡散領域、
ゲート絶縁層およびゲート電極により、半導体基板上に
入力保護素子としてのＭＯＳトランジスタが形成されて
いる。さらに、ウェルより抵抗率の大きい抵抗領域が、
半導体基板の内部においてウェルの外部に形成されてい
ると共に、コンタクト領域がその抵抗領域の内部に形成
されている。第１拡散領域は第１端子に電気的に接続さ
れ、第２拡散領域とコンタクト領域は第２端子に電気的
に接続されている。第１端子と第２端子の間に入力電圧
が印加されると、第１拡散領域とコンタクト領域の間に
抵抗領域を介して電流が流れ、それによって前記ＭＯＳ
ＦＥＴが入力保護素子として動作して前記入力電圧を放
電させる。

【００１８】このため、第１拡散領域とコンタクト領域
の間に抵抗率の大きい抵抗領域を介して流れる電流は、
抵抗領域を介さない場合よりも大きな電圧降下を発生す
る。その結果、第１拡散領域に接続された第１端子とコ
ンタクト領域に接続された第２端子の間の電圧は、急速
に上昇し、入力保護素子としてのＭＯＳトランジスタを
迅速に起動させることができるのである。このＭＯＳト
ランジスタの迅速な起動により、内部回路を確実に保護
することが可能となる。

【００１９】さらに、ＭＯＳトランジスタが入力保護素
子として起動するのに必要な電圧は抵抗領域で生ずる電
圧降下に依存するため、その電圧はウェルの抵抗率に依
存しない。よって、ウェルの抵抗率、すなわち、不純物
濃度を最適な値に設定することができるので、高集積化
が可能となる。

【００２０】

【００２１】

【００２２】（３）この発明の半導体装置の好ましい
例では、前記抵抗領域が前記ウェルより不純物濃度の低
い第１導電型の半導体から形成される。この場合、通常
の製造工程により作製できるので、製造が容易に行える
利点がある。この例では、前記抵抗領域は前記半導体基
板の一部分から形成してもよい。こうすると、抵抗領域
を形成する工程が不要となり、製造工程が簡略化できる
利点がある。

【００２３】この発明の半導体装置の他の好ましい例で
は、前記ウェルと前記抵抗領域との間に形成された電流
経路遮断領域をさらに備えており、その電流経路遮断領
域は、前記第１拡散領域と前記コンタクト領域の間に流
れる電流がその電流経路遮断領域を迂回するように、前
記ウェルと前記コンタクト領域との間の最短の電流経路
上に配置される。この場合、電流経路遮断領域が抵抗領
域内の最短の電流経路を遮断するので、電流は電流経路
遮断領域の周囲を迂回して流れる。よって、抵抗領域を
流れる電流の経路長が長くなる。したがって、抵抗領域
での電圧降下がさらに大きくなり、ＭＯＳトランジスタ
の入力保護素子としての起動がより迅速になる利点があ
る。

【００２４】前記遮断領域は、第２導電型の半導体で形
成されてもよいし、絶縁体で形成されてもよい。それら
を使用すれば、通常の製造工程を適用して作製すること
ができる。

【００２５】この発明の半導体装置のさらに他の好まし
い例では、前記ゲート絶縁層が、前記半導体基板の表面
領域に形成されたフィールド絶縁層よりも厚く形成さ
れ、前記ゲート電極が前記第１端子に電気的に接続され
る。

【００２６】この発明の半導体装置のさらに他の好まし
い例では、前記ゲート絶縁層が、前記半導体基板の表面
領域に形成されたフィールド絶縁層よりも薄く形成さ
れ、前記ゲート電極が前記第２端子に電気的に接続され
る。

【００２７】

【発明の実施の形態】以下、この発明の好適な実施の形
態を添付図面を参照しながら具体的に説明する。

【００２８】（第１実施形態）図１は、この発明の第１
実施形態の半導体装置を示す。図１（ａ）はその平面図
であり、図１（ｂ）は図１（ａ）のＡ−Ａ線における断
面図である。

【００２９】図１の半導体装置は、ｐ^-型シリコン基板
１の表面領域にｐ型ウェル３が形成されている。シリコ
ン基板１の不純物濃度は１×１０¹⁵ｃｍ^-3であり、ウェ
ル３の不純物濃度は１×１０¹⁷ｃｍ^-3である。このウェ
ル３の表面には、酸化シリコン材からなる素子分離のた
めのフィールド絶縁層２ａ、２ｂが選択的に形成されて
いる。ウェル３のフィールド絶縁層２ａ、２ｂの形成さ
れない表面には、ｎ⁺型拡散領域からなるドレイン領域
４とソース領域５が形成され、さらに、ｐ⁺型拡散領域
からなる基板コンタクト６が形成されている。

【００３０】ドレイン領域４、ソース領域５、および基
板コンタクト６のそれぞれの表面には、酸化シリコン材
からなる薄い第１絶縁層１０が形成されている。そし
て、フィールド絶縁層２ａ、２ｂと第１絶縁層１０のそ
れぞれの表面は、層間絶縁層として形成された酸化シリ
コン材からなる第２絶縁層７で覆われている。さらに、
第２絶縁層７の表面には金属材からなるゲート電極８が
形成されており、この電極はフィールド絶縁層２ａ上方
に配置されている。

【００３１】ドレイン領域４、ソース領域５および基板
コンタクト６の上には第２絶縁層７と第１絶縁層１０と
を貫通するコンタクト孔１１、１２、１３がそれぞれ形
成されている。そして、第２絶縁層７の表面に形成され
たドレイン電極１４、ソース電極１５および基板電極１
６は、それらのコンタクト孔１１、１２、１３を通して
ドレイン領域４、ソース領域５および基板コンタクト６
にそれぞれ接触している。

【００３２】ドレイン領域４とソース領域５に挟まれた
フィールド絶縁層２ａと第２絶縁層７により、ゲート絶
縁層２３が形成される。そして、ゲート電極８、ゲート
絶縁層２３、ドレイン領域４およびソース領域５によ
り、フィールド絶縁層２ａ直下のウェル３をチャネル領
域とするｎチャネル型ＭＯＳトランジスタ２０が形成さ
れる。このような厚いゲート絶縁層２３を持つＭＯＳト
ランジスタ２０は、ゲート絶縁破壊に対して高い耐性を
持つ。

【００３３】ドレイン電極１４とゲート電極８は、当該
半導体装置の入力端子と内部回路とを接続する入力配線
１７に接続されている。ソース電極１５と基板電極１６
は、当該半導体装置の接地配線１８に接続されている。
そして、ドレイン電極１４とゲート電極８には、入力端
子に入力される入力電圧Ｖ_inがそれぞれ入力され、ソー
ス電極１５およびウェル電極１６には、接地電圧Ｖ
_SS（＝０Ｖ）がそれぞれ入力される。

【００３４】上記の構成において、基板１の基板コンタ
クト６直下には、抵抗領域１９が実質的に存在する。こ
の抵抗領域１９は、基板コンタクト６からドレイン拡散
層４の方向に向かって延在し、ウェル３の端部と接触し
て電気的に接続される。上記のように、ウェル３の不純
物濃度に対して基板１の不純物濃度が１／１００である
ため、抵抗領域１９の抵抗率はウェル３の抵抗率の約１
００倍となる。これは、ウェル３と抵抗領域１９に同じ
値の電流が流れた場合、抵抗領域１９に生ずる電圧降下
がウェル３に生じる電圧降下より遙かに大きいことを意
味する。

【００３５】上記の構成により、当該半導体装置には、
図２に示すような保護回路が形成される。図２におい
て、抵抗器２１は、抵抗領域１９を等価的に表現したも
のである。抵抗器２１の一端はＭＯＳトランジスタ２０
のバック・ゲートに接続され、他端は接地配線１８に接
続されている。なお、ＭＯＳトランジスタ２０を示す回
路記号は、通常より厚いゲート絶縁層を持つＭＯＳトラ
ンジスタ素子であることを表すためのものである。

【００３６】図２の保護回路を持つ図１の半導体装置の
動作は、以下の通りである。

【００３７】当該半導体装置の入力端子に過大な電圧
（例えば、ドレイン領域４とウェル３の間のアバランシ
ェ破壊電圧やＭＯＳトランジスタ２０のパンチスルー電
圧を超える電圧）が入力電圧Ｖ_inとして入力されると、
ドレイン領域４からウェル３内へ電流が注入される。そ
の電流は、ウェル３から基板コンタクト１６に向かって
抵抗領域１９の内部を流れる。そして、この抵抗領域１
９内を電流が流れることにより電圧降下が生じ、ウェル
３の電圧は上昇する。これは、図２の抵抗器２１により
電圧降下が生じ、この電圧降下がＭＯＳトランジスタ２
０のバックゲートの電圧を上昇させることに相当する。

【００３８】ウェル３の電圧が所定の値、すなわち、ウ
ェル３とソース領域５の間のｐ−ｎ接合の電圧障壁の値
を超えると、ＭＯＳトランジスタ２０はスナップ・バッ
クの状態になり、寄生バイポーラ動作を起こす。すなわ
ち、ｎ型の導電性を持つドレイン領域４およびソース領
域５とｐ型の導電型を持つウェル３により形成されるｎ
ｐｎ型の寄生バイポーラ・トランジスタが動作する。そ
の結果、ドレイン領域４からソース領域５へ向かって電
流が流れる。こうして、過大な入力電圧Ｖ_inに対する放
電がなされ、入力電圧Ｖ_inが抑制されて内部回路の素子
の破壊が防止される。

【００３９】図３は、ＭＯＳトランジスタの入力保護素
子としての特性図を示す。図３（ａ）は図１の半導体装
置の場合であり、図３（ｂ）は図７の従来の半導体装置
の場合である。これらの図において、縦軸はドレイン電
流Ｉ_Dを示し、横軸はドレイン電圧Ｖ_Dを示す。また、点
Ｐおよび点Ｐ’はスナップ・バック状態の開始点を示
し、電流値Ｉ_D0およびＩ_D0’は点Ｐ、Ｐ’それぞれにお
けるドレイン電流値である。

【００４０】図３（ａ）および（ｂ）より、図１の半導
体装置は、図７の半導体装置に対してΔＩ_D0だけ低いド
レイン電流値でスナップ・バック状態になること分か
る。これは、図１の半導体装置では、より小さいドレイ
ン電流Ｉ_Dで必要なウェルの電圧上昇が得られることを
示しており、ウェルの電位がより急速に上昇することを
意味する。

【００４１】上記のように、図１の半導体装置では、ウ
ェル３が抵抗領域１９を介して基板コンタクト６と電気
的に接続され、ウェル３の電圧が抵抗率の高い抵抗領域
１９を介して供給される。よって、抵抗領域１９の生ず
る大きな電圧降下によりウェル３の電圧が急速に上昇す
るので、ＭＯＳトランジスタ２０の入力保護素子として
の起動が迅速になる。また、基板１とウェル３は、不純
物濃度をそれぞれに設定することができる。よって、ウ
ェル３の不純物濃度を高めて高集積化を行っても、基板
１の不純物濃度を低く設定することで抵抗領域１９の抵
抗率が確保され、ＭＯＳトランジスタ２０は入力保護素
子として迅速に起動する。

【００４２】なお、図１の半導体装置では、ｐ^-型シリ
コン基板１の一部分が抵抗領域１９として動作する構成
としているが、基板の表面にｐ^-型シリコンからなる別
の領域を抵抗領域として形成しても、図１の半導体装置
と同じ作用効果が得られる。この場合、基板としてｎ型
シリコンなど他の材料を使用できる。

【００４３】（第２実施形態）図４は、本発明の第２実
施形態の半導体装置を示す。図４（ａ）はその平面図で
あり、図４（ｂ）は図４（ａ）のＢ−Ｂ線における断面
図である。

【００４４】図４に示すように、第２実施形態の半導体
装置は、シリコン基板１の表面領域に電流経路遮断領域
９を形成する点において、図１の第１実施形態の半導体
装置と異なる。その他の構成は、第１実施形態の半導体
装置と同じなので、図４において図１の半導体装置の構
成要素と同一または対応する要素には同じ符号を付して
その説明を省略する。

【００４５】図４の半導体装置では、ｐ^-型シリコン基
板１の表面領域にｎ型シリコン材からなる電流経路遮断
領域９を形成している。この電流経路遮断領域９は、ウ
ェル３と基板コンタクト６との間に配置されている。

【００４６】この半導体装置では、ドレイン領域４から
基板コンタクト６までの最短の電流経路３１が抵抗領域
１９に対して逆の導電型（すなわち、ｎ型）を持つ電流
経路遮断領域９で遮られている。そのため、抵抗領域１
９を流れる電流は、電流経路遮断領域９を迂回する経路
（例えば、経路３２）を流れる。よって、抵抗領域１９
内を流れる電流の経路長が長くなるので、図２の抵抗器
２１の抵抗値が増大する。したがって、第１実施形態の
半導体装置に比べ、ウェルの電圧がさらに急速に上昇す
るので、ＭＯＳトランジスタ２０が入力保護素子として
より迅速に起動するという利点がある。

【００４７】なお、図４の半導体装置では、電流経路遮
断領域９をｎ型シリコン材で形成しているが、酸化シリ
コン材などの絶縁体を使用して形成することもできる。
この場合にも図４の半導体装置と同じ作用効果が得られ
る。

【００４８】（第３実施形態）図５は、本発明の第３実
施形態の半導体装置を示す。

【００４９】図５に示すように、第３実施形態の半導体
装置は、薄いゲート絶縁層４３の表面にゲート電極８を
形成し、そのゲート電極８が接地線１８に接続されてい
る点において、図１の第１実施形態の半導体装置と異な
る。その他の構成は、第１実施形態の半導体装置と同じ
なので、図５において図１の半導体装置の構成要素と同
一または対応する要素には同じ符号を付してその説明を
省略する。

【００５０】図５の半導体装置では、ドレイン領域４お
よびソース領域５の表面に酸化シリコン材からなる薄い
ゲート絶縁層２４が形成されている。このゲート絶縁層
４３は、ウェル３のドレイン領域４とソース領域５に挟
まれた部分の表面を覆っている。そして、ゲート電極８
は、接地配線１８に接続されている。ゲート電極８、ド
レイン領域４およびソース領域５により、ゲート絶縁層
４３直下のウェル３をチャネル領域とするｎチャネル型
ＭＯＳトランジスタ４０が形成される。

【００５１】上記構成の半導体装置には、図６に示す入
力保護回路が形成される。この回路では、ゲートは接地
配線１８に接続される。これは、ＭＯＳトランジスタ４
０のしきい値電圧が低いため、入力端子に過大な入力電
圧Ｖ_inが入力された時以外は動作しないようにするため
である。

【００５２】図５の半導体装置の動作は、図１の半導体
装置のそれと同じである。このため、ウェル３の電圧
は、抵抗率の高い抵抗領域１９を介して供給される。よ
って、抵抗領域１９の生ずる大きな電圧降下によりウェ
ル３の電圧が急速に上昇するので、ＭＯＳトランジスタ
の入力保護素子としての起動が迅速になる。また、基板
１とウェル３は、不純物濃度をそれぞれに設定すること
ができる。よって、ウェル３の不純物濃度を高めて高集
積化を行っても、基板１の不純物濃度を低く設定するこ
とで抵抗領域１９の抵抗率が確保され、ＭＯＳトランジ
スタ２０は入力保護素子として迅速に起動する。

【００５３】なお、上記構成に加えて、ｐ^-型シリコン
基板１の表面領域にｎ型シリコン材からなる電流経路遮
断領域を形成し、それをウェル３と基板コンタクト６と
の間に配置することも可能である。その場合、図４の半
導体装置と同様に抵抗領域１９内を流れる電流の経路長
が長くなるので、図６の抵抗器２１の抵抗値が増大す
る。したがって、ウェルの電圧がさらに急速に上昇する
ので、ＭＯＳトランジスタ４０が入力保護素子としてよ
り迅速に起動する。

【００５４】上述した第１〜第３の実施形態では、ＭＯ
Ｓトランジスタはｎチャネル型であったが、ｐチャネル
型であってもよいことは無論である。この場合、導電型
を逆にすることを除いて、第１〜第３の実施形態の場合
と同じ構成とすればよい。

【００５５】

【発明の効果】以上説明した通り、この発明の半導体装
置によれば、入力保護素子が迅速に起動して内部回路を
確実に保護することができ、且つ高集積化が可能とな
る。

【図面の簡単な説明】

【図１】（ａ）はこの発明の第１実施形態の半導体装置
を示す平面図であり、（ｂ）はその断面図である。

【図２】この発明の第１実施形態の半導体装置の入力保
護回路を示す回路図である。

【図３】（ａ）はこの発明の第１実施形態の半導体装置
の動作を説明するための特性図であり、（ｂ）は従来の
半導体装置の特性図である。

【図４】（ａ）はこの発明の第２実施形態の半導体装置
を示す平面図であり、（ｂ）はその断面図である。

【図５】この発明の第３実施形態の半導体装置を示す断
面図である。

【図６】この発明の第３実施形態の半導体装置の入力保
護回路を示す回路図である。

【図７】従来の半導体装置を示す断面図である。

【符号の説明】

１シリコン基板２ａ、２ｂフィールド絶縁層３ウェル４ドレイン領域５ソース領域６基板コンタクト７第２絶縁層８ゲート電極９電流経路遮断領域１０第１絶縁層１１、１２、１３コンタクト孔１４ドレイン電極１５ソース電極１６基板電極１７入力配線１８接地配線１９抵抗領域２０ＭＯＳトランジスタ２１抵抗器２３ゲート絶縁層４０ＭＯＳトランジスタ４３ゲート絶縁層１０１シリコン基板１０２フィールド絶縁層１０３ウェル１０４ドレイン領域１０５ソース領域１０６ウェル・コンタクト１０７第２絶縁層１０８ゲート電極１１４ドレイン電極１１５ソース電極１１６ウェル電極

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に設けられた内部回路を保
護するための入力保護素子として動作するＭＯＳＦＥＴ
が前記半導体基板上に形成された半導体装置であって、前記半導体基板の表面領域に形成された第１導電型のウ
ェルと、前記ウェルの内部に形成された、前記ＭＯＳＦＥＴのソ
ース・ドレインとして動作する第２導電型の第１拡散領
域および第２拡散領域と、前記第１拡散領域と前記第２拡散領域の間において前記
ウェル上に形成された前記ＭＯＳＦＥＴのゲート絶縁層
と、前記ゲート絶縁層上に形成された前記ＭＯＳＦＥＴのゲ
ート電極と、前記半導体基板の内部において前記ウェルの外部に形成
された、前記ウェルより抵抗率の大きい抵抗領域と、前記抵抗領域の内部に形成されたコンタクト領域と、前記第１拡散領域に電気的に接続された第１端子と、前記第２拡散領域と前記コンタクト領域とに電気的に接
続された第２端子とを備え、前記第１端子と前記第２端子の間に入力電圧が印加され
ると、前記第１拡散領域と前記コンタクト領域の間に前
記抵抗領域を介して電流が流れ、それによって前記ＭＯ
ＳＦＥＴが入力保護素子として動作して前記入力電圧を
放電させることを特徴とする半導体装置。
【請求項２】前記抵抗領域が、前記ウェルより不純物
濃度の低い前記第１導電型の半導体からなる請求項１に
記載の半導体装置。
【請求項３】前記ウェルと前記抵抗領域との間に形成
された電流経路遮断領域をさらに備えており、その電流
経路遮断領域は、前記第１拡散領域と前記コンタクト領
域の間に流れる電流がその電流経路遮断領域を迂回する
ように、前記ウェルと前記コンタクト領域との間の最短
の電流経路上に配置されている請求項１または２に記載
の半導体装置。
【請求項４】前記電流経路遮断領域が、前記第２導電
型の半導体で形成される請求項３に記載の半導体装置。
【請求項５】前記電流経路遮断領域が、絶縁体で形成
される請求項３に記載の半導体装置。
【請求項６】前記ゲート絶縁層が、前記半導体基板の
表面領域に形成されたフィールド絶縁層よりも厚く形成
されており、前記ゲート電極が、前記第１端子に電気的
に接続されている請求項１〜５のいずれかに記載の半導
体装置。
【請求項７】前記ゲート絶縁層が、前記半導体基板の
表面領域に形成されたフィールド絶縁層よりも薄く形成
されており、前記ゲート電極が、前記第２端子に電気的
に接続されている請求項１〜５のいずれかに記載の半導
体装置。