KR100189036B1 - 반도체 디바이스 - Google Patents
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Abstract
반도체 디바이스(1)는 적어도 하나의 트랜지스터 Tr1과 제1 및 제2전극(32)을 갖는 회로를 정의한다.
반도체 본체(10)내에서 pn 접합부(23)를 형성하며 전극층(21c)으로 덮혀지는 디바이스 영역(21)을 갖는 보호 소자(20)는 드레시홀드 전압보다 큰 전압이 제1전극(30)에 인가될 때 제1전극(30)과 제2전극(32)사이에 도전 경로를 제공하는 제1 및 제2전극 중 제1전극(30)으로 전극(27)을 통해 연결된다. 전극층(21c)은 디바이스(21)의 적어도 일부분(21a)과 더불어 전위 장벽(B)을 형성하는바, 이 전위 장벽은 보호 소자(20)에 의해 제공되는 도전 경로가 보호 소자(20)의 디바이스 영역(21)을 통해 부분적으로 전극(27)으로부터 pn 접합부(23)로 통하도록 한다.
Description
제1도는 보호 소자를 갖는 반도체 디바이스의 개략적인 회로선도.
제2도는 제1도에 보인 CMOS 인버터를 제공하는 트랜지스터를 예시하는 제1도에 보인 디바이스를 형성하는 반도체 본체의 개략적인 부분 단면도.
제3도는 종래의 보호 소자를 나타내는 반도체 본체의 개략적인 부분 단면도.
제4도는 보호 소자의 동작을 예시하는 그래프도.
제5도는 제3도에 보인 보호 소자의 일부분을 통해 자른 부분도.
제6도는 본 발명에 따른 반도체 디바이스의 보호 소자에 대한 제1실시예의 단면도.
제7도는 제6도에 보인 보호 소자의 등가 회로선도.
제8도는 본 발명에 따른 반도체 디바이스의 보호 소자에 대한 제2 실시예의 단면도.
제9도는 제8도에 보인 보호 소자의 등가 회로선도.
제10도는 본 발명에 따른 반도체 디바이스의 보호 소자에 대한 제3 실시예의 단면도.
제11도는 제10도에 보인 보호 소자의 등가 회로선도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 디바이스 10 : 반도체 본체
20 : 보호 소자 21 : 디바이스 영역
21c : 전극층 23, 32 : pn 접합부
30 : 제1전극 32 : 제2전극
본 발명은 제1 및 제2전극을 갖는 적어도 하나의 트랜지스터를 정의하는 디바이스 영역을 가지고 있는 반도체 본체와, 그리고 반도체 본체내에서 pn 접합부를 형성하는 디바이스 영역을 가짐과 아울러 한 전극을 통해 제1 및 제2전극 중 임의 한 전극에 연결되는 전극층으로 덮혀져서, 드레시홀드 전압보다 큰 전압이 제1전극에 인가될 때 제1전극과 제2전극 사이에 도전 경로를 제공하는 보호 소자를 구비하는 반도체 디바이스에 관한 것이다.
상기와 같은 보호 디바이스는 예컨대 반도체 디바이스 또는 그 커넥터 핀이 우연한 부주의로 사람의 손과 접촉될 때 야기될 수 있는 정전 방전(electrostatic discharge)이 반도체 디바이스에 가해지게 될 때 발생되는 과도 전압에 대해 트랜지스터 및 다른 디바이스 소자들을 보호하기 위해 제공된다. 상기 보호 소자는 과도 전압이 가해지는 동안에는 양호한 전도 경로를 제공하여 반도체 디바이스의 손상 또는 파괴가 방지되도록 하는 한편 과도 전압이 제거되었을 때는 자체의 정상적인 비도통 상태로 귀환되도록 되어 있다.
CMOS 집적 회로에 대한 ESD(Electrostatic Discharge) 보호 목적이 예컨대 C. Duvuury 등이 쓴 논문 ESD protection reliability in 1㎛ CMOS technologies [IEEE International Reliability Physics Symposium Volume IRPS-86의 페이지 199-205에 수록됨]에 상술되어 있다.
집적 회로의 패킹 밀도가 증가하고 그리고 이에 따라 개별적인 트랜지스터들의 사이즈가 축소됨에 따라, 양호한 저저항 접촉을 형성하는 것에 대한 중요성이 증대되고 있다. 상기 인용한 논문에 기술된 바와 같이, 급속 실리사이드 층 형태의 전극층을 잇따른 접촉 금속으로의 전기적인 연결이 향상되도록 접촉될 디바이스 영역에 제공하는 것은 통상적이다. 그러나, 이러한 전극층의 제공은 상기 논문에 설명된 바와 같이 집적 회로내에서 ESD 보호 디바이스의 성능을 크게 약화시킨다. 예컨대, 일본극 특허 공보 JP-A-63-70553의 영문 초록에 제시된 바와 같이 금속 실리사이드 전극층의 형성시 ESD 보호 장치의 영역을 마스킹함으로써 이러한 문제점을 제거하는 것이 제안되었다. 그러나, 이는 제조 공정에서 추가적인 마스킹 단계를 도입시켜야 하는바, 코스트가 상승하게 되는 요인이 된다.
따라서, 본 발명의 목적은 보호 소자를 같은 반도체 장치를 제공하는 것으로써, 여기에서 접촉 저항을 줄이기 위한 전극층의 존재가 보호 소자의 성능에 미치는 영향은 전극층 형성 공정시에 보호 소자를 마스킹하지 않고도 줄어들게 된다.
본 발명에 따르면, 제1 및 제2전극을 갖는 적어도 하나의 트랜지스터를 정의하는 디바이스 영역을 가지고 있는 반도체 본체와, 그리고 반도체내에서 pn 접합을 형성하는 디바이스 영역을 가짐과 아울러 한 전극을 통해 제1 및 제2전극 중 임의 한 전극에 연결되는 전극층으로 덮혀져서 드레시홀드 전압 이상의 전압이 제1전극에 인가될 때 제1전극과 제2전극 사이에 도전 경로를 제공하는 보호 소자를 구비하는 반도체 디바이스가 제공되는바, 이 반도체 디바이스는 전극층이 보호 소자의 디바이스 영역 중 적어도 일부분과 더불어, 보호 소자에 의해 제공되는 도전 경로가 보호 소자의 디바이스 영역을 통해 적어도 부분적으로 전극으로부터 pn 접합부로 통하도록 하는 전위 장벽을 형성하는 것을 특징으로 한다.
따라서, 본 발명에 따른 반도체 디바이스에서 전극층은 보호 소자의 디바이스 영역 중 적어도 일부분과 더불어, 보호 소자에 의해 제공되는 전도 경로가 보호 소자의 디바이스 영역을 통해 적어도 부분적으로 통과하도록 하는 전위 장벽을 형성하며, 그럼으로써 보호 소자의 pn 접합부로 형성되는 다이오드와 직렬을 이루는 저항이 제공되게 된다. 이 결과로 인해 보호 소자가 더욱 신뢰적이게 되어서 정전 방전에 대한 최상의 보호를 제공하게 된다. 이것은 보호 소자의 전극과 보호 소자의 pn 접합부로 형성되는 다이오드 사이의 전반적인 저항이 전위 장벽으로 말미암아 증가하기 때문에, 저항 변화 효과 및 그렇지 않은 경우 발생할 수도 있을 전류 밀집(current crowding)효과를 감소시키는 것으로 여겨진다. 보호 소자는 래터럴 절연 게이트 전계 효과 트랜지스터 형태로 될 수 있는바, 이 경우에 디바이스 영역은 래터럴 절연 게이트 전계 효과 트랜지스터의 드레인 영역을 형성한다. 이 래터럴 절연 게이트 전계 효과 트랜지스터의 소오스 영역은 관련 전극층과 저항 접촉부를 형성한다. 상기 소오스 영역은 또한 드레인 영역과 유사한 구조를 지닐 수도 있는데, 이 경우 소오스 영역과 관련된 전극층이 소오스 영역을 지니고 있는 유사한 전위 장벽을 형성하게 된다. 이것은 전위 장벽이 소오스 영역 전극층으로 형성됨으로 해서 전류 밀도 효과를 제한시킬 수 있는 장점을 갖는다.
보호 소자의 디바이스 영역은 전극층과 함께 저항 접촉부를 형성하는 비교적 높게 도핑된 보조 영역과 그리고 전극층과 함께 전위 장벽을 형성하는 비교적 낮게 도핑된 보조 영역을 포함한다.
비교적 높게 도핑된 보조 영역은 일반적으로 보호 소자가 래터럴 절연 게이트 전계 효과 트랜지스터 형태인 곳에서 낮게 도핑된 드레인 확장 영역을 제공하는 비교적 낮게 도핑된 보조 영역내에서 제공된다. 비교적 높게 도핑된 보조 영역은 보호 소자의 디바이스 영역을 통하는 도전 경로의 전반적인 길이를 증가시켜 이에 따라 전반적인 직렬 저항이 증가되도록 하는 역할을 하는 산화물(국부적인 산화 공정으로 형성됨)과 경계를 이룬다.
전극층과 저항 접촉부를 형성하는 추가의 비교적 높게 도핑된 보조 영역이 다른 비교적 높게 도핑된 영역으로부터 이격된 비교적 낮게 도핑된 영역내에 적용되어, 보호 소자 전극과 pn 접합으로 형성된 다이오드 사이의 전반적인 직렬 저항이 도핑 농도를 조정함이 필요없이 상기 추가의 비교적 높게 도핑된 보조 영역의 상대 치수만을 변경함으로써 요망하는 대로 조정될 수 있도록 한다.
보호 소자의 디바이스 영역은 또한 비교적 낮게 도핑된 보조 영역보다 더 깊은 비교적 낮게 도핑된 우물 영역을 포함한다. 상기 비교적 낮게 도핑된 우물 영역은 스파이킹(spiking), 다시 말해서 반도체 본체 또는 기판으로의 디바이스 영역의 바람직하지 못한 단락을 일으킬 수도 있을 전극 금속의 반도체 본체내로의 확산을 방지하는데 기여한다.
전극층으로 형성되는 전위 장벽은 비록 비교적 낮게 도핑된 보조 영역의 불순물 농도에 따라서 전위 장벽이 누출이 쉬운 쇼트키 다이오드(높은 오믹 저항을 가짐)를 형성한다하더라도 쇼트키 다이오드를 포함한다. 일반적으로, 전극층은 비록 다른 물질, 예컨대 금속층이 전극층을 형성하는데도 이용될 수 있지만은 티타늄 또는 플래티늄 등과 같은 금속 실리사이드 층으로 이루어진다. 보호 소자가 래터럴 절연 게이트 전계 효과 트랜지스터이고 그리고 소오스 영역이 드레인 영역과 같은 구조로 된 경우에, 소오스와 관련된 전극층은 동일한 물질로 형성될 수 있음과 아울러 드레인 영역과 관련된 전극층과 동일한 특성을 지니게 된다.
이제, 첨부한 도면을 참조로 하여 본 발명의 실시예들을 보다 더 상세히 설명하기로 한다.
첨부 도면들은 단자 선도로만 나타냈고, 특히 제2도, 제3도, 제6도, 제8도 및 제10도는 영역 및 층들의 상대적인 치수 또는 두께들을 축척화하지 않았으며, 또한 명확히 할 부분들에 대해서는 확대하여 나타냈다.
도면, 특히 제2도, 제3도, 제6도, 제8도 및 제10도에, 제1전극(30) 및 제2전극(32)을 갖는 적어도 하나의 트랜지스터 Tr1을 확정하는 디바이스 영역(2, 3, 4, 5, 6, 7)을 가지고 있는 반도체 본체(10)와 그리고 반도체 본체(10)내에서 pn 접합부(23)를 형성하는 디바이스 영역(21)을 가짐과 아울러 한 전극(27)을 통해 제1 및 제2전극 중 한 전극(30)에 연결되는 전극층(21c)으로 덮혀져서, 드레시홀드 전압 Vbd 보다 큰 전압 V가 제1전극(30)에 인가될 때 제1전극(30)과 제2전극(32)사이에 전도 경로를 제공하는 보호 부재(20)를 구비하는 반도체 디바이스(1)가 예시되어 있다.
본 발명에 따르면, 제6도, 제8도 및 제10도에 예시된 바와 같이 전극층(21c)은 보호 소자(20)의 디바이스 영역(21) 중 적어도 일부분과 더불어 전위 장벽 B를 형성하여, 보호 부재(20)에 의해 제공되는 전도 경로가 전도 부재(20)의 디바이스 영역(21)을 통해 적어도 부분적으로 전극(27)으로부터 pn 접합부(30)로 통과되게 된다.
따라서, 본 발명에 따른 반도체 장치에서 전극층(21c)은 보호 소자의 디바이스 영역(21)중 적어도 일부분(21a)과 더불어 보호 소자(20)에 의해 제공되는 도전 경로가 보호 소자(20)의 디바이스 장치(21)를 통해 적어도 부분적으로 통과되도록 하는 전위 장벽 B를 형성하여, 하기에 상세히 설명하는 바와 같이 보호 소자(20)의 pn 접합부(23)로 형성되는 다이오드와 직렬을 이루는 저항이 제공되게 된다. 이 결과로, 보호 소자는 더욱 신뢰적이 되어서 정전 방전에 대한 최상의 보호를 제공하게 된다. 이것은 보호 소자(20)의 전극과 보호 소자(20)의 pn 접합부(23)로 형성되는 다이오드 사이의 전반적인 저항이 전위 장벽 B(이는 보호 소자(20)의 동작시, 전류가 전극층(21c)보다는 저항성 디바이스 영역(21)을 통하도록 한다.)로 말미암아 증가하기 때문에, 저항 변화 효과 및 그렇지 않은 경우 발생할 수도 있을 전류 밀집 효과를 감소시키는 것으로 여겨진다.
본 발명의 이해를 용이하게 하기 위해서, 제1도 내지 제5도를 참조로 하여 공지된 보호 소자에 대한 설명하기로 하는바, 여기서 제1도는 보호 소자(20)를 갖는 반도체 디바이스(1)의 회로 선도이다.
제1도에 보인 예에서, 반도체 디바이스는 n-채널 트랜지스터 Tr1 및 p-채널 트랜지스터 Tr2로 형성되는 간단한 CMOS(상보 MOS) 인버터 회로(100)를 포함한다. 물론, 본 기술 분야에 전문 기술을 가진 자라면 비록 보호 소자의 사용이 예컨대, 정전 방전(ESD)에 의한 손상 가능성 때문에 CMOS 회로에 특히 중요시되지만은 본 발명이 보다 복잡한 CMOS 회로 및 또다른 형태의 집적 회로에 적용될 수 있음을 알 수 있을 것이다.
통상적인 인버터 회로 구성에 따르면, 제1도에 보인 인버터 회로(100)의 게이트 전극G1 및 G2는 제1입력 라인 또는 전극(30)에 공통적으로 연결되며, 상기 전극(30)은 자체적으로 제1본드 패드(31)에 연결된다. n-채널 트랜지스터 Tr1의 소오스 S1은 제2입력라인 또는 전극(32)을 통해 제2접지 본드 패드(33)에 연결되며, 트랜지스터 Tr1과 Tr2의 드레인 D1 및 D2는 출력 라인 또는 전극(34)에 공통적으로 연결된다. 보호 소자(20)(하기에 보다 상세히 설명될 것임)는 제1전극(30)과 제2전극(32) 사이에 연결된다.
제1도에 보인 CMOS 인버터 회로는 제2도에서 볼 수 있는 바와 같이 통상적인 방식으로 단결성 실리콘 반도체(10)내에 형성되는데, 이 반도체 본체는 본 예에서 약 1015atoms/cm-3의 붕소 도펀트 농도를 갖는 p도전형으로 되어 있다. n-채널 트랜지스터 Tr1은 p 도전형 우물 영역(40)내에 형성되고, p-채널 트랜지스터 Tr2는 반도체 본체(10)내로 싱크됨과 아울러 공지된 실리콘의 국부적인 산화기법으로 형성된 산화물 영역으로 확정되는 트랜지스터 Tr1 및 Tr2의 영역을 갖는 n 도전형 우물 영역(41)내에 형성된다.
n-채널 트랜지스터 Tr1은 p 도전형 우물 영역(40)의 채널 영역(40a)으로 분리된 n 도전형의 소오스 영역(2) 및 드레인 영역(3)을 가지며, 상기 p 도전형 우물 영역 위에는 절연 게이트 구조체(4)가 놓인다. 이 예에서 소오스 영역(2)과 드레인 영역(3) 각각은 비교적 낮게 도핑된 보조 영역(2a, 3a)을 포함함과 아울러 각각의 비교적 낮게 도핑된 보조 영역(2a, 3a)내에서 보다 높게 도핑된 보조 영역 (2b, 3b)을 포함한다. 그러나, 저항을 줄여서 절연 게이트 구조체(4)와 소오스 영역(2) 사이의 전위차가 감소되도록 하기 위해서는 낮게 도핑된 보조 영역(2a)을 소오스 영역(2)으로부터 제거하는 것이 바람직한바, 이렇게 함으로써 게이트 산화물 항복(breakdown)의 문제점들을 회피할 수 있게 된다. 비교적 낮게 도핑된 보조 드레인 영역(3a)은 공지된 방식으로서 트랜지스터의 수명에 악영향을 주는 핫-캐리어(hot-carrier) 강등등과 같은 바람직하지 못한 단락 채널 효과등을 방지하는 역할을 한다. p-채널 트랜지스터 Tr2는 각각 비교적 낮게 도핑된 보조 영역(5a, 6a)과 비교적 높게 도핑된 보조 영역(5b, 6b)을 갖는 소오스 영역(5)과 드레인 영역(6)을 갖는다.(비교적 낮게 도핑된 보조 영역(5a)과 (6a)는 p-채널 트랜지스터 Tr2의 경우에 제거될 수도 있다.) 절연 게이트 구조체(7)는 소오스 영역(5)과 드레인 영역(6) 사이에 있는 p 도전형 우물 영역(41)의 채널 영역(41a)상에 놓여, 소오스 영역(5)과 드레인 영역(6)사이에 게이트 가능한 연결부를 제공하게 된다.
본 예에서, 각각 얇은 열 산화물층(4a, 7a) 및 도전 게이트층(4b, 7b)으로 구성된 절연 게이트 구조체(4, 7)는 공지된 방식으로서 n-채널의 소오스 영역(2) 및 드레인 영역(3)을 형성하도록 불순물을 주입하는 동안 도핑되는 다결정 실리콘으로 형성된다. 트랜지스터 Tr1 및 Tr2의 소오스 및 드레인 영역(2, 3, 5 및 6)은 공지된 방식으로서 절연 게이트 구조체(4, 7)로의 자기 정돈에 의해서 형성된다. 비교적 높게 도핑된 보조 영역(2b, 3b, 5b 및 6b)이 절연 게이트 구조체(4, 7)의 가장자리로부터 이격되도록 하기 위해서 절연 스페이서 영역(43)을 제공하고 있는데, 이 절연 스페이서 영역(43)은 각 트랜지스터 Tr1 또는 Tr2의 비교적 낮게 도핑된 영역(2a, 3a) 또는 (5a, 6a)을 형성시키기 위해 불순물을 주입시킨 후, 증착된 산화물층에 대한 이방성 대칭에 의해서 절연 게이트 구조체(4, 7)의 가장자리에 제공된다. 물론, 비교적 낮게 도핑된 보조 영역(5a, 6a)이 p-채널 트랜지스터 Tr2로부터 제거된 경우에는 비교적 높게 도핑된 소오스 영역(5b) 및 드레인 영역(6b)을 형성시키기 위한 불순물이 절연 스페이서 영역(43)이 형성되기 전에 주입되어야만 한다.
전술한 바와 같이, 집적 회로의 패킹 밀도가 증가하고 이에 따라 개별적인 디바이스 소자들의 치수가 작아지게 될 때, 요망되는 디바이스 영역으로의 양호한 저항 접촉이 이루어지도록 할 필요성이 증대된다. 따라서, 비교적 높게 도핑된 보조 영역(2b, 3b, 5b 및 6b)을 형성시킨 후, 디바이스 영역의 노출된 표면부에 실리사이데이션(silicidation)공정을 가하는데, 이 공정을 통해서 예컨대, 티타늄 층으로 된 금속층이 증착되고 이어서 적절한 주변 대기에서 가열되어, 디바이스 영역의 노출된 표면부에 실리사이드가 형성되게 된다.
티타늄의 경우에, 주변 대기에는 질소가 포함되어 있는데, 이 질소는 티타늄 질화물을 형성하는 격렬한 반응이 이루어지도록 하여 실리콘 표면이 노출되지 않는 부분들에만 티타늄 질화물이 형성되도록 한다. 따라서, 실리사이드는 마스킹의 필요성이 없이 자기 정돈의 방식으로 형성되어, 디바이스 영역상에 전극층(2c, 3c, 4c, 5c 및 7c)이 제공되게 된다.
예컨대, TEOS층으로 된 산화물층(44)에 창이 형성되어, 후속되는 금속화 과정에서 사용되는 금속(본 경우에서는 알루미늄)이 디바이스 영역과 접촉될 수 있도록 한다. 반도체 본체(10)내로의 알루미늄의 유입을 방지하기 위해서, 얇은 티타늄-텅스텐(도시않됨)이 실리사이드 층에 제공된다. 또한, 얇은 티타늄-텅스텐 층의 형성후, 접촉 호울에는 금속을 증착시키기에 앞서 텅스텐이 채워진다. 여기서는 드레인 영역 D1 및 D2를 연결하는 금속(45), p-채널 트랜지스터 Tr2의 소오스 영역 S2로의 연결이 가능하도록 하는 금속(46) 및 n-채널 트랜지스터 Tr1의 소오스 영역 S1을 전극(32)에 연결시키는 금속(47)만을 나타냈지만은 절연 게이트 G1 및 G2에 적절한 연결이 제공될 수 있음을 알 수 있을 것이다.
제3도는 공지된 전형적인 보호 소자(20)에 대한 단면도이다. 이 예에서, 보호 소자(20)는 산화물 영역(42)으로 경계지어지는 한편, 두 개의 디바이스 영역(21, 22)을 갖는 게이트와 소오스가 연결된 래터럴 NMOS 구조체 형태로 되어 있는바, 상기 디바이스 영역(21,22)은 각각 래터럴 NMOS의 드레인 영역 및 소오스 영역을 형성함과 아울러 각각 반도체 본체(10)를 갖는 pn 접합부(23) 및 (24)을 형성한다. 물론, 또다른 형태의 보호 소자, 예컨대 간단한 다이오드가 사용될 수 있음을 알 수 있다.
보호 소자(20)를 형성시키는데 가장 효과적인 방식은 마스킹 층을 적절히 변형시킴으로써 반도체 디바이스의 나머지 부분들과 동시에 행하는 것이다. 따라서 래터럴 NMOS 트랜지스터의 드레인 영역(21) 및 소오스 영역(22)은 각각 제3도에 보인 바와 같이, n-채널 트랜지스터 Tr1의 비교적 낮게 도핑된 보조 영역(2a 및 3a)으로 형성된 비교적 낮게 도핑된 보조 영역(21a 및 22a)과 비교적 높게 도핑된 보조 영역(2b 및 3b)으로 형성된 비교적 높게 도핑된 보조 영역(21b 및 22b)을 갖는다. 추가로, 래터럴 NMOS 트랜지스터는 반도체 본체(10)의 채널 영역(10a)위에 놓임과 동시에 게이트 절연 구조(4)로서 형성된 게이트 절연과 관련 스페이서 영역(26)을 갖는다. 제조 시간 및 비용을 가중시킬 수 있는 추가적인 마스크의 이용을 피하기 위해서, 보호 소자(20)의 디바이스 영역(21, 22 및 25)에는 또는 금속 실리사이드 층의 형태로 전극층(21c, 22c 및 25c)이 제공된다. 다시, 비교적 높게 도핑된 보조 영역(22a)은 소오스 영역(22)으로부터 제거될 수 있다.
절연층(43)에 형성된 창은 보호 소자(20)가 제1 및 제2전극(30, 32)과 접촉하도록, 금속으로 하여금 전극(27, 28)이 드레인 영역(21) 및 소오스 영역(22)과 접촉되게 한다. 첨부 도면에는 도시하지 않았지만은 금속으로 인하여 보호 소자(20)의 게이트 절연 구조체(25)가 그 소오스 전국(28)에 연결된다.
반도체 디바이스(1)의 정상 동작시, 약 0V 내지 5V의 전압이 게이트 전극(30)에 인가된다. 예컨대, 정전 방전으로 인하여 매우 높은 전압이 전극(30)에 인가되면, 게이트 절연 구조체(4,7)의 유전 항복(dielectric breakdown)을 야기함으로써 (이 결과로, 회로가 영구히 단락된다) 트랜지스터 Tr1 및 Tr2가 손상되게 된다.
상기 문제를 방지하기 위해서, 제1전극(30)과 제2전극(32)사이에 연결된 보호 소자(20)는 제1전극(30)에 인가되는 전압이 드레시홀드 전압 Vbd (약 10∼15V)을 초과할 때 본드 패드(33)를 통해 접지부에 도전 경로를 제공한다.
제4도는 보호 소자(20)에 인가되는 전압과 보호 소자에 흐르는 전류 I 사이의 관계 X를 그래픽으로 예시한 것이다.
반도체 장치(1)의 동작에서, 제1전극(30)에 인가되는 전압이 드레시홀드 전압 Vbd보다 작을 때 디바이스 영역(21)의 pn 접합(23)이 역바이어스되어, 극히 약간의 전류 누설을 제외하고는 보호 소자(20)가 비도통 상태가 된다. 그러나, 만일 제1전극(30)에 인가되어 보호 소자(20)의 디바이스 장치(21)로 들어가게 되는 전압이 pn 접합부(23)의 항복 전압 Vbd보다 크게 증가하게 되면, 애벌런쉬 항복이 발생하여 반도체 본체 또는 기판(10)에 매우 큰 호울 전류가 흐르게 된다. pn 접합부(23)는 요망되는 드레시홀드 전압과 등가의 항복 전압 Vbd를 갖도록 되어 있다. 이와 같은 반도체 본체(10)내로의 호울의 유입이 pn 접합부(24)를 충분히 순방향 바이어스시키게 되어 이에 따라 전자가 기판(10)내로 유입됨으로써, 기생 바이폴라 트랜지스터의 동작이 pn 접합부(23)의 양단 전압을 제4도에 예시된 소위 유지 전압 VS으로 감소되게끔 한다. 이와 같은 이른바 스냅-백 모드(snap-back mode)에서, 보호 소자(20)는 A Ochoa 등이 쓴 논문(1983년 12월호의 IEEE Transactions on Nuclear Science Vol. NS-30 페이지 4127-4130)에 기술된 바와 같이 제1전극(30)과 제2전극(32)사이에 양호한 도전 경로가 제공되어, 인버터 회로(100)의 게이트가 과전압의 영향으로부터 보호되게 된다.
전술한 바와 같이, 인버터 회로(100) 및 보호 회로(20)의 디바이스 영역은 금속과 디바이스 영역 사이의 접촉 저항을 줄이기 위해서 금속 실리사이드 전극층(2c, 3c 및 4c, 21c 및 25c)을 구비한다. 그러나, 이들 금속 실리사이드 층들은 보호 소자(20)의 신뢰성을 크게 감소시킴과 아울러 이와 같은 금속 실리사이드 층을 갖는 보호 소자는 금속 실리사이드 층을 갖기 않은 동일한 디바이스에서 보다 극히 낮은 전압-전류 세기에서나 또는 극히 작은 수의 정전 방전 후에도 심하게 손상되는 것으로 밝혀졌다.
제5도는 제3도에 보인 단면도를 수직으로 절취한 것으로써, 금속 실리사이드 층(21c)의 작용을 예시하기 위해 보호 소자(20) 일부분의 금속 실리사이드 층(21c)을 개략적으로 나타내고 있다.
제5도에 명확히 도시된 바와 같이, 금속 실리사이드 층(21c)과 인접 반도체 본체(10) 사이의 경계(50)는 다소 불규칙적이어서, 임의 부분에서 금속 실리사이드 층의 가장자리로부터 떨어진 거리 D1은 다른 영역(52)에서의 동등한 거리 D2보다 크다. 보호 소자(20)의 비교적 낮게 도핑된 보조 영역(21a)이 실리사이드 층(21c)보다도 더 저항성을 가질 때, 전극(27)으로부터 pn 접합부(23)로의 도전 경로 전반에 걸쳐서 저항 변화가 일어나 이 결과, 제5도에서 점선(53)으로 바와 같이 전류가 pn 접합부(23)쪽으로의 저항성 경로를 취하게 될 때 전류 밀집 현상이 일어나게 된다. 만일 전류 밀도가 소정의 최대치를 초과하게 되면, pn 접합부(23)는 예컨대 국부적인 과열로 인한 용융(fusing)으로 야기되는 회로 단락에 의해 심하게 손상된다. 이와같은 전류 밀집 현상으로 인해, 보호 소자를 통해 안전하게 흐를 수 있는 최대 전류는 전류 분포가 보다 균일한 경우에서보다 더 작아지게 된다.
본 발명에 따른 반도체 디바이스에서는 상기 문제점을 해결하기 위해 보호 소자(20)의 전극층(21c)이 보호 소자의 디바이스 영역(21) 중의 최소한 일부(210b)와 더불어, 전위 장벽 B를 형성하여 보호 소자(20)에 의해 제공되는 도전 경로가 전극층(21c)을 통하기보다는 보호 소자(20)의 장치 영역(21)을 통해 적어도 부분적으로 전극(27)으로부터 pn 접합부(23)로 통하게 된다. 디바이스 영역(21)은 전극층(21c)보다 더 높은 저항을 가지기 때문에, 저위 장벽 B로 말미암아 전극(27)으로부터 pn 접합부(23)로의 도전 경로의 저항이 증가하게 되어 경계 또는 가장자리(31)의 고르지 못함에 의해 야기되는 저항에서의 어떤 변화의 영향을 감소시킨다.
제6도는 본 발명에 따른 반도체 장치의 보호 소자(201)의 제1 실시예를 단면도로 나타낸 것이다.
제3도에 보인 바와 같이 보호 소자(201)는 산화 영역(42)으로 경계지어지며, 각각 비교적 낮게 도핑된 보조 영역(21a, 22a) 및 비교적 높게 도핑된 보조 영역(210b, 220b)을 갖는 드레인 영역(21) 및 소오스 영역(22)과 전술한 바와 같이 형성되는 절연 게이트 구조체(25)를 구비한다. 노출된 디바이스 영역(21, 22, 25) 각각은 금속 실리사이드 층의 형태로 전극층(21c, 22c, 25c)으로 덮혀진다. 제6도에서 보인 래터럴 NMOS 트랜지스터(201)는 또한 비교적 낮게 도핑된 n 도전형 우물 영역(21d, 22d)을 갖는데, 이 우물 영역으로부터 비교적 낮게 도핑된 보조 영역(21a, 22a)이 신장된다. 우물 영역(21d, 22d)은 반드시 필수적인 것은 아니지만 스파이킹, 다시 말해서 소오스 또는 드레인 영역을 통한 기판 또는 반도체 본체(10)내로의 금속 배선 물질의 확산에 의해 야기되는 반도체 본체 또는 기판으로의 소오스 또는 드레인 영역의 단락을 방지하는데 기여한다. 우물 영역(21d, 22d)은 CMOS 인버터의 p 채널 트랜지스터 Tr2의 n 도전형 우물 영역(41)과 동시에 형성된다.
이 예에서, 전극층(21c)과 관련된 드레인 영역(21)간의 전위 장벽 B는 불순물 주입시 적절한 마스크를 이용하여 절연 게이트 구조체(25)쪽으로 신장되도록 비교적 높게 도핑된 보조 영역(210b)을 변형시킴으로써, 절연 게이트 구조체(25)에 인접한 비교적 낮게 도핑된 보조 영역(21b)이 반도체 본체(10)의 표면과 접하게 된다는 점에서 제공되었다.
제6도에서 보인 예에서, 래터럴 NMOS(20)는 절연 게이트 구조체(25)와 대칭을 이루어, 소오스 영역(22)이 비교적 낮게 도핑된 보조 영역(230b)으로 하여금 전극층(23c)을 갖는 전위 장벽 B를 제공할 수 있도록 하는 비교적 높게 도핑된 보조 영역(230b)을 갖게 된다. 비교적 낮게 도핑된 보조 영역(21a, 22a) 표면에서의 도펀트 농도는 전극층(21c, 22c) 각각으로의 저항 접촉을 제공하기에 충분히 높지 않게 되어, 이에 따라서 전극층(21c, 22c)과 비교적 낮게 도핑된 보조 영역(21a, 22a)사이의 인터페이스에 전위 장벽 B가 제공된다.
전위 장벽 B는 비교적 낮게 도핑된 보조 영역(21a, 22a)과 관련 전극층(21c, 22c)사이의 인터페이스에 쇼트키 다이오드 DS(제7도 참조)를 제공한다. 쇼트키 다이오드 DS의 특성은 비교적 낮게 도핑된 보조 영역(21a, 22a)의 도펀트 농도와 그리고 전극층(21c, 22c)을 형성하는 물질과 관련되는 장벽 높이 øB에 따라 변하게 된다.
전극층(21c, 22c)이 티타늄 실리사이드로 형성된 경우, 장벽높이 øB는 약 0.60V가 된다. 장벽 높이는 다이오드의 누설 전류를 결정하는데, 이 누설 전류는 티타늄 실리사이드의 경우 300K(켈빈)의 온도에서 대략 10-3Acm-2가 된다. 만일 비교적 낮게 도핑된 보조 영역 (21a, 22a)의 도펀트 농도가 약 1017cm-3보다 적거나 같으면, 전위 장벽에 쇼트키 다이오드가 제공된다. 전형적으로, CMOS 회로(100)를 형성시키는데 사용되는 공정에서 도펀트 농도는 3 S1018cm-3정도가 되어, 비교적 낮게 도핑된 보조 영역(21a, 22a)과 관련 전극층(21c, 22c)사이의 인터페이스가 높은 저항성을 갖는 저항과 직렬을 이루는 쇼트키 다이오드를 제공하게 된다. 물론, 비교적 낮게 도핑된 보조 영역(21a, 22a)의 도펀트 농도는 축소되어 다이오드 DS의 특성을 향상시키게 된다.
이제 제7도를 참조로 하여 제6도에 보인 보호 소자(201)의 동작에 대해 설명하기로 할 것인바, 제7도는 제6도에 보인 보호 소자에 대한 등가 회로를 예시하는 것으로써 여기서 R1및 R2는 각각 비교적 높게 도핑된 보조 영역(210b)과 비교적 낮게 도핑된 보조 영역(21a)을 인터페이스하는 전극층(21c)의 저항을 나타내고, R3은 전극층(21c)으로부터 비교적 높게 도핑된 보조 영역(210b)을 통과하는 도전 경로의 저항, R4는 비교적 낮게 도핑된 보조 영역(21a)을 통해 pn 접합부(23)로 이어지는 저항 경로의 저항, DS는 쇼트키 다이오드를 각각 나타내며 Tr3은 드레인 영역(21), 반도체 본체(10) 및 소오스 영역(22)으로 형성된 전위 기생 바이폴라 트랜지스터 (제7도에서 가상 라인으로 보임)와 병렬을 이루는 래터럴 NMOS 트랜지스터를 나타낸다.
반도체 디바이스의 정상적인 동작에서, 제3도의 보호 소자(20)와 같은 보호 소자(201)는 전극(30)에서 드레시홀드 전압 Vbd가 초과할 때가지 비도통 상태를 유지한다. 드레시홀드 전압이 초과될 때, 전술한 애벌런쉬에 의해서 드레인측의 역방바이어스된 pn 접합부(23)에서 항복이 일어난다. 충분한 호울 전류가 반도체 본체(10)내로 제공되어 기생 바이폴라의 동작(제7도에서 가상 바이폴라 트랜지스터 심벌로 표시함)을 일으킨다. 이에 따라서, 전류가 전극(27)으로부터 pn 접합부(23)로 흐르게됨과 동시에 매우 높은 전류가 저항 경로를 통해 흐르게 된다.
전극층(21c)과 비교적 낮게 도핑된 보조 영역(21a)간의 인터페이스에 전위 장벽 B를 제공하는 쇼트키 다이오드 DS(전극층(21c)을 통하는 저항 R2가 낮은 경우) 비교적 높게 도핑된 보조 영역(210b)과 비교적 낮게 도핑된 보조 영역(21a)을 통하는 결합 저항 R3+R4이 저항 R3+R4를 따르는 전위 강하가 전위 장벽 B보다 적어지도록 할만큼 충분히 낮게되면, 전극층(21c)으로부터 비교적 낮게 도핑된 보조 영역(21a)으로 들어가는 전류 I2를 제한하는 역할을 한다.
제5도를 참조로 하여 전술한 바와 같이, 전류 밀집이 발생하는 약한 영역은 스페이서 영역(26)에 인접한 전극층(21c)의 고르지 못한 경계부(50), 다시 말해서 I2가 전극층(21c)을 통과하는 곳이다. 그러나, 만일 저항 R3과 R4양단의 전위차가 0.6V보다 큰 경우에는 충분한 비율의 총전류 I가 상기 약한 영역을 통해 흐르게 된다.
만일 비교적 낮게 도핑된 보조 영역(21a)이 도전 경로 방향으로 비교적 짧지만은 도전 경로에 수직으로 비교적 넓게 되도록 형성되어 저항 R3+R4가 비교적 작게 되는 경우, 비교적 낮게 도핑된 보조 영역(21a)을 통하는 전류 I1은 다이오드 DS가 도통하기에 앞서 충분히 크게 된다. 비교적 낮게 도핑된 보조 영역(21a)을 통해 pn 접합부(23)로 이어지는 전류 경로에는 주전류 경로가 전극층의 고르지 못한 경계부(50)를 통하는 곳에서 발생되는 전류 밀집이 거의 일어나지 않게 되어, 양호한 정전 방전 보호가 제공된다. 물론, 절연 게이트 구조체(25)의 인접부에서 비교적 높게 도핑된 보조 영역을 제거하면, 높은 직렬 저항(넓은 채널 영역을 제공하므로써 줄여질 수 있다.) 및 보호 회로를 설계할 때 고려해야만 되는 높은 역항복 전압이 발생하게 된다.
제7도에 보인 소자의 선도는 또한 제6도에 보인 게이트와 소오스가 결합된 NMOS의 소오스측을 예시한다. 제6도에 보인 소오스 영역(22)의 구조는 관련 드레인 영역(21)의 구조와 유사하므로, 소오스측의 소자들은 R1'내지 R4'및 DS'로 식별되는 기준 문자로 표시했는바 소자들 각각은 드레인측의 기준 소자 R1내지 R4및 DS와 동등하다.
제8도는 본 발명에 따른 반도체 디바이스의 보호 소자(202)에 대한 제2 실시예의 단면도이다.
본 예에서, 비교적 높게 도핑된 보조 영역(210b, 220b)은 다시 절연 게이트 구조체(25)에 인접한 전극층(21c, 22c)이 전위 장벽 B를 형성하도록 비교적 낮게 도핑된 보조 영역(21a, 22a)과 인터페이싱하는 식으로 변형된다. 그러나, 본 예에서 비교적 높게 도핑된 변형된 보조 영역(210b, 220b)은 국부적인 필드 산화물 패턴(42)의 확정시 이용되는 반-산화(anti-oxidation) 마스크의 변형을 통해 추가의 싱크 산화물 영역(42a)을 제공하므로써 경계가 정해진다. 제8도에서 볼 수 있는 바와 같이, 추가의 산화 영역(42a)은 디바이스(21, 22)의 형성후 비교적 낮게 도핑된 보조 영역(21a, 22a)을 통해 우물 영역(21d, 22d)(마스킹 효과로 말미암아 추가의 산화물 영역(42a) 아래쪽에서 얕다)내로 신장되어, 비교적 낮게 도핑된 보조 영역(21a, 22a)의 섹션(211a, 221a), 전극(22, 28) 아래에 있는 전극층(21c, 22c)의 대응 섹션(211c, 221c)을 고립시키게 된다.
제9도는 제8도에 보인 보호 소자의 기능적인 등가 회로를 예시한 것이다. 본 예에서, R5, R6및 R7은 각각 우물 영역(21d), 전극층(21c) 및 비교적 낮게 도핑된 보조 영역(21a)에 의해서 제공되는 저항을 나타내고 DS1과 DS2는 각각 우물 영역(21d)위에 있는 전극층(21c)의 섹션과 비교적 낮게 도핑된 보조 영역(21a)의 인터페이스에 제공되는 쇼트키 다이오드를 나타낸다. 저항 R'5, R'6및 R'7과 다이오드 DS1'및 DS2'는 래터럴 NMOS 보호 소자(20)의 소오스측에 대한 비교 소자이다.
보호 소자(202)는 제6도에 보인 것과 유사한 방식으로 동작한다. 이 디바이스의 드레인 측에는 두 개의 약한 영역이 있으며, 전극층(21c)의 경계 또는 가장자리가 고르지 못하기 때문에 추가의 산화 영역(42a) 부근에 있고 그리고 스페이서 영역(26)에 인접한 비교적 낮게 도핑한 보조 영역(21a)과 인터페이스를 이루는 전극층(21c)에서 전류 밀집이 발생한다. 그러나, 이 약한 영역을 통하는 전류는 제한된다. 따라서, 전류 I는 비교적 낮게 도핑된 보조 영역(21a)과 전극층(21c)에 의해 추가의 싱크 산화물 영역(42a)에 인접하게 형성된 역-바이어스 쇼트키 다이오드 DS1에 의해 제공되는 전위 장벽으로 인해서, 저항 R5를 통해 n 우물 영역(21d)으로부터 전극층(21c)내로 직접 흐르지 않게 된다. 이로 인해서, 우물 영역(21d)으로부터 전극층(21c)내로 흐를 수 있는 전류가 제한되거나 또는 줄어지게 되어, 전극층(21c)을 통하는 전류 역시 줄어들게 된다.
제8도와 관계하여 최상의 상태가 다이오드 DS1이 ESD의 스트레싱시에 항복되지 않을 때 일어나는데, 이는 저항 R7을 제한하여 다이오드 DS1양단에서의 전위 강하가 제한되도록 함으로써 이루어지며 이에 따라서 주전류 I1이 저항 R5및 R7을 통해 흐르게 된다. 비록 다이오드 DS1이 항복된다하더라도, 우물 영역(21d)에 의해 제공되는 직렬 저항이 동종의 전류가 다이오드 DS1을 통해 흐르도록 하기 때문에 추가의 산화물 영역(42a)의 가장자리에서 몇가지 문제점이 있게 되는 것으로 예견된다. 스페이서 영역(26)에 인접한 즉, 전극층(21c)의 고르지 못한 경계 또는 가장자리(50)를 통하는 전류는 저항 경로가 비교적 낮게 도핑된 보조 영역(21a)으로 형성된 저항 R7을 통해 제공되기 때문에 제6도와 관계하여 전술한 바와같은 방식으로 제한된다.
본 예에서, 전극층(21c)을 통하는 전류는 전술한 바와같이 역-바이어스되는 쇼트키 다이오드 DS1때문에 제한된다. 그러나, 만일 쇼트키 다이오드 DS1의 역애벌런쉬 또는 항복 전압이 도달되는 경우, 전극층(21c)을 통하는 전류는 증가하게 된다. 그러나, 전류 I1은 먼저 전위차가 쇼트키 다이오드 DS1양단에 전개되기전 비교적 낮게 도핑된 보조 영역(21a)(저항 R5및 R7)을 통해 흘러야만 하는바, 이렇게 해서 ESD의 성능이 다시 증대된다. 그러나, 만일 상기 전위차가 다이오드 DS1의 역애벌런쉬 전위에 도달하면, 전극층(21c)을 통하는 전류 I2는 증가하여 애벌런쉬 항복이 발생된후 하이 레벨(제4도에 보인 바와같은 스냅 백 효과가 일어나지 않음)에 머무르게 된다. 전극층(21c)을 통하는 전류 I2를 제한하기 위해서는 저항(R7)이 가능한한 작아야 된다. 이것은 우물 영역(21d)을 비교적 짧게, 다시 말해서 추가의 산화물 영역(42a)과 스페이서영역(26)사이에 작은 공간을 제공하므로써 성취된다.
제10도는 본 발명에 따른 반도체 디바이스의 보호소자에 대한 제3실시예의 단면도이다.
제8도와 10도의 비교로부터 볼 수 있는 바와같이, 제10도의 보호 소자(20)는 높게 도핑된 추가의 보조 영역(211b)이 비교적 낮게 도핑된 보조 영역(21a)내에 제공되고 그리고 추가의 산화물 영역(42a)과 절연 게이트 구조체(25)로부터 이격되었다는 점에서 제8도와는 다르다. 다시, 제10도에서 볼 수 있는 바와같이 소오스 영역(22)은 드레인 영역(21)과 유사한 구조를 가지며, 추가의 높게 도핑된 보조 영역(21d)이 또한 소오스 영역(22)에 제공된다.
제11도는 제10도에 보인 보호 소자에 대한 기능적인 등가 회로를 예시한 것이다. 이 경우에서, 저항 R6과 R7은 비교적 낮게 도핑된 보조 영역(21a), 추가의 비교적 높게 도핑된 보조 영역(211b) 및 비교적 낮게 도핑된 보조 영역(21a) 위에서 전극층(21c)과 직렬을 이루는 저항 R61, R62및 R63과 비교적 낮게 도핑된 보조 영역(21c)내에서 평행을 이루는 저항 R71, R72및 R73과의 네트워크로 대치되며, 반면에 저항 R671및 R672는 추가의 비교적 높게 도핑된 영역(211b)을 통해 각각 우물 영역과 비교적 낮게 도핑된 영역(21a)내로 이어진다.
다시, 추가의 산화물 영역(42a)에 인접한 약한 영역과 그리고 전극층(21c)의 고르지 못한 가장자리가 전류 밀집을 야기할 수 있는 스페이스 영역(26)을 통하는 전류가 제한된다. 따라서, 제8도 및 제9도와 관계하여 전술한 바와 같이 전류 I는 쇼트키 다이오드 DS1의 역방향 바이어스로 인하여 n 우물 영역(21d)으로부터 추가의 산화물 영역(42a)에 인접한 전극층(21c)내로 직접 흐르지 않게 된다. 제8도에 보인 보호 소자의 경우에서와 같이 ESD의 스트레싱시 다이오드 DS1이 항복되지 않을 때 최상의 상황이 이루어지며, 이는 저항 R71을 제한하여 쇼트키 다이오드 DS1양단의 전위 강하가 제한되도록 함으로써 성취된다. 비록 다이오드 DS1이 항복된다하더라도, 우물 영역(21d)에 의해 제공되는 직렬 저항이 동종의 전류가 다이오드 DS1를 통해 흐르도록 하기 때문에 추가의 산화물 영역(42a)에 있는 전극층(21c)의 고르지 못한 가장자리에서 몇가지 문제점이 있는 것으로 예견된다. 스페이서 영역(26)에 있는 전극층(21c)의 고르지 못한 가장자리를 통하는 전류는 제6도에 보인 보호 소자(201)에 대해 상술한 바와같은 식으로 제한된다. 소정 길이의 전극층(21c)에 있어서, 추가의 비교적 높게 도핑된 보조 영역(211b)을 저항 R71및 R73(여전히 △R/R(total)을 작게 유지함)이 제한되도록 가능한한 길게 하여 저항 R71과 R73양단의 전위 강하가 쇼트키 다이오드 DS2에 의해 제공되는 전위 장벽의 전위 강하보다 작게 유지되도록 하는 것이 바람직하다.
제6,8 및 10도에 보인 래터럴 NMOS 또는 절연 게이트 전계 효과 트랜지스터는 모두 드레인 영역과 유사한 구조의 소오스 영역을 갖는다. 그러나, 본 경우에서는 반드시 필연적이지는 않다. 따라서, 낮게 도핑된 보조 영역(22a)은 소오스 영역(22)으로부터 삭제될 수 있어, 전극층(22c)이 소오스 영역(22)과 저항 접촉을 형성하고 전위 장벽 B가 제공되지 않는다. 그러나, 본 디바이스의 소오스 영역(22)측에서의 전위 장벽 B의 존재는 전극층(22c)으로 형성되는 쇼트키 다이오드(제6도에서의 D'S)의 역-바이어스로 인하여 전류 밀집이 제한되게 하는 장점을 지닌다.
일반적으로, 반도체 디바이스는 제한된 전류를 운반할 수 있는 응답이 빠른 ESD 보호 소자, 예컨대 전술한 형태의 래터럴 NMOS 및 높은 전류를 운반할 수 있는 응답이 느린 ESD 보호 소자를 갖는다. 응답이 느린 ESD 보호 소자는 전술한 것과 유사한 구조이지만은 절연 게이트 산화물이 두꺼움으로 해서 높은 드레시홀드 전압 및 높은 항복 전압을 갖는 래터럴 NMOS로 될 수 있다. 이와 같은 상황에서, 절연 게이트는 필드 산화물 영역에 제공되는 금속 게이트로 될 수 있다.
물론, 보호 소자를 형성하는데 있어서 n-채널 래터럴 MOS 트랜지스터보다는 적절한 p-채널 트랜지스터를 이용할 수도 있다. 또한, 상기 실시예는 모두 MOS 트랜지스터와 관계하여 설명하였지만은 본 발명의 원리는 보호 소자가 단지 다이오드(예컨대, 절연 게이트가 제거된 제6도, 제8도 및 제10도의 절반)이거나 또는 보호 소자가 바이폴라 트랜지스터의 형태로 되어 있고 그리고 이 경우 전위 장벽 B가 전극층과 콜렉터 영역 사이의 인터페이스에 제공되는 곳에서 적용이 될 수 있다.
Claims (11)
- 제1 및 제2전극을 갖는 적어도 하나의 트랜지스터를 정의하는 디바이스 영역을 가지고 있는 반도체 본체와, 그리고 반도체 본체내에서 pn 접합부를 형성하는 디바이스 영역을 가짐과 아울러 한 전극을 통해 제1 및 제2전극 중 임의 한 전극에 연결되는 전극층으로 덮혀져서, 드레시홀드 전압보다 큰 전압이 제1전극에 인가될 때 제1전극과 제2전극 사이에 전도 경로를 제공하는 보호 소자를 구비하는 반도체 디바이스에 있어서, 전극층이 보호 소자의 디바이스 영역 중 적어도 일부분과 더불어, 보호 소자에 의해 제공되는 전도 경로가 보호 소자의 디바이스 영역을 통해 적어도 부분적으로 전극으로부터 pn 접합부로 통하도록 하는 전위 장벽을 형성하는 것을 특징으로 하는 반도체 디바이스.
- 제1항에 있어서, 보호 소자의 디바이스 영역이 전극층과 저항 접촉을 형성하는 비교적 높게 도핑된 보조 영역과 그리고 전극층과 전위 장벽을 형성하는 비교적 낮게 도핑된 보조 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제2항에 있어서, 비교적 높게 도핑된 보조 영역이 비교적 낮게 도핑된 보조 영역내에 제공된 것을 특징으로 하는 반도체 디바이스.
- 제3항에 있어서, 비교적 높게 도핑된 보조 영역이 산화물로 경계지어진 것을 특징으로 하는 반도체 디바이스.
- 제2항, 제3항 또는 제4항 중 어느 한 항에 있어서, 보호 소자의 디바이스 영역이 추가로 우물 영역 너머로 신장되는 비교적 낮게 도핑된 보조 영역보다 더 깊은 비교적 낮게 도핑된 우물 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제2항 내지 제4항 중 어느 한 항에 있어서, 전극층과 저항 접촉을 형성하는 다른 비교적 높게 도핑된 보조 영역이 또다른 비교적 높게 도핑된 보조 영역으로부터 이격된 비교적 낮게 도핑된 보조 영역내에 제공된 것을 특징으로 하는 반도체 디바이스.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 전극층으로 형성되는 전위 장벽이 쇼트키 장벽을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 전극층이 금속 실리사이드 층을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제8항에 있어서, 트랜지스터의 적어도 하나의 디바이스 영역이 금속 실리사이드 층으로 덮혀진 것을 특징으로 하는 반도체 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 보호 소자가 게이트 절연 전계 효과 트랜지스터의 드레인 영역을 형성하는 디바이스 영역을 갖는 게이트 절연 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제10항에 있어서, 게이트 절연 전계 효과 트랜지스터가 소오스 영역의 적어도 일부분과 함께 전위 장벽을 형성하는 전극층으로 덮혀진 소오스 영역을 갖는 것을 특징으로 하는 반도체 디바이스.
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