JPH10504424A - 静電放電保護回路 - Google Patents

Abstract

(57)【要約】 ＮＭＯＳ（２０）または横型バイポーラトランジスタ（１３６）を含む電気回路は、それらに接続されるツエナーダイオードを含み、トランジスタをＥＳＤから保護する。ＮＭＯＳトランジスタ（２０）は、Ｎ型ソース（２２）、Ｎ−型ドレイン（２４）、Ｐ型チャネル領域およびチャネル領域から絶縁され、チャネル領域を覆うゲート（２６）を含む。ツェナーダイオード（２８）は、ＮＭＯＳトランジスタ（２０）のドレイン（２４）とゲート（２６）との間に電気的に接続され、ゲート（２６）に接続されているツェナーダイオード（２８）のアノード（３０）とドレインに接続されているツェナーダイオード（２８）のカソード（３２）とを持つ。いくつかの目的のために、ツェナーダイオード（２８）のアノード（３０）は、望まれたＥＳＤの保護を提供するために、ゲートに近接して配置される。横型ＮＰＮバイポーラトランジスタ（１３６）はＮ型エミッタ（１３８）とコレクタ（１４０）、およびＰ型ベース（１４２）を含む。ツェナーダイオード（１４４）は、コレクタ（１４０）とベース（１４２）間に接続され、ベース（１４２）に接続されているツェナーダイオード（１４４）のアノード（１４６）と、コレクタ（１４０）に接続されているツェナーダイオード（１４４）のカソード（１４８）とを持つ。

Description

【発明の詳細な説明】 静電放電保護回路 本発明は、静電気の放電（ＥＳＤ）から保護する回路に関し、特にＮＭＯＳト ランジスタおよび横型ＮＰＮバイポーラトランジスタを静電気の放電（ＥＳＤ） から保護する回路に関する。 ＮＭＯＳトランジスタは、Ｐ型伝導性のチャネル領域の対抗する側にＮ型伝導 性のソース領域およびドレイン領域を有する電界効果トランジスタである。伝導 性ゲートはチャネル領域を覆い、二酸化シリコンのような絶縁材料の層によって チャネル領域から絶縁されている。ＮＭＯＳ出力デバイスに対する静電気の放電 （ＥＳＤ）による損傷は、ＮＭＯＳトランジスタを含む集積回路（ＩＣ）の使用 する時によくある出来事である。少なくとも２５００［ｎｍ］のゲート酸化膜厚 を持ち、少なくとも１．５［μｍ］のゲート長を有するＮＭＯＳトランジスタで は、損傷はソース−ドレインのスナップ−バックおよびチャネル領域にわたる２ 次降伏によるものが通常であり、結果としてソースとドレイン間の短絡となる。 トランジスタのバイポーラスナップ−バックのメカニズムを利用することによっ て、ＥＳＤの相応なレベルに耐えるＮＭＯＳ出力トランジスタを設計することが 可能である。しかしながら、結局、２次降伏によって故障が起こる。ＩＣの幾何 学的な配置およびゲート酸化膜の縮小として、ゲートに対するドレインは損傷を 受けやすくなり、ＥＳＤ損傷に関して主な弱点となりうる。１０００［ｎｍ］未 満のゲート酸化膜厚を有するＮＭＯＳトランジスタでは、ゲート酸化膜に対する ドレインのブレイクダウンは主な故障の機構である。これは、ホットキャリア効 果をできる限り少なくするＮＭＯＳトランジスタの設計の必要性を生じさせ、し ばしばゲート酸化膜ブレイクダウンの電圧を越えるスナップ−バック電圧および ＮＭＯＳのソース−ドレインブレインダウン電圧に帰着する。 横型バイポーラトランジスタは、Ｐ型領域によって間隔を置いて配置された一 対のＮ型領域を備えるという点で、ＮＭＯＳトランジスタに構造的に似ている。 このようなＮＰＮバイポーラトランジスタは、特にＰ型領域の幅が非常に小さい ときに、ＥＳＤに関してＮＭＯＳトランジスタと似た問題を有する。 本発明は、ソース、ドレインおよびゲートを有するＮＭＯＳを含む電気回路へ 向けられる。ツェナーダイオードは、ＮＭＯＳトランジスタをＥＳＤから保護す るために、ＮＭＯＳトランジスタのドレインとゲート間に電気的に接続される。 本発明は、Ｐ型伝導体の少なくとも一部分と表面とを有する半導体材料のサブ ストレートを含むＩＣへ向けられる。間隔を置いて配置されたＮ型伝導体の一対 の第１の領域は、サブストレートのＰ型部分内であってサブストレートの表面に ある。第１の領域はＮＭＯＳトランジスタのソースおよびドレインを形成し、Ｎ ＭＯＳトランジスタはその間にＮＭＯＳトランジスタのチャネル領域を形成する サブストレートの部分を持つ。伝導性材料のゲートはＮＭＯＳトランジスタのチ ャネルに沿ってサブストレートの表面を覆い、この表面から絶縁されている。Ｎ 型伝導体の第２の領域はサブストレート内にあって、その表面にある。Ｐ＋型伝 導体の領域は、サブストレート内にあって、その表面にあり、第２の領域を用い てツェナーダイオードのＰＮジャンクションを形成する。手段はＮＭＯＳトラン ジスタのドレインに第２の領域を電気的に接続し、手段はＮＭＯＳトランジスタ のゲート領域にＰ＋型領域を接続する。 図１は、本発明のＥＳＤ保護を持つＮＭＯＳトランジスタを有するＣＭＯＳ回 路の回路図である。 図２は、本発明のＥＳＤ保護の別の形式を有するＮＭＯＳトランジスタの回路 図である。 図３は、本発明のＥＳＤ保護を有するＮＰＮバイポーラトランジスタの回路図 である。 図４は、図２の回路に示されたＥＳＤ保護の形式を含むＣＭＯＳのＩＣ装置の 平面図である。 図５は、図４の５−５線に沿う断面図である。 図６は、図４の６−６線に沿う断面図である。 図１では、ＣＭＯＳ回路１０は、ドレイン１４、ソース１６およびゲート１８ を有するＰＭＯＳトランジスタ１２と、ソース２２、ドレイン２４およびゲート ２６を有するＮＭＯＳトランジスタ２０を備える。トランジスタ１２のドレイン １４はトランジスタ２０のドレイン２４に接続され、トランジスタ１２のゲート １８とトランジスタ２０のゲート２６は相互に接続される。トランジスタ１２の ソース１６はＶＤＤに接続され、トランジスタ２０のソース２２はＶＳＳに接続 される。ＥＳＤからトランジスタ２０を保護するために、ツェナーダイオード２ ８はトランジスタ２０のドレイン２４とゲート２６との間に接続される。ダイオ ード２８のアノード３０はトランジスタ２０のゲート２６に接続され、ダイオー ド２８のカソード３２はトランジスタ２０のドレイン２４に接続される。 ＥＳＤを受けるとき、ダイオード２８はトランジスタ２０のゲート−ドレイン のブレイクダウンを解決するために役立つ。ダイオード２８は、ＥＳＤの結果と して、ゲートとドレイン間の電圧がツェナーブレイクダウン電圧を越えるときは 常に、トランジスタ２０のゲート２６をハイに引き上げる。トランジスタ２０の ゲート２６をハイに引き上げることによって、ドレイン−ゲートのブレイクダウ ンは回避される。ダイオード２８のサイズは、トランジスタ２０のゲート２６に 対する駆動力に依存する。つまり、ダイオード２８は、ダイオード２８に流れる 電流が如何なるＮＭＯＳプリドライバの引き下げ電流に打ち勝つようなサイズを 持たなければならない。ＮＭＯＳトランジスタおよびツェナーダイオードがＩＣ 内に組み込まれるとき、ＮＭＯＳトランジスタが形成されるＰ型伝導性のサブス トレートから電気的に分離するために、ツェナーダイオードはＮ型伝導性のウエ ル内に製造されなければならない。 図２には、電源供給ピンのためのＥＳＤ保護を提供するためにＮＭＯＳトラン ジスタ３６を有するＩＣ３４の回路図が示されている。トランジスタ３６はソー ス３８、ドレイン４０およびゲート４２を含む。ソース３８はＶＳＳに電気的に 接続され、ドレイン４０は電気的にＶＤＤに接続される。ツェナーダイオード４ ４は、トランジスタ３６のゲート４２とドレイン４０との間に接続される。ゲー ト４２はダイオード４４のアノード４６へ接続され、ドレイン４０はダイオード ４４のカソード４８へ電気的に接続される。抵抗体５０はＶＳＳとトランジスタ ３６のゲート４２との間に与えられる。ＩＣ３４では、抵抗体５０はＩＣ３４が 形成される半導体サブストレートの抵抗によって与えられてもよい。 ＮＭＯＳトランジスタはＩＣの電源供給ピンに対するＥＳＤ保護のために使用 されてきた。ＮＭＯＳトランジスタのゲートは、ＥＳＤ保護をするためにソース に電気的に接続される。このような回路では、ＥＳＤ保護を与えるのはＮＭＯＳ トランジスタそれ自身よりも、むしろＮＭＯＳトランジスタによって形成される 寄生ＮＰＮバイポーラトランジスタである。ＮＭＯＳトランジスタのゲートは、 （バイポーラトランジスタのコレクタを形成する）ドレインと（バイポーラトラ ンジスタのエミッタを形成する）ソースとの間に間隔を形成するためにのみ使用 されている。電源供給保護のために大きなＮＭＯＳトランジスタを使用に関して 最も大きな問題の一つは、ＮＭＯＳの小さな領域および初期不良に電流が集中す ることを避けてＮＰＮバイポーラトランジスタの一様なターン−オンを確実にす ることである。ダイオード４４により、スナップ−バックへのＮＰＮトランジス タの一様なトリガーが与えられ、その装置の十分なエネルギの取扱い能力を十分 に利用する。しかしながら、（一般にはシリコン酸化膜層である）ゲートの絶縁 体がＩＣの構成要素のサイズの縮小と共に薄くなるにつれて、ＮＭＯＳがスナッ プ−バックして低電圧の伝導状態になる前に、ＮＭＯＳトランジスタのゲートと ドレインとの間にわたるブレイクダウンが起こりうる。ＩＣ３４においてこの問 題を克服するために、ダイオード４４のアノード４６がトランジスタ３６のゲー ト４２に近接して配置されて、トランジスタ３６のゲート４２は、トランジスタ ３６のソース３８へ直接に接続されるよりも、ダイオード４４のアノード４６へ 接続される。ゲートがハイ状態の下に、ドレインに向かう静電気の放電のような 一時的なパルスが装置のサブストレートとゲートを両方引き上げることが、この 構造により確実になり、ドレインとゲートとサブストレートと間の電位差を最小 にする。これによって、０．５［μｍ］未満のような小さい寸法を有するＩＣに までＥＳＤ保護の役立つ範囲が広がる。 図３では、横型バイポーラトランジスタ１３６に対する保護回路１３４が示さ れている。トランジスタ１３６は、Ｎ型伝導性のエミッタ１３８、Ｎ型伝導性の コレクタ１４０およびＰ型伝導性のベース１４２を備える。トランジスタ１３６ のエミッタ１３８は負の電源供給線Ｖｓｓに接続され、コレクタ１４０は正の電 源供給線Ｖｄｄに接続される。ツェナーダイオード１４４は、トランジスタ１３ ６のコレクタ１４０とベース１４０との間に接続される。ダイオード１４４のア ノード１４６はトランジスタ１３６のベース１４２に接続され、ダイオード１４ ４のカソード１４８はトランジスタ１３６のコレクタ１４０に接続される。抵抗 体１５０はトランジスタ１３６のベース１４２と負の電源供給線Ｖｓｓとの間に 接続される。 横型ＮＰＮバイポーラトランジスタの構造は、ＮＭＯＳトランジスタの構造に 非常に類似しているということに注目すべきである。トランジスタのこれらの型 では、共に間隔を置いて配置された一対のＮ型領域を備え、このＮ型領域の間に Ｐ型領域を有する。ＮＰＮバイポーラトランジスタでは、Ｎ型領域がエミッタお よびコレクタであるのに対し、ＮＭＯＳトランジスタでは、Ｎ型領域がソースお よびドレインとなる。ＮＰＮバイポーラトランジスタでは、Ｐ型領域はベースで あるのに対し、Ｐ型領域はチャネル領域である。ＮＭＯＳトランジスタはＰ型領 域を覆うと共に、Ｐ型領域から絶縁されたゲートを備える点に置いて、ＮＭＯＳ トランジスタはＮＰＮバイポーラトランジスタと異なる。回路３４および１３４ では共に、ダイオード４４（１４４）のアノード４６（１４６）はトランジスタ のＰ型領域に接続される。トランジスタ３６では、ダイオード４４のアノード４ ６は、チャネル領域から絶縁されたゲート４２を通してＰ型チャネル領域に電気 的に接続される。トランジスタ１３６では、ダイオード１４４のアノード１４６ はトランジスタ１３６のＰ型ベース領域１４２へ電気的に直接に接続される。 しかしながら、２つの型のトランジスタは、一時的な静電気の放電によって似 たような影響を受ける。保護回路３４（１３４）では、ダイオード４４（１４４ ）は、ドレイン４０（コレクタ１４０）とゲート４２（ベース１４２）との間の 電圧差を縮小するだけでなく、横型トランジスタ１３６のベース１４２にトリガ ーを与える。ツェナー電圧を越えるとき、図３に示された保護回路１３４は分路 となるレギュレータ（regulator）を形成して、ツェナー電圧に１Ｖｅｂを加え たところで、エミッタ電圧に対しコレクタ電圧を保持する。結局、トランジスタ １３６を通過する電流は、一時的な保護を与えるために必要なプラズマＶｃｅｏ 低抵抗領域にトランジスタ１３６を引く込むには十分である。 ＩＣ内に横型ＮＰＮバイポーラトランジスタを形成するとき、しばしばＮＭＯ Ｓトランジスタと同じ外観を有する。非常に狭いＰ型ベース領域を持つＮＰＮバ イポーラトランジスタを提供するために、メタルあるいはポリシリコンのマスク 層がしばしばＰ型サブストレートの表面に覆って与えられると共に、Ｐ型サブス トレートの表面から絶縁され、そして拡散あるいはイオン注入によって形成され るＮ型領域間に間隔を設ける（define）ために使用される。メタルあるいはポリ シリコンの狭いマスクは、幅の狭いＬＯＣＯＳ領域よりも２個のＮ型領域間に間 隔をより正確に設ける。しかしながら、横型バイポーラトランジスタでは、ツェ ナーダイオードからのメタルによる接続は、マスク層とその下の絶縁層を通して Ｐ型ベース領域へ直接に達する。 図４、図５および図６を参照して、図２に示される保護回路３４を含むＩＣ半 導体装置５０が示されている。装置５０は、表面５４を有するＰ型伝導性の単結 晶シリコンのような半導体材料のサブストレート５２を含む。間隔を置いて配置 された第１の対のＮ＋型伝導性の領域５６および５８は、サブストレート５２内 にあって、その表面５４にある。Ｎ＋型第１の領域５６および５８は、第１のＮ ＭＯＳトランジスタ６０のソースおよびドレインを形成する。第１の領域５６お よび５８間のサブストレート５２の部分６２はトランジスタ６０のチャネルを形 成する。第２の対のＮ＋型伝導性の領域６４および６６は、サブストレート５２ 内にあって、その表面５４にあり、第１の対である領域５６および５８に近接し ているが間隔を置いて配置されている。第２の領域６４および６６は、第２のＮ ＭＯＳトランジスタ６８のソースおよびドレインを形成する。第２の領域６４お よび６６は、第２の領域６４および６６の間にあるサブストレート５２の部分７ ０が第１の対の領域５６および５８間にあるサブストレート５２の部分６２に一 列に並ぶように配置される。第２の領域６４と６６の間にあるサブストレート５ ２の部分７０はトランジスタ６８のチャネルを形成する。 Ｐ＋型伝導性の第３の領域７２はサブストレート５２内であって、その表面５ ４にある。第３の領域７２はトランジスタ６０および６８のチャネル領域６２お よび７０とほぼ一列に並ぶように配置される。Ｎ＋型伝導性の領域７４は、サブ ストレート５２内であって、その表面５４にある。Ｎ＋領域７４はドレイン領域 ５８および６８に近接し、第３の領域７２に近接しているが第３の領域７２から 間隔を置いて配置されている。Ｎ型領域７６は、Ｐ＋第３領域７２とＮ＋領域７ ４の間にあり、これらを接触させる（contact）。サブストレート５２の表面５ ４ にある。Ｎ型領域７６は、ツェナーダイオード７８のアノードであるＰ＋領域７ ２とダイオード７８のカソードであるＮ型領域７６とを持つツェナーダイオード ７８をＰ＋領域７２を用いて形成する。Ｎ＋領域７４は、Ｎ型カソード領域のた めの高い導電性の接続領域を形成する。Ｐ＋型伝導性のグランド領域８０はサブ ストレート５２内にあって、その表面５４にある。グランド領域８０は、トラン ジスタ６０および６８のソース領域５６および６４の境界から間隔を置いて配置 される。 二酸化シリコンのような絶縁材料である第１の層８２は、サブストレート５２ の表面５４を覆い、サブストレート５２内の領域を保護する（cover）。ドープ された多結晶シリコンような伝導性材料の独立したストリップ（strip）８４お よび８６は層８２上にあり、チャネル領域６２および７０をそれぞれ覆って延び ている。ストリップ８４および８６は、トランジスタ６０および６８のゲートを 形成する。ストリップ８４および８６は、それぞれ第３の領域７２から離れてそ れらの境界において拡大された（enlarged）ターミナルパッド区域８８および９ ０を有する。 二酸化シリコンのような絶縁材料の第２層９２は第１層８２を覆い、ゲートの ストリップ８４および８６を覆う。メタルのような伝導性材料の第１の接続用の ストリップ９４は、第２層９２上にあり、ゲートのストリップ８４および８６の ターミナルパッド区域８８および９０間に延びている。また、ストリップ９４は 、第３の領域７２を覆って延び、層９２内にある開口部９６および９８を通して 電気的にターミナルパッド区域８８および９０を接続する。更に、ストリップ９ ４は第１および第２絶縁層８２および９２内にそれぞれある開口部１００および １０２を通して延び、電気的に第３の領域７２を接続する。したがって、第１お よび第２のＮＭＯＳトランジスタ６０および６８のゲート８４および８６は、（ ダイオード７８のアノードである）第３の領域に７２にストリップ９４によって 電気的に接続されている。 メタルのような伝導性材料の第２の接続用のストリップ１０４は、第２の絶縁 材料の層９２上にある。ストリップ１０４は、トランジスタ６０および６８のド レイン領域５８および６６の周辺領域（ends）を横切り、Ｎ＋型領域７４を横切 り、更に第１および第２の絶縁材料の層８２および９２内にある開口部１０６お よび１０８を通して延びて、ドレイン領域５８および６６を接続する。また、ス トリップ１０４は、層８２および９２内にある開口部１１０および１１２を通し て延び、Ｎ＋領域コンタクト領域７４を接続する。したがって、トランジスタ６ ０および６８のドレイン５８および６６は、ストリップ１０４およびＮ＋コンタ クト領域７４によってＮ領域７６（ダイオード７８のカソード）へ電気的に接続 される。 第３の接続用のストリップ１１４は層９２上にあり、グランド領域８０を覆う と共に横切って延びている。また、ストリップ１１４は、トランジスタ６０およ び６８のソース領域５６および６４の周辺領域を覆い、層８２および９２内にあ る開口部１１６および１１８を通して延び、ソース領域５６と６４を接触させる 。更に、ストリップ１１４は、層８２および９２内にある開口部１２０および１ ２２を通して延び、グランド領域８０を接触させる。したがって、トランジスタ ６０および６８のソース領域５６および６４は、ストリップ１１４を通してグラ ンド領域８０へ電気的に接続される。 したがって、装置５０は２個のＮＭＯＳトランジスタ６０および６８によって 形成された横型ＮＰＮトランジスタ提供する。ダイオード７８はトランジスタ６ ０および６８のドレイン５８および６６とＮＭＯＳのトランジスタ６０および６ ８のゲート８４および８６との間にそれぞれ接続される。図２の回路図によって 示されように、ゲート８４および８６はダイオード７８のアノード７２へ電気的 に接続され、ドレイン５８および６６はダイオード７８のカソード７４へ電気的 に接続される。また、図４に見ることができるように、望み通りにＥＳＤから保 護するために、ダイオード７８のアノード７２はトランジスタ６０および６８の ゲート８４および８６へ近接して配置される。 ストリップ１０４は２個のトランジスタ６０と６８から形成され、この間にダ イオード７８を持つものとし示されるが、装置５０は単一のＮＭＯＳトランジス タから形成され、それに近接するツェナーダイオードを有してもよい。また、２ 本のストリップ８４および８６は伝導性材料の単一のストリップでもよい。加え て、トランジスタ６０および６８のドレイン領域５８および６６とダイオード７ ８のＮ＋接続領域７４との間の電気的な接続は、伝導性の接続用のストリップ１ ０４よりもサブストレート５２内にある高い伝導性の領域でもよい。同様に、ト ランジスタ６０および６８のソース領域５６および６４間の接続は、サブストレ ート５２内の高い伝導性の領域でもよい。 したがって、回路のためのＥＳＤ保護をするためにＮＭＯＳ（ＮＰＮ）トラン ジスタのドレイン（コレクタ）とチャネル（ベース）との間に電気的に接続され るツェナーダイオードを持つ狭いベースの横型ＮＰＮトランジスタを含む電気回 路が本発明によって提供される。また、期待されるＥＳＤの保護を提供するため に、ツェナーダイオードのアノードがＮＭＯＳトランジスタのゲートに近接して 配置される電気回路を形成するＩＣおよび電気回路が提供される。

───────────────────────────────────────────────────── 【要約の続き】 （１４２）に接続されているツェナーダイオード（１４ ４）のアノード（１４６）と、コレクタ（１４０）に接 続されているツェナーダイオード（１４４）のカソード （１４８）とを持つ。

Claims (1)

1. 【特許請求の範囲】 １、ソース領域およびドレイン領域を形成し間隔を置いて配置される一対のＮ型 領域、前記ソース領域と前記ドレイン領域との間にＰ型チャネル領域、このチャ ネル領域から絶縁されると共に前記チャネル領域を覆う伝導性ゲート、を有する ＮＭＯＳトランジスタと、 前記ＮＭＯＳのトランジスタの前記ドレイン領域と前記ＮＭＯＳのトランジス タの前記ゲートとの間に電気的に接続され、ＥＳＤから保護される前記ＮＭＯＳ トランジスタを提供するツェナーダイオードと、 を備える電気回路。 ２、前記ツェナーダイオードのアノードは前記ＮＭＯＳトランジスタの前記ゲー トに電気的に接続され、前記ツェナーダイオードのカソードは前記ＮＭＯＳトラ ンジスタの前記ドレイン領域に電気的に接続され、前記ツェナーダイオードの前 記アノードは前記ＮＭＯＳトランジスタの前記チャネル領域または前記ゲートに 近接して配置される請求項１に記載の電気回路。 ３、前記ＮＭＯＳトランジスタの前記ゲートとＶＳＳ電源線との間にある抵抗体 を更に備え、 前記ツェナーダイオードの前記アノードは前記ＮＭＯＳトランジスタの前記チ ャネル領域または前記ゲートに近接して配置され、 前記ＮＭＯＳトランジスタはＶＤＤ電源線と前記ＶＳＳ電源線との間に接続さ れるものであって、前記ＶＤＤ線へ電気的に接続される前記ＮＭＯＳトランジス タの前記ドレイン領域および前記ＶＳＳ線へ電気的に接続される前記ＮＭＯＳト ランジスタの前記ソース領域を持つ請求項２に記載の電気回路。 ４、バイポーラトランジスタのベースと前記ＶＳＳ電源線との間にある抵抗体を 更に備え、 前記ツェナーダイオードの前記アノードは前記バイポーラトランジスタの前記 ベースに接続され、前記ツェナーダイオードの前記カソードは前記バイポーラト ランジスタのコレクタに接続され、 前記ツェナーダイオードの前記アノードは前記ＮＭＯＳトランジスタの前記チ ャネル領域または前記ゲートに近接して配置され、 前記バイポーラトランジスタは前記ＶＤＤ電源線と前記ＶＳＳ電源線との間に 接続されるものであって、前記ＶＳＳ線へ電気的に接続される前記バイポーラト ランジスタのエミッタおよび前記ＶＤＤ線へ電気的に接続される前記バイポーラ トランジスタの前記コレクタを持つ請求項３に記載の電気回路。 ５、表面と少なくともＰ型伝導性の部分とを有する半導体材料のサブストレート と、 前記サブストレートの前記Ｐ型伝導性の部分内にあり、間隔を置いて前記表面 に配置されるＮ型伝導性の一対の第１の領域であって、前記第１の領域はＮＭＯ Ｓトランジスタのドレインおよびソースを形成し、前記第１の領域の間に前記Ｎ ＭＯＳトランジスタのチャネルを形成するサブストレートの部分を持ち、 前記ＮＭＯＳトランジスタの前記チャネルに沿って前記サブストレートの表面 から絶縁されると共に、前記ＮＭＯＳトランジスタの前記チャネルに沿って前記 サブストレートの前記表面を覆う伝導性材料のゲートと、 前記サブストレートのＰ型部分内であって、前記表面にあるＮ型伝導性の第２ の領域と、 ツェナーダイオードを形成するように前記Ｎ型の第２の領域と共にＰＮ接合を 形成し、且つ前記サブストレートのＰ型部分内であって、前記表面にあるＰ＋型 伝導性の領域と、 前記ＮＭＯＳトランジスタの前記ドレインであるＮ型領域へ前記Ｎ型伝導性の 第２の領域を電気的に接続する手段と、 前記ＮＭＯＳトランジスタの前記ゲートへ前記Ｐ＋型伝導性の領域を電気的に 接続する手段と、 を備える集積回路。 ６、前記Ｎ型の領域のための接続領域を形成するために前記Ｎ型の領域に接す るＮ＋型の領域を更に備え、 前記ゲートは一対の端部を有し、前記Ｐ＋型伝導性の領域は前記ゲートの端部 の一方に近接して配置され、 前記ゲートは一の端部で拡大された（enlarge）ターミナルパッドを有する伝 導性の多結晶シリコンのストリップである請求項５に記載の集積回路。