JP3422313B2 - 静電気保護回路が内蔵された半導体装置 - Google Patents
静電気保護回路が内蔵された半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 40
- 238000009792 diffusion process Methods 0.000 claims description 169
- 239000012535 impurity Substances 0.000 claims description 160
- 230000003068 static effect Effects 0.000 claims description 28
- 230000005611 electricity Effects 0.000 claims description 27
- 239000010410 layer Substances 0.000 claims description 24
- 230000015556 catabolic process Effects 0.000 claims description 23
- 239000002344 surface layer Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 14
- 238000007599 discharging Methods 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【０００１】
【発明の属する技術分野】本発明は、静電気保護回路が
内蔵された半導体装置及びその製造方法に関する。
内蔵された半導体装置及びその製造方法に関する。
【０００２】
【背景技術】半導体装置においては、信号出力端子、信
号入力端子あるいは信号入出力端子に静電気などのサー
ジ電圧が印加されて、内部回路が破壊されることがあ
る。このために、上述した各信号端子には一般に保護回
路が接続されている。
号入力端子あるいは信号入出力端子に静電気などのサー
ジ電圧が印加されて、内部回路が破壊されることがあ
る。このために、上述した各信号端子には一般に保護回
路が接続されている。
【０００３】ここで、保護されるＭＯＳトランジスタの
ゲート絶縁膜の膜厚は、プロセスの微細化に伴い薄くな
り、ゲート耐圧も低くなる。
ゲート絶縁膜の膜厚は、プロセスの微細化に伴い薄くな
り、ゲート耐圧も低くなる。
【０００４】０．３５μｍ、０．２５μｍプロセスで
は、ゲート耐圧はまだ比較的高く、静電気が印加された
時にツェナーダイオードをブレークダウンさせ、それを
トリガとしてＮＰＮバイポーラトランジスタをバイポー
ラ動作に従ってスナップバックさせ、電圧クランプ状態
とすることで、静電気対策をすることができた。
は、ゲート耐圧はまだ比較的高く、静電気が印加された
時にツェナーダイオードをブレークダウンさせ、それを
トリガとしてＮＰＮバイポーラトランジスタをバイポー
ラ動作に従ってスナップバックさせ、電圧クランプ状態
とすることで、静電気対策をすることができた。
【０００５】しかし、０．１８μｍ以下のプロセスで
は、ゲート耐圧がより低くなるため、さらに応答性を向
上させて、速やかに静電気を放電させなければ、ＭＯＳ
トランジスタを保護することができない。
は、ゲート耐圧がより低くなるため、さらに応答性を向
上させて、速やかに静電気を放電させなければ、ＭＯＳ
トランジスタを保護することができない。
【０００６】そこで、ＮＰＮバイポーラトランジスタに
代えてサイリスタを用い、サイリスタの自己増幅作用を
利用した静電気保護回路が提案されている（例えば特開
平９−２９３８８１）。
代えてサイリスタを用い、サイリスタの自己増幅作用を
利用した静電気保護回路が提案されている（例えば特開
平９−２９３８８１）。
【０００７】
【発明が解決しようとする課題】しかし、サイリスタは
ＮＰＮバイポーラトランジスタとＰＮＰバイポーラトラ
ンジスタを接続したものであり、端子数が多くなって面
積が増大し、微細化プロセスに適していない。例えば、
上述の公報に形成されている例では、電気的に絶縁され
た５つの不純物拡散領域を要し、面積が増大している。
ＮＰＮバイポーラトランジスタとＰＮＰバイポーラトラ
ンジスタを接続したものであり、端子数が多くなって面
積が増大し、微細化プロセスに適していない。例えば、
上述の公報に形成されている例では、電気的に絶縁され
た５つの不純物拡散領域を要し、面積が増大している。
【０００８】また、従来の静電気保護回路では静電気が
ツェナーダイオードに印加されるまでに必要な配線経路
が抵抗を有し、ツェナーダイオードを速やかにブレーク
ダウンさせることができないため、応答性の点でさらに
改善の余地があった。
ツェナーダイオードに印加されるまでに必要な配線経路
が抵抗を有し、ツェナーダイオードを速やかにブレーク
ダウンさせることができないため、応答性の点でさらに
改善の余地があった。
【０００９】さらには、バイポーラトランジスタの増幅
能力はそのベース長に依存しているため、従来のように
基板の横方向に沿って長いベース長を有するバイポーラ
トランジスタは増幅能力が低く、特にＰＮＰバイポーラ
トランジスタの能力はより低くなるため、この点でも改
善の余地があった。
能力はそのベース長に依存しているため、従来のように
基板の横方向に沿って長いベース長を有するバイポーラ
トランジスタは増幅能力が低く、特にＰＮＰバイポーラ
トランジスタの能力はより低くなるため、この点でも改
善の余地があった。
【００１０】そこで、本発明の目的は、特に０．１８μ
ｍ以下の微細プロセスに適合させて、面積占有率の小さ
な静電気保護回路を内蔵した半導体装置を提供すること
にある。
ｍ以下の微細プロセスに適合させて、面積占有率の小さ
な静電気保護回路を内蔵した半導体装置を提供すること
にある。
【００１１】本発明の他の目的は、静電気が印加された
後にツェナーダイオードを速やかにブレークダウンさせ
てサイリスタにトリガをかけることで、応答性の良い静
電気保護回路を内蔵した半導体装置を提供することにあ
る。
後にツェナーダイオードを速やかにブレークダウンさせ
てサイリスタにトリガをかけることで、応答性の良い静
電気保護回路を内蔵した半導体装置を提供することにあ
る。
【００１２】本発明のさらに他の目的は、サイリスタを
構成するバイポーラトランジスタの増幅能力を向上させ
ることで、応答性の良い静電気保護回路を内蔵した半導
体装置を提供することにある。
構成するバイポーラトランジスタの増幅能力を向上させ
ることで、応答性の良い静電気保護回路を内蔵した半導
体装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の一態様に係る半
導体装置は、信号端子に印加される正極性の静電気をＶ
ＳＳ電源線側に放電させる静電気保護回路を内蔵した半
導体装置である。
導体装置は、信号端子に印加される正極性の静電気をＶ
ＳＳ電源線側に放電させる静電気保護回路を内蔵した半
導体装置である。
【００１４】この半導体装置は、半導体基板と、前記半
導体基板上に形成されたＰ型及びＮ型ウェル領域と、前
記Ｐ型ウェル領域の表層に形成された第１のＰ型不純物
拡散領域と、前記Ｐ型ウェル領域の表層にて形成され、
前記第１のＰ型不純物拡散領域と電気的に絶縁された第
１のＮ型不純物拡散領域と、前記Ｐ型ウェル領域の表層
に形成され、前記第１のＮ型不純物拡散領域と電気的に
絶縁された第２のＰ型不純物拡散領域と、前記第２のＰ
型不純物拡散領域と隣接して、前記Ｐ型及びＮ型ウェル
領域の表層に形成された第２のＮ型不純物拡散領域と、
前記Ｐ型ウェル領域にて、前記第２のＰ型及び第２のＮ
型不純物拡散領域の下面に接合された第３のＮ型不純物
拡散領域と、前記第３のＮ型不純物拡散領域の下面に接
合された第３のＰ型不純物拡散領域と、前記第２のＰ型
及びＮ型不純物拡散領域の表面に形成された低抵抗層
と、を有する。
導体基板上に形成されたＰ型及びＮ型ウェル領域と、前
記Ｐ型ウェル領域の表層に形成された第１のＰ型不純物
拡散領域と、前記Ｐ型ウェル領域の表層にて形成され、
前記第１のＰ型不純物拡散領域と電気的に絶縁された第
１のＮ型不純物拡散領域と、前記Ｐ型ウェル領域の表層
に形成され、前記第１のＮ型不純物拡散領域と電気的に
絶縁された第２のＰ型不純物拡散領域と、前記第２のＰ
型不純物拡散領域と隣接して、前記Ｐ型及びＮ型ウェル
領域の表層に形成された第２のＮ型不純物拡散領域と、
前記Ｐ型ウェル領域にて、前記第２のＰ型及び第２のＮ
型不純物拡散領域の下面に接合された第３のＮ型不純物
拡散領域と、前記第３のＮ型不純物拡散領域の下面に接
合された第３のＰ型不純物拡散領域と、前記第２のＰ型
及びＮ型不純物拡散領域の表面に形成された低抵抗層
と、を有する。
【００１５】そして、前記第３のＮ型及びＰ型不純物拡
散領域同士のＰＮ接合にてツェナーダイオードが構成さ
れ、前記第１のＮ型不純物拡散領域、前記Ｐ型ウェル領
域及び前記Ｎ型ウェル領域にてＮＰＮバイポーラトラン
ジスタが構成され、前記第２のＰ型不純物拡散領域、前
記第３のＮ型不純物拡散領域及び前記第３のＰ型不純物
拡散領域にてＰＮＰバイポーラトランジスタが構成され
る。
散領域同士のＰＮ接合にてツェナーダイオードが構成さ
れ、前記第１のＮ型不純物拡散領域、前記Ｐ型ウェル領
域及び前記Ｎ型ウェル領域にてＮＰＮバイポーラトラン
ジスタが構成され、前記第２のＰ型不純物拡散領域、前
記第３のＮ型不純物拡散領域及び前記第３のＰ型不純物
拡散領域にてＰＮＰバイポーラトランジスタが構成され
る。
【００１６】また、前記信号端子が、前記低抵抗層を介
して前記第２のＰ型及びＮ型不純物拡散領域に接続さ
れ、前記ＶＳＳ電源線が、第１のＰ型及びＮ型不純物拡
散領域に接続される。
して前記第２のＰ型及びＮ型不純物拡散領域に接続さ
れ、前記ＶＳＳ電源線が、第１のＰ型及びＮ型不純物拡
散領域に接続される。
【００１７】本発明の一態様に係る半導体装置によれ
ば、ウェルの表層にて互いに電気的に絶縁されて配置さ
れる不純物拡散領域は、第１のＰ型不純物拡散領域と、
第２の不純物拡散領域と、第２のＰ型及びＮ型不純物拡
散領域との３つの領域となる。従って、基板表面に占め
る面積が縮小され、微細プロセスの半導体装置に適合し
た静電気保護回路となる。
ば、ウェルの表層にて互いに電気的に絶縁されて配置さ
れる不純物拡散領域は、第１のＰ型不純物拡散領域と、
第２の不純物拡散領域と、第２のＰ型及びＮ型不純物拡
散領域との３つの領域となる。従って、基板表面に占め
る面積が縮小され、微細プロセスの半導体装置に適合し
た静電気保護回路となる。
【００１８】ここで、静電気の放電作用にまず必要とな
るのは、ツェナーダイオードでのブレークダウンであ
る。このツェナーダイオードに電圧を供給するルート
は、信号端子→低抵抗層→第２のＮ型不純物拡散層とな
り、ウェルを経由せずに電圧を印加できるので、ツェナ
ーダイオードを速やかにブレークダウンさせることがで
きる。
るのは、ツェナーダイオードでのブレークダウンであ
る。このツェナーダイオードに電圧を供給するルート
は、信号端子→低抵抗層→第２のＮ型不純物拡散層とな
り、ウェルを経由せずに電圧を印加できるので、ツェナ
ーダイオードを速やかにブレークダウンさせることがで
きる。
【００１９】ツェナーダウンのブレークダウンをトリガ
として、まずＮＰＮバイポーラトランジスタが、次にＰ
ＮＰバイポーラトランジスタがオンしてサイリスタを起
動させる。このサイリスタはループ内で自己増幅して電
流を流すことで、静電気を放電させる。
として、まずＮＰＮバイポーラトランジスタが、次にＰ
ＮＰバイポーラトランジスタがオンしてサイリスタを起
動させる。このサイリスタはループ内で自己増幅して電
流を流すことで、静電気を放電させる。
【００２０】ここで、ＰＮＰバイポーラトランジスタは
基板の深さ方向にＰＮＰ接合を形成して構成され、その
ベース長を定める第３のＮ型不純物拡散領域の厚さは、
イオンドーピングの打ち込みエネルギーの調整により、
基板の横方向に形成する場合に比べて十分に薄くでき
る。
基板の深さ方向にＰＮＰ接合を形成して構成され、その
ベース長を定める第３のＮ型不純物拡散領域の厚さは、
イオンドーピングの打ち込みエネルギーの調整により、
基板の横方向に形成する場合に比べて十分に薄くでき
る。
【００２１】従って、ＰＮＰバイポーラトランジスタの
増幅能力が向上し、静電気保護回路の応答性が向上す
る。よって、特に０．１８μｍ以下の微細プロセスにて
形成された耐圧の低いＭＯＳトランジスタを保護するこ
とができる。
増幅能力が向上し、静電気保護回路の応答性が向上す
る。よって、特に０．１８μｍ以下の微細プロセスにて
形成された耐圧の低いＭＯＳトランジスタを保護するこ
とができる。
【００２２】本発明の静電気保護回路により保護される
対象として、信号端子とＶＳＳ電源線との間に配置さ
れ、信号端子をＶＳＳ電位に設定するＮ型ＭＯＳトラン
ジスタをあげることができる。この場合、ツェナーダイ
オードのブレークダウン開始電圧は、Ｎ型ＭＯＳトラン
ジスタのブレイクダウン開始電圧より低く設定される。
対象として、信号端子とＶＳＳ電源線との間に配置さ
れ、信号端子をＶＳＳ電位に設定するＮ型ＭＯＳトラン
ジスタをあげることができる。この場合、ツェナーダイ
オードのブレークダウン開始電圧は、Ｎ型ＭＯＳトラン
ジスタのブレイクダウン開始電圧より低く設定される。
【００２３】こうすると、ＭＯＳトランジスタにてブレ
イクダウンが生ずる前に、ツェナーダイオードにて電流
を流して、サイリスタをオンさせて放電経路を確保でき
る。
イクダウンが生ずる前に、ツェナーダイオードにて電流
を流して、サイリスタをオンさせて放電経路を確保でき
る。
【００２４】静電気保護回路の面積をより縮小するに
は、第２のＰ型不純物拡散領域、第３のＮ型不純物拡散
領域及び第３のＰ型不純物拡散領域と、第１のＮ型拡散
領域とは、シャロートレンチアイソレレーション（ＳＴ
Ｉ）にて電気的に絶縁されていることが好ましい。同様
に、第１のＰ型不純物拡散領域と、第１のＮ型拡散領域
とは、シャロートレンチアイソレレーションにて電気的
に絶縁されていることが好ましい。ＬＯＣＯＳ法を用い
ると、素子分離絶縁膜が横方向に広がり面積が大きくな
るのに対して、ＳＴＩは溝によってその幅が規制できる
ので、小面積化に適している。
は、第２のＰ型不純物拡散領域、第３のＮ型不純物拡散
領域及び第３のＰ型不純物拡散領域と、第１のＮ型拡散
領域とは、シャロートレンチアイソレレーション（ＳＴ
Ｉ）にて電気的に絶縁されていることが好ましい。同様
に、第１のＰ型不純物拡散領域と、第１のＮ型拡散領域
とは、シャロートレンチアイソレレーションにて電気的
に絶縁されていることが好ましい。ＬＯＣＯＳ法を用い
ると、素子分離絶縁膜が横方向に広がり面積が大きくな
るのに対して、ＳＴＩは溝によってその幅が規制できる
ので、小面積化に適している。
【００２５】本発明の他の形態に係る半導体装置は、信
号端子に印加される負極性の静電気をＶＤＤ電源線側に
放電させる静電気保護回路を内蔵した半導体装置であ
る。
号端子に印加される負極性の静電気をＶＤＤ電源線側に
放電させる静電気保護回路を内蔵した半導体装置であ
る。
【００２６】本発明の他の形態に係る半導体装置は、本
発明の一態様に係る半導体装置のＰ型をＮ型に、Ｎ型を
Ｐ型に置き換えることで構成できる。
発明の一態様に係る半導体装置のＰ型をＮ型に、Ｎ型を
Ｐ型に置き換えることで構成できる。
【００２７】
【発明の実施の形態】以下、本発明を適用した半導体装
置の各種の実施の形態について、図面を参照して説明す
る。
置の各種の実施の形態について、図面を参照して説明す
る。
【００２８】＜第１の実施の形態＞この第１の実施の形
態は、信号端子に正極性の静電気が印加された場合に、
その静電気を静電気保護回路によりＶＳＳ電源線側に放
電させる静電気保護回路に関する。
態は、信号端子に正極性の静電気が印加された場合に、
その静電気を静電気保護回路によりＶＳＳ電源線側に放
電させる静電気保護回路に関する。
【００２９】（静電気保護回路の構造）図１は、静電気
保護回路の断面構造を示している。図１において、シリ
コン基板１００には、Ｐ型ウェル領域１０２及びＮ型ウ
ェル領域１０４が形成されている。
保護回路の断面構造を示している。図１において、シリ
コン基板１００には、Ｐ型ウェル領域１０２及びＮ型ウ
ェル領域１０４が形成されている。
【００３０】Ｐ型ウェル領域１０２の表層には、第１の
素子分離領域１１０を挟んだ両側に、第１のＰ型不純物
拡散領域１１２と、第１のＮ型不純物拡散領域１１４と
が形成されている。
素子分離領域１１０を挟んだ両側に、第１のＰ型不純物
拡散領域１１２と、第１のＮ型不純物拡散領域１１４と
が形成されている。
【００３１】さらに、Ｐ型ウェル領域１０２の表層に
は、第２の素子分離領域１２０にて第１のＮ型不純物拡
散領域１１４と電気的に絶縁された第２のＰ型不純物拡
散領域１２２が形成されている。なお、第１，第２の素
子分離領域１１０，１２０は、例えばＳＴＩ（シャロー
・トレンチ・アイソレーション）にて形成することが好
ましい。ＬＯＣＯＳ法では、酸化時に素子分離領域が横
方向に広がるため、０．１８μｍ以下の微細加工プロセ
スには好ましくないからである。
は、第２の素子分離領域１２０にて第１のＮ型不純物拡
散領域１１４と電気的に絶縁された第２のＰ型不純物拡
散領域１２２が形成されている。なお、第１，第２の素
子分離領域１１０，１２０は、例えばＳＴＩ（シャロー
・トレンチ・アイソレーション）にて形成することが好
ましい。ＬＯＣＯＳ法では、酸化時に素子分離領域が横
方向に広がるため、０．１８μｍ以下の微細加工プロセ
スには好ましくないからである。
【００３２】この第２のＰ型不純物拡散領域１１２と隣
接して、Ｐ型及びＮ型ウェル領域１０２，１０４の表層
には、第２のＮ型拡散領域１２４が形成されている。
接して、Ｐ型及びＮ型ウェル領域１０２，１０４の表層
には、第２のＮ型拡散領域１２４が形成されている。
【００３３】本実施の形態に係る静電気保護回路では、
ウェル１０２，１０４の表層に形成される不純物拡散領
域は、上述した各拡散領域１１２，１１４，１２２，１
２４のみである。よって、従来のサイリスタを用いた静
電気保護回路よりも占有面積が縮小する。
ウェル１０２，１０４の表層に形成される不純物拡散領
域は、上述した各拡散領域１１２，１１４，１２２，１
２４のみである。よって、従来のサイリスタを用いた静
電気保護回路よりも占有面積が縮小する。
【００３４】さらに、Ｐ型ウェル領域１０２には、第２
のＰ型及び第２のＮ型不純物拡散領域１２２，１２４の
下面に接合された第３のＮ型不純物拡散領域１２６が形
成されている。また、この第３のＮ型不純物拡散領域１
２６の下面に接合された第３のＰ型不純物拡散領域１２
８が設けられている。
のＰ型及び第２のＮ型不純物拡散領域１２２，１２４の
下面に接合された第３のＮ型不純物拡散領域１２６が形
成されている。また、この第３のＮ型不純物拡散領域１
２６の下面に接合された第３のＰ型不純物拡散領域１２
８が設けられている。
【００３５】第３のＮ型不純物拡散領域１２６には、例
えば質量数３１のリン（Ｐ）がイオンドーピングされ、
第３のＰ型不純物拡散領域１２８には、例えば質量数１
１のボロン（Ｂ）がイオンドーピングされている。これ
ら２種のイオンドーピングは、同一マスクを兼用して実
施することができる。
えば質量数３１のリン（Ｐ）がイオンドーピングされ、
第３のＰ型不純物拡散領域１２８には、例えば質量数１
１のボロン（Ｂ）がイオンドーピングされている。これ
ら２種のイオンドーピングは、同一マスクを兼用して実
施することができる。
【００３６】第１，第２の素子分離領域１１０，１２０
を除く基板表面には、低抵抗層例えばシリサイド層１３
０が形成されている。
を除く基板表面には、低抵抗層例えばシリサイド層１３
０が形成されている。
【００３７】信号端子１４０は、シリサイド層１３０を
介して第２のＰ型及びＮ型不純物拡散領域１２２，１２
４に接続されている。また、ＶＳＳ電源線１４２が、第
１のＰ型及びＮ型不純物拡散領域１１２，１１４に接続
されている。
介して第２のＰ型及びＮ型不純物拡散領域１２２，１２
４に接続されている。また、ＶＳＳ電源線１４２が、第
１のＰ型及びＮ型不純物拡散領域１１２，１１４に接続
されている。
【００３８】ここで、第３のＮ型及びＰ型不純物拡散領
域１２６，１２８同士のＰＮ接合にて、ツェナーダイオ
ード１５０が構成されている。
域１２６，１２８同士のＰＮ接合にて、ツェナーダイオ
ード１５０が構成されている。
【００３９】また、第１のＮ型不純物拡散領域１１４、
Ｐ型ウェル領域１０２及びＮ型ウェル領域などにてＮＰ
Ｎバイポーラトランジスタ１６２が構成されている。第
１のＮ型不純物拡散領域１１４がエミッタとなり、Ｐ型
ウェル領域１０２及び第１のＰ型不純物拡散領域１１２
がベースとなり、Ｎ型ウェル領域１０４及び第３のＮ型
不純物拡散領域１２６がコレクタとなる。
Ｐ型ウェル領域１０２及びＮ型ウェル領域などにてＮＰ
Ｎバイポーラトランジスタ１６２が構成されている。第
１のＮ型不純物拡散領域１１４がエミッタとなり、Ｐ型
ウェル領域１０２及び第１のＰ型不純物拡散領域１１２
がベースとなり、Ｎ型ウェル領域１０４及び第３のＮ型
不純物拡散領域１２６がコレクタとなる。
【００４０】さらに、第２のＰ型不純物拡散領域１２
２、第３のＮ型不純物拡散領域１２６及び第３のＰ型不
純物拡散領域１２８にて、ＰＮＰバイポーラトランジス
タ１６４が構成されている。第２のＰ型不純物拡散領域
１２２がエミッタとなり、第３のＮ型不純物拡散領域１
２６がベースとなり、第３のＰ型不純物拡散領域１２８
がコレクタとなる。
２、第３のＮ型不純物拡散領域１２６及び第３のＰ型不
純物拡散領域１２８にて、ＰＮＰバイポーラトランジス
タ１６４が構成されている。第２のＰ型不純物拡散領域
１２２がエミッタとなり、第３のＮ型不純物拡散領域１
２６がベースとなり、第３のＰ型不純物拡散領域１２８
がコレクタとなる。
【００４１】このように、第３のＮ型及びＰ型不純物拡
散領域１２６，１２８は、ツェナーダイオード１５０
と、ＰＮＰバイポーラトランジスタ１６４の一部とに兼
用され、それらの回路素子１５０，１６４を基板の縦方
向に形成できるため、上述の通り静電気保護回路の面積
を縮小することができる。
散領域１２６，１２８は、ツェナーダイオード１５０
と、ＰＮＰバイポーラトランジスタ１６４の一部とに兼
用され、それらの回路素子１５０，１６４を基板の縦方
向に形成できるため、上述の通り静電気保護回路の面積
を縮小することができる。
【００４２】なお、ＮＰＮバイポーラトランジスタ１６
２とＰＮＰバイポーラトランジスタ１６４とで、サイリ
スタ１６０を構成している。このサイリスタ１６０はツ
ェナーダイオード１５０からのトリガによってオン駆動
される。
２とＰＮＰバイポーラトランジスタ１６４とで、サイリ
スタ１６０を構成している。このサイリスタ１６０はツ
ェナーダイオード１５０からのトリガによってオン駆動
される。
【００４３】（静電気保護回路の等価回路）図２は、図
１に示す静電気保護回路の等価回路図である。信号端子
１４０は、配線を介して内部回路に接続される。この内
部回路の一例として、信号端子１４０が例えば出力端子
の場合、その出力端子１４０の電位をＶＳＳ電位に設定
するＮ型ＭＯＳトランジスタ１８０を挙げることができ
る。
１に示す静電気保護回路の等価回路図である。信号端子
１４０は、配線を介して内部回路に接続される。この内
部回路の一例として、信号端子１４０が例えば出力端子
の場合、その出力端子１４０の電位をＶＳＳ電位に設定
するＮ型ＭＯＳトランジスタ１８０を挙げることができ
る。
【００４４】図２に示す静電気保護回路は、信号端子１
４０に正極性の静電気が印加された場合に、Ｎ型ＭＯＳ
トランジスタ１８０の破壊を防止するための放電経路を
形成するものである。
４０に正極性の静電気が印加された場合に、Ｎ型ＭＯＳ
トランジスタ１８０の破壊を防止するための放電経路を
形成するものである。
【００４５】まず、信号端子１４０とＶＳＳ電源線１４
２との間には、ツェナーダイオード１５０と、抵抗１７
２とが接続される。この抵抗１７２は、図１に示すよう
にＰ型ウェル領域１０２によって形成される。
２との間には、ツェナーダイオード１５０と、抵抗１７
２とが接続される。この抵抗１７２は、図１に示すよう
にＰ型ウェル領域１０２によって形成される。
【００４６】また、信号端子１４０とＶＳＳ電源線１４
２との間には、サイリスタ１６０が接続される。このサ
イリスタ１６０は、ＮＰＮバイポーラトランジスタ１６
２のベースをＰＮＰバイポーラトランジスタ１６４のコ
レクタに接続し、ＰＮＰバイポーラトランジスタ１６４
のベースをＮＰＮバイポーラトランジスタ１６２のコレ
クタに接続することで形成される。また、ＮＰＮバイポ
ーラトランジスタ１６２のエミッタはＶＳＳ電源線１４
２に接続され、ＮＰＮバイポーラトランジスタのコレク
タとＰＮＰバイポーラトランジスタのエミッタとは信号
端子１４０に接続されている。
２との間には、サイリスタ１６０が接続される。このサ
イリスタ１６０は、ＮＰＮバイポーラトランジスタ１６
２のベースをＰＮＰバイポーラトランジスタ１６４のコ
レクタに接続し、ＰＮＰバイポーラトランジスタ１６４
のベースをＮＰＮバイポーラトランジスタ１６２のコレ
クタに接続することで形成される。また、ＮＰＮバイポ
ーラトランジスタ１６２のエミッタはＶＳＳ電源線１４
２に接続され、ＮＰＮバイポーラトランジスタのコレク
タとＰＮＰバイポーラトランジスタのエミッタとは信号
端子１４０に接続されている。
【００４７】（動作説明）図２に示すＮ型ＭＯＳトラン
ジスタ１８０の電圧−電流特性は、サブレトレートから
ドレインに向けて正方向に流れる時には、印加電圧０．
７Ｖ以上で電流が流れ始めるが、その逆方向では、例え
ば１０Ｖ程度の印加電圧になるとブレイクダウン（アバ
ランシェ）を生じて電流が急激に流れ始める。
ジスタ１８０の電圧−電流特性は、サブレトレートから
ドレインに向けて正方向に流れる時には、印加電圧０．
７Ｖ以上で電流が流れ始めるが、その逆方向では、例え
ば１０Ｖ程度の印加電圧になるとブレイクダウン（アバ
ランシェ）を生じて電流が急激に流れ始める。
【００４８】特に、０．１８μｍ以下の微細加工プロセ
スでは、Ｎ型ＭＯＳトランジスタ１８０のゲート絶縁膜
が薄くなるため、耐圧が低くなり、静電気が印加された
ら直ちに静電気保護回路にて放電させなければならな
い。
スでは、Ｎ型ＭＯＳトランジスタ１８０のゲート絶縁膜
が薄くなるため、耐圧が低くなり、静電気が印加された
ら直ちに静電気保護回路にて放電させなければならな
い。
【００４９】これを実現するために、本実施の形態の静
電気保護回路は以下のように動作する。
電気保護回路は以下のように動作する。
【００５０】信号端子１４０に正極性の高電圧が印加さ
れると、ツェナーダイオード１５０は、その逆方向特性
としてブレイクダウン開始電圧で逆電流が流れ始める。
この結果、図１の信号端子１４０→シリサイド層１３０
→第２のＮ型不純物拡散領域１２４→ツェナーダイオー
ド１５０（第３のＮ型不純物拡散領域１２６、第３のＰ
型不純物拡散領域１２８）→Ｐ型ウェル領域１０２→第
１のＰ型不純物拡散領域１１２→ＶＳＳ電源線１４２と
電流が流れる（図２に示す電流経路Ａ参照）。
れると、ツェナーダイオード１５０は、その逆方向特性
としてブレイクダウン開始電圧で逆電流が流れ始める。
この結果、図１の信号端子１４０→シリサイド層１３０
→第２のＮ型不純物拡散領域１２４→ツェナーダイオー
ド１５０（第３のＮ型不純物拡散領域１２６、第３のＰ
型不純物拡散領域１２８）→Ｐ型ウェル領域１０２→第
１のＰ型不純物拡散領域１１２→ＶＳＳ電源線１４２と
電流が流れる（図２に示す電流経路Ａ参照）。
【００５１】ツェナーダイオード１５０に流れる逆電流
がトリガとなって、ＮＰＮバイポーラトランジスタ１６
２のベース電位が上がるため、ＮＰＮバイポーラトラン
ジスタ１６２がオンする。この結果、図１の信号端子１
４０→シリサイド層１３０→第２のＮ型不純物拡散領域
１２４→Ｐ型ウェル領域１０２→第１のＮ型不純物拡散
領域１１４→ＶＳＳ電源線１４２と電流が流れる（図２
に示す電流経路Ｂ参照）。
がトリガとなって、ＮＰＮバイポーラトランジスタ１６
２のベース電位が上がるため、ＮＰＮバイポーラトラン
ジスタ１６２がオンする。この結果、図１の信号端子１
４０→シリサイド層１３０→第２のＮ型不純物拡散領域
１２４→Ｐ型ウェル領域１０２→第１のＮ型不純物拡散
領域１１４→ＶＳＳ電源線１４２と電流が流れる（図２
に示す電流経路Ｂ参照）。
【００５２】このＮＰＮバイポーラトランジスタ１６２
のオン動作により、ＰＮＰバイポーラトランジスタ１６
４のベース電位が上がるため、ＰＮＰバイポーラトラン
ジスタ１６４がオンする。この結果、図１の信号端子１
４０→シリサイド層１３０→第２のＰ型不純物拡散領域
１２２→第３のＮ型不純物拡散領域１２６→第３のＰ型
不純物拡散領域１２８→Ｐ型ウェル領域１０２→第１の
Ｎ型不純物拡散領域１１４→ＶＳＳ電源線１４２と電流
が流れる（図２に示す電流経路Ｃ参照）。
のオン動作により、ＰＮＰバイポーラトランジスタ１６
４のベース電位が上がるため、ＰＮＰバイポーラトラン
ジスタ１６４がオンする。この結果、図１の信号端子１
４０→シリサイド層１３０→第２のＰ型不純物拡散領域
１２２→第３のＮ型不純物拡散領域１２６→第３のＰ型
不純物拡散領域１２８→Ｐ型ウェル領域１０２→第１の
Ｎ型不純物拡散領域１１４→ＶＳＳ電源線１４２と電流
が流れる（図２に示す電流経路Ｃ参照）。
【００５３】以上のようにしてサイリスタ１６０がオン
され、ＮＰＮ及びＰＮＰバイポーラトランジスタ１６
２，１６４のループ内で自己増幅しながら放電動作を速
やかに実施する。
され、ＮＰＮ及びＰＮＰバイポーラトランジスタ１６
２，１６４のループ内で自己増幅しながら放電動作を速
やかに実施する。
【００５４】そして、信号端子１４０の電圧が、この回
路特有のホールディング電圧以上である限り、サイリス
タ１６０のラッチアップが保持され続けるため、信号端
子１４０に印加された静電気を素早く放電させることが
できる。
路特有のホールディング電圧以上である限り、サイリス
タ１６０のラッチアップが保持され続けるため、信号端
子１４０に印加された静電気を素早く放電させることが
できる。
【００５５】なお、Ｎ型ＭＯＳトランジスタ１８０にて
ブレークダウンが開始される前に上記の放電動作を実施
させる必要がある。このためには、ツェナーダイオード
１５０のブレークダウン開始電圧が、Ｎ型ＭＯＳトラン
ジスタ１８０のブレークダウン開始電圧より低く設定さ
れればよい。これは、第３のＮ型及びＰ型不純物拡散領
域１２６，１２８の不純物濃度を調整することで達成で
きる。
ブレークダウンが開始される前に上記の放電動作を実施
させる必要がある。このためには、ツェナーダイオード
１５０のブレークダウン開始電圧が、Ｎ型ＭＯＳトラン
ジスタ１８０のブレークダウン開始電圧より低く設定さ
れればよい。これは、第３のＮ型及びＰ型不純物拡散領
域１２６，１２８の不純物濃度を調整することで達成で
きる。
【００５６】さらに、０．１８μｍ以下の微細加工プロ
セスに従って製造された耐圧の低いＮ型ＭＯＳトランジ
スタ１８０を保護するには、静電気印加直後に素早ツェ
ナーダイオード１５０にてブレークダウンを生じさせ、
サイリスタ１６０にトリガをかけて放電までに至る応答
性を上げる必要がある。
セスに従って製造された耐圧の低いＮ型ＭＯＳトランジ
スタ１８０を保護するには、静電気印加直後に素早ツェ
ナーダイオード１５０にてブレークダウンを生じさせ、
サイリスタ１６０にトリガをかけて放電までに至る応答
性を上げる必要がある。
【００５７】本実施の形態では、信号端子１４０の電圧
は、ウェル抵抗を経由せずに、シリサイド層１３０及び
第２のＮ型不純物拡散領域１２４を介して印加されるの
で、応答性を上げることができる。
は、ウェル抵抗を経由せずに、シリサイド層１３０及び
第２のＮ型不純物拡散領域１２４を介して印加されるの
で、応答性を上げることができる。
【００５８】また、ホールディング電圧の値は、ＮＰＮ
及びＰＮＰバイポーラダイオード１６２，１６４のベー
ス長により調整できる。ここで、ＰＮＰバイポーラトラ
ンジスタ１６４は、ＮＰＮバイポーラトランジスタ１６
２よりも能力を出しにくい。しかし本実施の形態では、
ＰＮＰバイポーラトランジスタ１６４のベース長が半導
体基板の深さ方向に設定できるため、イオンドーピング
の打ち込みエネルギーの調整により、そのベース長を十
分に短く設定し（例えば０．１μｍ程度）、利得を向上
させることができる。
及びＰＮＰバイポーラダイオード１６２，１６４のベー
ス長により調整できる。ここで、ＰＮＰバイポーラトラ
ンジスタ１６４は、ＮＰＮバイポーラトランジスタ１６
２よりも能力を出しにくい。しかし本実施の形態では、
ＰＮＰバイポーラトランジスタ１６４のベース長が半導
体基板の深さ方向に設定できるため、イオンドーピング
の打ち込みエネルギーの調整により、そのベース長を十
分に短く設定し（例えば０．１μｍ程度）、利得を向上
させることができる。
【００５９】なお、実験結果では、サイリスタ１６０に
よるクランプ電圧は２．７Ｖ程度まで低下され、Ｎ型Ｍ
ＯＳトランジスタ１８０のゲートにかかる負担を低減で
きた。また、ツェナーダイオード１５０のブレークダウ
ン後に、サイリスタ１６０をバイポーラ動作に従ってス
ナップバックさせてクランプ状態に移行するまでの応答
性も向上した。
よるクランプ電圧は２．７Ｖ程度まで低下され、Ｎ型Ｍ
ＯＳトランジスタ１８０のゲートにかかる負担を低減で
きた。また、ツェナーダイオード１５０のブレークダウ
ン後に、サイリスタ１６０をバイポーラ動作に従ってス
ナップバックさせてクランプ状態に移行するまでの応答
性も向上した。
【００６０】＜第２の実施の形態＞図３は、本発明をＰ
型ＭＯＳトランジスタの静電気保護回路に適用した第２
実施例に係る半導体装置の断面図であり、図４はその静
電気保護回路の等価回路図である。
型ＭＯＳトランジスタの静電気保護回路に適用した第２
実施例に係る半導体装置の断面図であり、図４はその静
電気保護回路の等価回路図である。
【００６１】図３に示す構造は、図１に示す構造と比較
して、Ｐ型とＮ型の関係が逆となっている。なお、図３
において、ＮＷＥＬＬ２０２とＰＷＥＬＬ２０４との境
界位置を、図３の位置よりも左側にずらしても良い。
して、Ｐ型とＮ型の関係が逆となっている。なお、図３
において、ＮＷＥＬＬ２０２とＰＷＥＬＬ２０４との境
界位置を、図３の位置よりも左側にずらしても良い。
【００６２】すなわち、半導体基板２００のＮ型ウェル
領域２０２の表層には、第１の素子分離領域２１０を挟
んだ両側に、第１のＮ型不純物拡散領域２１２と、第１
のＰ型不純物拡散領域２１４とが形成されている。
領域２０２の表層には、第１の素子分離領域２１０を挟
んだ両側に、第１のＮ型不純物拡散領域２１２と、第１
のＰ型不純物拡散領域２１４とが形成されている。
【００６３】さらに、Ｎ型ウェル領域２０２の表層に
は、第２の素子分離領域２２０にて第１のＰ型不純物拡
散領域２１４と電気的に絶縁された第２のＮ型不純物拡
散領域２２２が形成されている。
は、第２の素子分離領域２２０にて第１のＰ型不純物拡
散領域２１４と電気的に絶縁された第２のＮ型不純物拡
散領域２２２が形成されている。
【００６４】この第２のＮ型不純物拡散領域２１２と隣
接して、Ｎ型及びＰ型ウェル領域２０２，２０４の表層
には、第２のＰ型拡散領域２２４が形成されている。
接して、Ｎ型及びＰ型ウェル領域２０２，２０４の表層
には、第２のＰ型拡散領域２２４が形成されている。
【００６５】さらに、Ｎ型ウェル領域２０２には、第２
のＮ型及び第２のＰ型不純物拡散領域２２２，２２４の
下面に接合された第３のＰ型不純物拡散領域２２６が形
成されている。また、この第３のＰ型不純物拡散領域２
２６の下面に接合された第３のＮ型不純物拡散領域２２
８が設けられている。
のＮ型及び第２のＰ型不純物拡散領域２２２，２２４の
下面に接合された第３のＰ型不純物拡散領域２２６が形
成されている。また、この第３のＰ型不純物拡散領域２
２６の下面に接合された第３のＮ型不純物拡散領域２２
８が設けられている。
【００６６】第１，第２の素子分離領域２１０，２２０
を除く基板表面には、低抵抗層例えばシリサイド層２３
０が形成されている。
を除く基板表面には、低抵抗層例えばシリサイド層２３
０が形成されている。
【００６７】信号端子２４０は、シリサイド層２３０を
介して第２のＮ型及びＰ型不純物拡散領域２２２，２２
４に接続されている。また、ＶＤＤ電源線２４２が、第
１のＮ型及びＰ型不純物拡散領域２１２，２１４に接続
されている。
介して第２のＮ型及びＰ型不純物拡散領域２２２，２２
４に接続されている。また、ＶＤＤ電源線２４２が、第
１のＮ型及びＰ型不純物拡散領域２１２，２１４に接続
されている。
【００６８】第３のＰ型及びＮ型不純物拡散領域２２
６，２２８同士のＰＮ接合にて、ツェナーダイオード２
５０が構成されている。
６，２２８同士のＰＮ接合にて、ツェナーダイオード２
５０が構成されている。
【００６９】また、第１のＰ型不純物拡散領域２１４、
Ｎ型ウェル領域２０２及びＰ型ウェル領域などにてＰＮ
Ｐバイポーラトランジスタ２６２が構成されている。第
１のＮ型不純物拡散領域２１４がエミッタとなり、Ｎ型
ウェル領域２０２及び第１のＮ型不純物拡散領域２１２
がベースとなり、Ｐ型ウェル領域２０４及び第２のＰ型
不純物拡散領域２２４がコレクタとなる。
Ｎ型ウェル領域２０２及びＰ型ウェル領域などにてＰＮ
Ｐバイポーラトランジスタ２６２が構成されている。第
１のＮ型不純物拡散領域２１４がエミッタとなり、Ｎ型
ウェル領域２０２及び第１のＮ型不純物拡散領域２１２
がベースとなり、Ｐ型ウェル領域２０４及び第２のＰ型
不純物拡散領域２２４がコレクタとなる。
【００７０】さらに、第２のＮ型不純物拡散領域２２
２、第３のＰ型不純物拡散領域２２６及び第３のＮ型不
純物拡散領域２２８にて、ＮＰＮバイポーラトランジス
タ２６４が構成されている。第２のＮ型不純物拡散領域
２２２がエミッタとなり、第３のＰ型不純物拡散領域２
２６がベースとなり、第３のＮ型不純物拡散領域２２８
がコレクタとなる。
２、第３のＰ型不純物拡散領域２２６及び第３のＮ型不
純物拡散領域２２８にて、ＮＰＮバイポーラトランジス
タ２６４が構成されている。第２のＮ型不純物拡散領域
２２２がエミッタとなり、第３のＰ型不純物拡散領域２
２６がベースとなり、第３のＮ型不純物拡散領域２２８
がコレクタとなる。
【００７１】このＰＮＰバイポーラトランジスタ２６２
とＮＰＮバイポーラトランジスタ２６４とで、サイリス
タ２６０を構成している。このサイリスタ２６０はツェ
ナーダイオード２５０からのトリガによってオン駆動さ
れる。
とＮＰＮバイポーラトランジスタ２６４とで、サイリス
タ２６０を構成している。このサイリスタ２６０はツェ
ナーダイオード２５０からのトリガによってオン駆動さ
れる。
【００７２】（静電気保護回路の等価回路）図４は、図
３に示す静電気保護回路の等価回路図である。信号端子
２４０は、配線を介して内部回路に接続される。この内
部回路の一例として、信号端子２４０が例えば出力端子
の場合、その出力端子２４０の電位をＶＤＤ電位に設定
するＰ型ＭＯＳトランジスタ２８０を挙げることができ
る。
３に示す静電気保護回路の等価回路図である。信号端子
２４０は、配線を介して内部回路に接続される。この内
部回路の一例として、信号端子２４０が例えば出力端子
の場合、その出力端子２４０の電位をＶＤＤ電位に設定
するＰ型ＭＯＳトランジスタ２８０を挙げることができ
る。
【００７３】図４に示す静電気保護回路は、信号端子２
４０に負極性の静電気が印加された場合に、Ｐ型ＭＯＳ
トランジスタ２８０の破壊を防止するための放電経路を
形成するものである。
４０に負極性の静電気が印加された場合に、Ｐ型ＭＯＳ
トランジスタ２８０の破壊を防止するための放電経路を
形成するものである。
【００７４】まず、信号端子２４０とＶＤＤ電源線２４
２との間には、ツェナーダイオード２５０と、抵抗２７
２とが接続される。この抵抗２７２は、図３に示すよう
にＮ型ウェル領域２０２によって形成される。また、信
号端子２４０とＶＤＤ電源線２４２との間には、サイリ
スタ２６０が接続される。
２との間には、ツェナーダイオード２５０と、抵抗２７
２とが接続される。この抵抗２７２は、図３に示すよう
にＮ型ウェル領域２０２によって形成される。また、信
号端子２４０とＶＤＤ電源線２４２との間には、サイリ
スタ２６０が接続される。
【００７５】（動作説明）信号端子２４０に負極性の高
電圧が印加されると、ツェナーダイオード２５０は、そ
の逆方向特性としてブレークダウン開始電圧で逆電流が
流れ始める。この結果、図３に示す経路Ａに沿って電荷
が移動する。すなわち、信号端子２４０→シリサイド層
２３０→第２のＰ型不純物拡散領域２２４→ツェナーダ
イオード２５０（第３のＰ型不純物拡散領域２２６、第
３のＰ型不純物拡散領域２２８）→Ｎ型ウェル領域２０
２→第１のＮ型不純物拡散領域２１２→ＶＤＤ電源線２
４２と電荷が移動する。
電圧が印加されると、ツェナーダイオード２５０は、そ
の逆方向特性としてブレークダウン開始電圧で逆電流が
流れ始める。この結果、図３に示す経路Ａに沿って電荷
が移動する。すなわち、信号端子２４０→シリサイド層
２３０→第２のＰ型不純物拡散領域２２４→ツェナーダ
イオード２５０（第３のＰ型不純物拡散領域２２６、第
３のＰ型不純物拡散領域２２８）→Ｎ型ウェル領域２０
２→第１のＮ型不純物拡散領域２１２→ＶＤＤ電源線２
４２と電荷が移動する。
【００７６】ツェナーダイオード２５０に流れる逆電流
がトリガとなって、ＰＮＰバイポーラトランジスタ２６
２のベース電位が上がるため、ＰＮＰバイポーラトラン
ジスタ２６２がオンする。この結果、図３に示す経路Ｂ
に沿って電荷が移動する。すなわち、信号端子２４０→
シリサイド層２３０→第２のＰ型不純物拡散領域２２４
→Ｎ型ウェル領域２０２→第１のＰ型不純物拡散領域２
１４→ＶＤＤ電源線２４２と電荷が移動する。
がトリガとなって、ＰＮＰバイポーラトランジスタ２６
２のベース電位が上がるため、ＰＮＰバイポーラトラン
ジスタ２６２がオンする。この結果、図３に示す経路Ｂ
に沿って電荷が移動する。すなわち、信号端子２４０→
シリサイド層２３０→第２のＰ型不純物拡散領域２２４
→Ｎ型ウェル領域２０２→第１のＰ型不純物拡散領域２
１４→ＶＤＤ電源線２４２と電荷が移動する。
【００７７】このＰＮＰバイポーラトランジスタ２６２
のオン動作により、ＮＰＮバイポーラトランジスタ２６
４のベース電位が上がるため、ＮＰＮバイポーラトラン
ジスタ２６４がオンする。この結果、図３に示す経路Ｃ
に沿って電荷が移動する。すなわち、信号端子２４０→
シリサイド層２３０→第２のＮ型不純物拡散領域２２２
→第３のＰ型不純物拡散領域２２６→第３のＮ型不純物
拡散領域２２８→Ｎ型ウェル領域２０２→第１のＰ型不
純物拡散領域２１４→ＶＤＤ電源線２４２と電荷が移動
する。
のオン動作により、ＮＰＮバイポーラトランジスタ２６
４のベース電位が上がるため、ＮＰＮバイポーラトラン
ジスタ２６４がオンする。この結果、図３に示す経路Ｃ
に沿って電荷が移動する。すなわち、信号端子２４０→
シリサイド層２３０→第２のＮ型不純物拡散領域２２２
→第３のＰ型不純物拡散領域２２６→第３のＮ型不純物
拡散領域２２８→Ｎ型ウェル領域２０２→第１のＰ型不
純物拡散領域２１４→ＶＤＤ電源線２４２と電荷が移動
する。
【００７８】以上のようにしてサイリスタ２６０がオン
され、ＰＮＰ及びＮＰＮバイポーラトランジスタ２６
２，２６４のループ内で自己増幅しながら放電動作を速
やかに実施する。
され、ＰＮＰ及びＮＰＮバイポーラトランジスタ２６
２，２６４のループ内で自己増幅しながら放電動作を速
やかに実施する。
【００７９】そして、信号端子２４０の電圧が、この回
路特有のホールディング電圧以上である限り、サイリス
タ２６０のラッチアップが保持され続けるため、信号端
子２４０に印加された静電気を素早く放電させることが
できる。
路特有のホールディング電圧以上である限り、サイリス
タ２６０のラッチアップが保持され続けるため、信号端
子２４０に印加された静電気を素早く放電させることが
できる。
【００８０】なお、トリプルウェル構造を有する半導体
基板を用いれば、図１に示す構造と図３に示す構造と
を、共に同一の半導体基板上に形成することも可能とな
る。
基板を用いれば、図１に示す構造と図３に示す構造と
を、共に同一の半導体基板上に形成することも可能とな
る。
【００８１】また、本発明の静電気保護回路は、必ずし
も出力端子に設けるものに限らず入力端子または入出力
端子に設けてもよく、要はＶＤＤ電源線とＶＳＳ電源線
との間に設けられればよい。
も出力端子に設けるものに限らず入力端子または入出力
端子に設けてもよく、要はＶＤＤ電源線とＶＳＳ電源線
との間に設けられればよい。
【図１】本発明の第１実施の形態に係る半導体装置の静
電気保護回路の構造を示す断面図である。
電気保護回路の構造を示す断面図である。
【図２】図１に示す静電気保護回路の等価回路図であ
る。
る。
【図３】本発明の第２実施の形態に係る半導体装置の静
電気保護回路の構造を示す断面図である。
電気保護回路の構造を示す断面図である。
【図４】図３に示す静電気保護回路の等価回路図であ
る。
る。
１００，２００ シリコン基板
１０２，２０４ Ｐ型ウェル
１０４，２０２ Ｎ型ウェル
１１０，１１２，１２０，２１０，２１２，２２０ 素
子分離領域（ＳＴＩ） １１２，２１４ 第１のＰ型不純物拡散領域 １１４，２１２ 第１のＮ型不純物拡散領域 １２２，２２４ 第２のＰ型不純物拡散領域 １２４，２２２ 第２のＮ型不純物拡散領域 １２６，２２８ 第３のＮ型不純物拡散領域 １２８，２２６ 第３のＰ型不純物拡散領域 １３０，２３０ シリサイド層（低抵抗層） １４０，２４０ 信号端子 １４２ ＶＳＳ電源線 １５０，２５０ ツェナーダイオード １６０，２６０ サイリスタ １６２，２６４ ＮＰＮバイポーラトランジスタ １６４，２６２ ＰＮＰバイポーラトランジスタ １７２，２７２ 抵抗 １８０ Ｎ型ＭＯＳトランジスタ ２４２ ＶＤＤ電源線 ２８０ Ｐ型ＭＯＳトランジスタ
子分離領域（ＳＴＩ） １１２，２１４ 第１のＰ型不純物拡散領域 １１４，２１２ 第１のＮ型不純物拡散領域 １２２，２２４ 第２のＰ型不純物拡散領域 １２４，２２２ 第２のＮ型不純物拡散領域 １２６，２２８ 第３のＮ型不純物拡散領域 １２８，２２６ 第３のＰ型不純物拡散領域 １３０，２３０ シリサイド層（低抵抗層） １４０，２４０ 信号端子 １４２ ＶＳＳ電源線 １５０，２５０ ツェナーダイオード １６０，２６０ サイリスタ １６２，２６４ ＮＰＮバイポーラトランジスタ １６４，２６２ ＰＮＰバイポーラトランジスタ １７２，２７２ 抵抗 １８０ Ｎ型ＭＯＳトランジスタ ２４２ ＶＤＤ電源線 ２８０ Ｐ型ＭＯＳトランジスタ
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/085 - 27/092
H01L 21/8234 - 21/8238
H01L 27/04
Claims (8)
- 【請求項１】 信号端子に印加される正極性の静電気を
ＶＳＳ電源線側に放電させる静電気保護回路を内蔵した
半導体装置において、 半導体基板と、 前記半導体基板上に形成されたＰ型及びＮ型ウェル領域
と、 前記Ｐ型ウェル領域の表層に形成された第１のＰ型不純
物拡散領域と、 前記Ｐ型ウェル領域の表層にて形成され、前記第１のＰ
型不純物拡散領域と電気的に絶縁された第１のＮ型不純
物拡散領域と、 前記Ｐ型ウェル領域の表層に形成され、前記第１のＮ型
不純物拡散領域と電気的に絶縁された第２のＰ型不純物
拡散領域と、 前記第２のＰ型不純物拡散領域と隣接して、前記Ｐ型及
びＮ型ウェル領域の表層に形成された第２のＮ型不純物
拡散領域と、 前記Ｐ型ウェル領域にて、前記第２のＰ型及び第２のＮ
型不純物拡散領域の下面に接合された第３のＮ型不純物
拡散領域と、 前記第３のＮ型不純物拡散領域の下面に接合された第３
のＰ型不純物拡散領域と、 前記第２のＰ型及びＮ型不純物拡散領域の表面に形成さ
れた低抵抗層と、 を有し、 前記第３のＮ型及びＰ型不純物拡散領域同士のＰＮ接合
にてツェナーダイオードが構成され、 前記第１のＮ型不純物拡散領域、前記Ｐ型ウェル領域及
び前記Ｎ型ウェル領域にてＮＰＮバイポーラトランジス
タが構成され、 前記第２のＰ型不純物拡散領域、前記第３のＮ型不純物
拡散領域及び前記第３のＰ型不純物拡散領域にてＰＮＰ
バイポーラトランジスタが構成され、 前記信号端子が、前記低抵抗層を介して前記第２のＰ型
及びＮ型不純物拡散領域に接続され、 前記ＶＳＳ電源線が、第１のＰ型及びＮ型不純物拡散領
域に接続されていることを特徴とする半導体装置。 - 【請求項２】 請求項１において、 前記信号端子と前記ＶＳＳ電源線との間には、前記信号
端子をＶＳＳ電位に設定するＮ型ＭＯＳトランジスタが
設けられ、 前記ツェナーダイオードのブレークダウン開始電圧が、
前記Ｎ型ＭＯＳトランジスタのブレイクダウン開始電圧
より低く設定されていることを特徴とする半導体装置。 - 【請求項３】 請求項１または２において、 前記第２のＰ型不純物拡散領域、前記第３のＮ型不純物
拡散領域及び前記第３のＰ型不純物拡散領域と、前記第
１のＮ型拡散領域とは、シャロートレンチアイソレレー
ションにて電気的に絶縁されていることを特徴とする半
導体装置。 - 【請求項４】 請求項１乃至３のいずれかにおいて、 前記第１のＰ型不純物拡散領域と、前記第１のＮ型拡散
領域とは、シャロートレンチアイソレレーションにて電
気的に絶縁されていることを特徴とする半導体装置。 - 【請求項５】 信号端子に印加される負極性の静電気を
ＶＤＤ電源線側に放電させる静電気保護回路を内蔵した
半導体装置において、 半導体基板と、 前記半導体基板上に形成されたＮ型及びＰ型ウェル領域
と、 前記Ｎ型ウェル領域の表層に形成された第１のＮ型不純
物拡散領域と、 前記Ｎ型ウェル領域の表層にて形成され、前記第１のＮ
型不純物拡散領域と電気的に絶縁された第１のＰ型不純
物拡散領域と、 前記Ｎ型ウェル領域の表層に形成され、前記第１のＰ型
不純物拡散領域と電気的に絶縁された第２のＮ型不純物
拡散領域と、 前記第２のＮ型不純物拡散領域と隣接して、前記Ｎ型及
びＰ型ウェル領域の表層に形成された第２のＰ型不純物
拡散領域と、 前記Ｎ型ウェル領域にて、前記第２のＮ型及び第２のＰ
型不純物拡散領域の下面に接合された第３のＰ型不純物
拡散領域と、 前記第３のＰ型不純物拡散領域の下面に接合された第３
のＮ型不純物拡散領域と、 前記第２のＮ型及びＰ型不純物拡散領域の表面に形成さ
れた低抵抗層と、 を有し、 前記第３のＰ型及びＮ型不純物拡散領域同士のＰＮ接合
にてツェナーダイオードが構成され、 前記第１のＰ型不純物拡散領域、前記Ｎ型ウェル領域及
び前記Ｐ型ウェル領域にてＰＮＰバイポーラトランジス
タが構成され、 前記第２のＮ型不純物拡散領域、前記第３のＰ型不純物
拡散領域及び前記第３のＮ型不純物拡散領域にてＮＰＮ
バイポーラトランジスタが構成され、 前記信号端子が、前記低抵抗層を介して前記第２のＮ型
及びＰ型不純物拡散領域に接続され、 前記ＶＤＤ電源線が、第１のＮ型及びＰ型不純物拡散領
域に接続されていることを特徴とする半導体装置。 - 【請求項６】 請求項５において、 前記信号端子と前記ＶＤＤ電源線との間には、前記信号
端子をＶＤＤ電位に設定するＰ型ＭＯＳトランジスタが
設けられ、 前記ツェナーダイオードのブレークダウン開始電圧が、
前記Ｐ型ＭＯＳトランジスタのブレイクダウン開始電圧
より低く設定されていることを特徴とする半導体装置。 - 【請求項７】 請求項５または６において、 前記第２のＮ型不純物拡散領域、前記第３のＰ型不純物
拡散領域及び前記第３のＮ型不純物拡散領域と、前記第
１のＰ型拡散領域とは、シャロートレンチアイソレレー
ションにて電気的に絶縁されていることを特徴とする半
導体装置。 - 【請求項８】 請求項５乃至７のいずれかにおいて、 前記第１のＮ型不純物拡散領域と、前記第１のＰ型拡散
領域とは、シャロートレンチアイソレレーションにて電
気的に絶縁されていることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000172298A JP3422313B2 (ja) | 2000-06-08 | 2000-06-08 | 静電気保護回路が内蔵された半導体装置 |
| US09/873,370 US6653689B2 (en) | 2000-06-08 | 2001-06-05 | Semiconductor device having electrostatic protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000172298A JP3422313B2 (ja) | 2000-06-08 | 2000-06-08 | 静電気保護回路が内蔵された半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001351986A JP2001351986A (ja) | 2001-12-21 |
| JP3422313B2 true JP3422313B2 (ja) | 2003-06-30 |
Family
ID=18674717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000172298A Expired - Fee Related JP3422313B2 (ja) | 2000-06-08 | 2000-06-08 | 静電気保護回路が内蔵された半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6653689B2 (ja) |
| JP (1) | JP3422313B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8159033B2 (en) | 2008-03-27 | 2012-04-17 | Lapis Semiconductor Co., Ltd. | ESD protection device and manufacturing method thereof |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6603177B2 (en) * | 2001-05-18 | 2003-08-05 | United Microelectronics Corp. | Electrostatic discharge protection circuit device |
| US7196889B2 (en) * | 2002-11-15 | 2007-03-27 | Medtronic, Inc. | Zener triggered overvoltage protection device |
| US7282771B2 (en) * | 2005-01-25 | 2007-10-16 | International Business Machines Corporation | Structure and method for latchup suppression |
| US20070023866A1 (en) * | 2005-07-27 | 2007-02-01 | International Business Machines Corporation | Vertical silicon controlled rectifier electro-static discharge protection device in bi-cmos technology |
| KR100628246B1 (ko) * | 2005-08-11 | 2006-09-27 | 동부일렉트로닉스 주식회사 | 이에스디(ｅｓｄ) 보호 회로 및 그 제조 방법 |
| KR100672681B1 (ko) * | 2005-12-28 | 2007-01-24 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터의 제조방법 |
| DE602007005289D1 (de) * | 2006-01-24 | 2010-04-29 | St Microelectronics Sa | Schutzschaltung für eine integrierte Schaltung gegen parasitäre latch-up Phänomene |
| KR101522530B1 (ko) * | 2008-12-24 | 2015-05-26 | 주식회사 동부하이텍 | 정전기 방전 보호 소자 및 그 제조 방법 |
| KR102242564B1 (ko) | 2014-08-29 | 2021-04-20 | 삼성전자주식회사 | 고-저항 영역을 갖는 반도체 소자 및 그 형성 방법 |
| KR102256043B1 (ko) | 2014-09-04 | 2021-05-27 | 삼성전자주식회사 | 정전기 방전 보호 소자 |
| JP6714824B2 (ja) | 2016-02-23 | 2020-07-01 | セイコーエプソン株式会社 | 静電気保護回路、半導体集積回路装置、及び、電子機器 |
| US20220343987A1 (en) * | 2021-04-23 | 2022-10-27 | Changxin Memory Technologies, Inc. | OTP Memory and Method for Manufacturing thereof, and OTP Circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US856214A (en) * | 1907-01-28 | 1907-06-11 | Anton J Berger | Door-lock. |
| JPS622660A (ja) | 1985-06-28 | 1987-01-08 | Nec Corp | 半導体装置 |
| FR2683947B1 (fr) * | 1991-11-18 | 1994-02-18 | Sgs Thomson Microelectronics Sa | Diode de protection monolithique basse tension a faible capacite. |
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| US5519242A (en) * | 1994-08-17 | 1996-05-21 | David Sarnoff Research Center, Inc. | Electrostatic discharge protection circuit for a NMOS or lateral NPN transistor |
| JP2783191B2 (ja) | 1995-06-15 | 1998-08-06 | 日本電気株式会社 | 半導体装置の保護回路 |
| US5856214A (en) * | 1996-03-04 | 1999-01-05 | Winbond Electronics Corp. | Method of fabricating a low voltage zener-triggered SCR for ESD protection in integrated circuits |
| JP2755570B2 (ja) | 1996-04-23 | 1998-05-20 | 華邦電子股▲ふん▼有限公司 | 静電気放電保護回路の製造方法 |
-
2000
- 2000-06-08 JP JP2000172298A patent/JP3422313B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-05 US US09/873,370 patent/US6653689B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6653689B2 (en) | 2003-11-25 |
| US20020020881A1 (en) | 2002-02-21 |
| JP2001351986A (ja) | 2001-12-21 |
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| Date | Code | Title | Description |
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