JP2000216277A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】 回路内に侵入する静電気から内部素子を保護
するために保護素子を使用することは従来から行われて
いるが、製造時のバラツキ等により内部トランジスタ側
に静電気が流入して損傷が生ずることは完全には防止で
きていない。本発明は前記内部トランジスタへの静電気
の流入を完全に防止できる半導体装置を提供することを
目的とする。 【解決手段】 内部トランジスタのコレクタとして機能
する第１埋込層２とエミッタ拡散層１０間の電気抵抗値
を、保護素子のコレクタとして機能する第２埋込層３と
エミッタ拡散層１０間の電気抵抗値より大きくして、回
路に侵入する静電気を流れ易い保護素子側に導いて放電
させ、前記内部トランジスタを保護する。前記電気抵抗
値の差を適宜設定することにより、製造時のバラツキや
運転条件等に起因する内部トランジスタへの静電気の流
入を確実に防止する。
するために保護素子を使用することは従来から行われて
いるが、製造時のバラツキ等により内部トランジスタ側
に静電気が流入して損傷が生ずることは完全には防止で
きていない。本発明は前記内部トランジスタへの静電気
の流入を完全に防止できる半導体装置を提供することを
目的とする。 【解決手段】 内部トランジスタのコレクタとして機能
する第１埋込層２とエミッタ拡散層１０間の電気抵抗値
を、保護素子のコレクタとして機能する第２埋込層３と
エミッタ拡散層１０間の電気抵抗値より大きくして、回
路に侵入する静電気を流れ易い保護素子側に導いて放電
させ、前記内部トランジスタを保護する。前記電気抵抗
値の差を適宜設定することにより、製造時のバラツキや
運転条件等に起因する内部トランジスタへの静電気の流
入を確実に防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、静電気から内部素
子を確実に保護するための半導体装置に関し、より詳細
には内部素子と保護素子を有し静電気エネルギーを保護
素子を通して放電させることにより前記内部素子を保護
できるようにした半導体装置に関する。
子を確実に保護するための半導体装置に関し、より詳細
には内部素子と保護素子を有し静電気エネルギーを保護
素子を通して放電させることにより前記内部素子を保護
できるようにした半導体装置に関する。
【０００２】
【従来の技術】半導体装置では、侵入する静電気から内
部素子を保護するため入出力端子に保護素子を接続する
方法が一般的に取られている。この方法は、内部素子に
侵入する前に静電気エネルギーが保護素子を通して接地
線（ＧＮＤ）や電源線（ＶＣＣ）に放出されるため、内
部素子が保護されるという機構である。特にバイポーラ
半導体装置では、高速性追求のため寄生容量の低減が必
須であり、コレクタ・ベース接合およびベース・エミッ
タ接合深さが浅くなってきている。そのため、静電気が
内部素子（バイポーラトランジスタ）に侵入した場合、
電界集中が起こりやすいので静電破壊が起こりやすくな
ってきており、保護素子の高性能化が従来から工夫され
てきた。
部素子を保護するため入出力端子に保護素子を接続する
方法が一般的に取られている。この方法は、内部素子に
侵入する前に静電気エネルギーが保護素子を通して接地
線（ＧＮＤ）や電源線（ＶＣＣ）に放出されるため、内
部素子が保護されるという機構である。特にバイポーラ
半導体装置では、高速性追求のため寄生容量の低減が必
須であり、コレクタ・ベース接合およびベース・エミッ
タ接合深さが浅くなってきている。そのため、静電気が
内部素子（バイポーラトランジスタ）に侵入した場合、
電界集中が起こりやすいので静電破壊が起こりやすくな
ってきており、保護素子の高性能化が従来から工夫され
てきた。
【０００３】特開平４−２２１６３公報に従来の保護素
子を有する半導体装置が記載されている。従来の半導体
装置の回路構成の一例（従来例１）を図１３に、その半
導体の断面図を図１４に示す。動作原理は順方向の放電
のみでなく逆方向で動作させる構造のものであり、その
動作はｐｎ接合のブレークダウン現象を利用している。
図１３で示したように、従来例１では、バイポーラトラ
ンジスタはエミッタとベースを短絡してあり、静電気が
入るとベース・コレクタ間のブレークダウン電圧に達し
た時点でベース電流が流れる。ベース抵抗によりブレー
クダウン電流を引き金として、バイポーラトランジスタ
の動作が生じ、その増幅率ｈｆｅが５０〜１５０と高い
ために、放電経路はブレークダウンによるベース・コレ
クタ間のパスから、バイポーラ動作によるコレクタ・エ
ミッタ間のパスに切り替わることになる。このバイポー
ラ動作により瞬時に放電が完了するため、保護素子とし
て機能する。ただし瞬間的に大電流が流れるため、保護
素子自身が破壊しないようサイズを内部トランジスタに
比べ大きくする必要がある。
子を有する半導体装置が記載されている。従来の半導体
装置の回路構成の一例（従来例１）を図１３に、その半
導体の断面図を図１４に示す。動作原理は順方向の放電
のみでなく逆方向で動作させる構造のものであり、その
動作はｐｎ接合のブレークダウン現象を利用している。
図１３で示したように、従来例１では、バイポーラトラ
ンジスタはエミッタとベースを短絡してあり、静電気が
入るとベース・コレクタ間のブレークダウン電圧に達し
た時点でベース電流が流れる。ベース抵抗によりブレー
クダウン電流を引き金として、バイポーラトランジスタ
の動作が生じ、その増幅率ｈｆｅが５０〜１５０と高い
ために、放電経路はブレークダウンによるベース・コレ
クタ間のパスから、バイポーラ動作によるコレクタ・エ
ミッタ間のパスに切り替わることになる。このバイポー
ラ動作により瞬時に放電が完了するため、保護素子とし
て機能する。ただし瞬間的に大電流が流れるため、保護
素子自身が破壊しないようサイズを内部トランジスタに
比べ大きくする必要がある。
【０００４】図１４の断面図に示したように従来の半導
体装置は、Ｐ型シリコン基板１０１にＮ型エピタキシャ
ル層１０２が形成されており、前記Ｐ型シリコン基板１
０１とＮ型エピタキシャル層１０２の間にＮ型埋込層１
０３が設けられており、Ｎ型埋込層１０３上のＮ型エピ
タキシャル層１０２がバイポーラトランジスタの真性コ
レクタ領域となるように構成されている。フィールド酸
化膜１１０は、拡散層以外の領域を選択的に酸化膜で置
き換えた領域であり、その下部に形成されるＰ型絶縁層
１０４はトランジスタの側面を囲む位置に形成されたア
イソレーション層で、半導体基板１０１の表面に達する
深さとなるように形成されている。
体装置は、Ｐ型シリコン基板１０１にＮ型エピタキシャ
ル層１０２が形成されており、前記Ｐ型シリコン基板１
０１とＮ型エピタキシャル層１０２の間にＮ型埋込層１
０３が設けられており、Ｎ型埋込層１０３上のＮ型エピ
タキシャル層１０２がバイポーラトランジスタの真性コ
レクタ領域となるように構成されている。フィールド酸
化膜１１０は、拡散層以外の領域を選択的に酸化膜で置
き換えた領域であり、その下部に形成されるＰ型絶縁層
１０４はトランジスタの側面を囲む位置に形成されたア
イソレーション層で、半導体基板１０１の表面に達する
深さとなるように形成されている。
【０００５】ベース拡散層１０５は、Ｎ型埋込層１０３
上方に形成されたＰ型拡散層であり、該ベース拡散層１
０５内にＮ型拡散層であるエミッタ拡散層１０６が形成
されている。コレクタ高濃度拡散層１０７はコレクタ電
極とＮ型埋込層１０３の間に形成されたＮ型高濃度拡散
層であり、コレクタ高濃度拡散層１０７を通して埋め込
み層１０３に電圧を印加するように構成されている。シ
リコン酸化膜１０８は、Ｎ型エピタキシャル層１０２を
覆う絶縁膜であり、このシリコン酸化膜１０８の、ベー
ス拡散層１０５、エミッタ拡散層１０６、コレクタ高濃
度拡散層１０７に対応する箇所にはそれぞれコンタクト
ホールが形成されている。コンタクト上にはアルミニウ
ム電極１０９が形成さており、ベース電極とエミッタ電
極が短絡している。
上方に形成されたＰ型拡散層であり、該ベース拡散層１
０５内にＮ型拡散層であるエミッタ拡散層１０６が形成
されている。コレクタ高濃度拡散層１０７はコレクタ電
極とＮ型埋込層１０３の間に形成されたＮ型高濃度拡散
層であり、コレクタ高濃度拡散層１０７を通して埋め込
み層１０３に電圧を印加するように構成されている。シ
リコン酸化膜１０８は、Ｎ型エピタキシャル層１０２を
覆う絶縁膜であり、このシリコン酸化膜１０８の、ベー
ス拡散層１０５、エミッタ拡散層１０６、コレクタ高濃
度拡散層１０７に対応する箇所にはそれぞれコンタクト
ホールが形成されている。コンタクト上にはアルミニウ
ム電極１０９が形成さており、ベース電極とエミッタ電
極が短絡している。
【０００６】
【発明が解決しようとする課題】従来例１の保護素子と
してのバイポーラトランジスタでは、ブレークダウン開
始電圧がベース・コレクタ接合耐圧で決定されており、
内部トランジスタと比べ大差がない（保護素子と内部素
子のトランジスタは基本的には、同じ構造のトランジス
タである）。そのため、通常は放電パスが大きい（サイ
ズが大きい）保護素子を使用してこの保護素子で選択的
に放電されるよう設計するが、製造バラツキ等により、
内部トランジスタのベース・コレクタ接合耐圧が保護素
子のトランジスタのベース・コレクタ接合耐圧より低く
なった場合、内部トランジスタの方で先に放電が始ま
り、破壊してしまうという不具合が発生する。
してのバイポーラトランジスタでは、ブレークダウン開
始電圧がベース・コレクタ接合耐圧で決定されており、
内部トランジスタと比べ大差がない（保護素子と内部素
子のトランジスタは基本的には、同じ構造のトランジス
タである）。そのため、通常は放電パスが大きい（サイ
ズが大きい）保護素子を使用してこの保護素子で選択的
に放電されるよう設計するが、製造バラツキ等により、
内部トランジスタのベース・コレクタ接合耐圧が保護素
子のトランジスタのベース・コレクタ接合耐圧より低く
なった場合、内部トランジスタの方で先に放電が始ま
り、破壊してしまうという不具合が発生する。
【０００７】この点を改善した従来例２の回路構成を図
１５に示す。なお図１５の回路の半導体の図１４に対応
する断面図は、従来例１と短絡している電極が変わるだ
けなので、省略する。この回路ではコレクタとエミッタ
とを通常とは逆に接続し、コレクタとベースを短絡す
る。このためエミッタ・ベース間に電圧がかかり、エミ
ッタ・ベース間にブレークダウンが始まると、ベース抵
抗によりブレークダウン電流を引き金として、バイポー
ラトランジスタの逆方向動作が生じる。その増幅率逆ｈ
ｆｅは約１と高くないために、放電経路はブレークダウ
ン電流とエミッタ・コレクタ間の２電流に分割される。
この図１５の従来例２では分割されることにより、早く
放電が完了する。
１５に示す。なお図１５の回路の半導体の図１４に対応
する断面図は、従来例１と短絡している電極が変わるだ
けなので、省略する。この回路ではコレクタとエミッタ
とを通常とは逆に接続し、コレクタとベースを短絡す
る。このためエミッタ・ベース間に電圧がかかり、エミ
ッタ・ベース間にブレークダウンが始まると、ベース抵
抗によりブレークダウン電流を引き金として、バイポー
ラトランジスタの逆方向動作が生じる。その増幅率逆ｈ
ｆｅは約１と高くないために、放電経路はブレークダウ
ン電流とエミッタ・コレクタ間の２電流に分割される。
この図１５の従来例２では分割されることにより、早く
放電が完了する。
【０００８】しかもエミッタ・ベース接合耐圧は、内部
トランジスタのベース・コレクタ接合耐圧に比べ、通常
１／２以下と低いので、最初に放電が始まるのは保護素
子であるというメリットがある。しかしながら、従来例
２では、高速化要求のため、エミッタ拡散層を薄くする
と、ブレークダウン電流（エミッタ電極とベース電極間
を流れる電流）密度が増加するため、破壊しやすくなる
という欠点を有していた。そのため本発明は、破壊に対
する十分な耐性を有しかつバイポーラトランジスタであ
る内部素子を保護し得る半導体装置及びその製造方法を
提供することを目的とする。
トランジスタのベース・コレクタ接合耐圧に比べ、通常
１／２以下と低いので、最初に放電が始まるのは保護素
子であるというメリットがある。しかしながら、従来例
２では、高速化要求のため、エミッタ拡散層を薄くする
と、ブレークダウン電流（エミッタ電極とベース電極間
を流れる電流）密度が増加するため、破壊しやすくなる
という欠点を有していた。そのため本発明は、破壊に対
する十分な耐性を有しかつバイポーラトランジスタであ
る内部素子を保護し得る半導体装置及びその製造方法を
提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するため
の本発明は、保護素子がバイポーラトランジスタである
場合は該バイポーラトランジスタと内部素子のそれぞれ
の埋込層の深さを後者の方が深くなるようにし、又は各
埋込層とそれぞれのベース層又はエミッタ層との電気抵
抗（より正確にはベース端子から埋込層を通ってコレク
タ端子に到る全抵抗であり、この抵抗をコレクタ飽和抵
抗と呼ぶ）又は層間距離を保護素子の方が内部素子より
小さくなるようにした半導体装置、及びその製造方法で
ある。本発明の半導体装置に静電気が発生すると、従来
例１で説明したように、まずベース・コレクタ接合のブ
レークダウン現象を起こすように作用するが、ベース・
コレクタ接合耐圧は、ベース接合から埋込層までの距離
が遠い程耐圧は高くなる。この理由は、逆電圧が増加す
るにつれて空乏層は、濃度の低い真性コレクタ側でどん
どん延びていく。ところが空乏層が埋込層に到達してし
まうと、濃度が高いため延びていくことが困難となる。
延びていけなくなると電界が強くなり、アバランシェブ
レークダウンが生じるためである。
の本発明は、保護素子がバイポーラトランジスタである
場合は該バイポーラトランジスタと内部素子のそれぞれ
の埋込層の深さを後者の方が深くなるようにし、又は各
埋込層とそれぞれのベース層又はエミッタ層との電気抵
抗（より正確にはベース端子から埋込層を通ってコレク
タ端子に到る全抵抗であり、この抵抗をコレクタ飽和抵
抗と呼ぶ）又は層間距離を保護素子の方が内部素子より
小さくなるようにした半導体装置、及びその製造方法で
ある。本発明の半導体装置に静電気が発生すると、従来
例１で説明したように、まずベース・コレクタ接合のブ
レークダウン現象を起こすように作用するが、ベース・
コレクタ接合耐圧は、ベース接合から埋込層までの距離
が遠い程耐圧は高くなる。この理由は、逆電圧が増加す
るにつれて空乏層は、濃度の低い真性コレクタ側でどん
どん延びていく。ところが空乏層が埋込層に到達してし
まうと、濃度が高いため延びていくことが困難となる。
延びていけなくなると電界が強くなり、アバランシェブ
レークダウンが生じるためである。
【００１０】よって、本発明の場合、保護素子のベース
・コレクタ接合耐圧は内部トランジスタのベース・コレ
クタ接合耐圧より必ず低いので、従来例１の欠点、つま
り製造バラツキ等により、内部トランジスタのベース・
コレクタ接合耐圧が保護素子のトランジスタのベース・
コレクタ接合耐圧より低くなった場合、内部トランジス
タの方で先に放電が始まり、破壊してしまうという問題
点を回避できる。また、ブレークダウン電流経路より、
バイポーラ動作による電流経路が主経路となるので、従
来例２の欠点、つまりブレークダウンによる素子の破壊
も回避でき、高速化対応でエミッタ・ベース接合を浅く
することができる。又本発明では保護素子としてＭＯＳ
トランジスタを使用することもできる。ＭＯＳトランジ
スタの場合にはソース−ドレーン間距離（又はソース−
ドレーン間の抵抗）が小さい場合（例えば数μｍ以下）
にはソース−ドレーン間に電流が流れやすく通常のバイ
ポーラトランジスタ（内部素子）の保護素子として機能
する。従って保護素子としてＭＯＳトランジスタを使用
する場合にはソース−ドレーン間距離の小さいトランジ
スタを選択することが望ましい。ソース−ドレーン間距
離が長くなると、前述の保護素子としてバイポーラトラ
ンジスタを使用する場合と同様に、ソース又はドレーン
と埋込層との間の距離や電気抵抗（耐圧）が問題にな
り、この耐圧が保護されるべき内部素子より小さくなる
ように設計する。
・コレクタ接合耐圧は内部トランジスタのベース・コレ
クタ接合耐圧より必ず低いので、従来例１の欠点、つま
り製造バラツキ等により、内部トランジスタのベース・
コレクタ接合耐圧が保護素子のトランジスタのベース・
コレクタ接合耐圧より低くなった場合、内部トランジス
タの方で先に放電が始まり、破壊してしまうという問題
点を回避できる。また、ブレークダウン電流経路より、
バイポーラ動作による電流経路が主経路となるので、従
来例２の欠点、つまりブレークダウンによる素子の破壊
も回避でき、高速化対応でエミッタ・ベース接合を浅く
することができる。又本発明では保護素子としてＭＯＳ
トランジスタを使用することもできる。ＭＯＳトランジ
スタの場合にはソース−ドレーン間距離（又はソース−
ドレーン間の抵抗）が小さい場合（例えば数μｍ以下）
にはソース−ドレーン間に電流が流れやすく通常のバイ
ポーラトランジスタ（内部素子）の保護素子として機能
する。従って保護素子としてＭＯＳトランジスタを使用
する場合にはソース−ドレーン間距離の小さいトランジ
スタを選択することが望ましい。ソース−ドレーン間距
離が長くなると、前述の保護素子としてバイポーラトラ
ンジスタを使用する場合と同様に、ソース又はドレーン
と埋込層との間の距離や電気抵抗（耐圧）が問題にな
り、この耐圧が保護されるべき内部素子より小さくなる
ように設計する。
【００１１】
【発明の実施の形態】図１は、本発明に係る半導体の実
施形態１を示す断面図、図２は図１の半導体を使用する
回路図の例である。Ｐ型シリコン基板１上に、深さの深
い第１の埋込層２と深さの浅い第２の埋込層３が形成さ
れている。ここで深さとは両埋込層の下面の高さを意味
し、両埋込層の厚さが同じであれば両埋込層の上面の高
さと同じ意味であり、図１の場合は第１の埋込層２の下
面が第２の埋込層３の下面より低い位置にあり、両埋込
層の厚さが等しいため、第１の埋込層２の上面も第２の
埋込層３の上面より低い位置にある。前記第１の埋込層
２及び第２の埋込層３の両者の上にはそれぞれ真性コレ
クタ領域２０、２０ａが形成され、前記両埋込層の深さ
分だけ第１の埋込層２側の真性コレクタ領域２０の厚さ
が第２の埋込層３側の真性コレクタ領域２０ａの厚さよ
り薄くなっている。
施形態１を示す断面図、図２は図１の半導体を使用する
回路図の例である。Ｐ型シリコン基板１上に、深さの深
い第１の埋込層２と深さの浅い第２の埋込層３が形成さ
れている。ここで深さとは両埋込層の下面の高さを意味
し、両埋込層の厚さが同じであれば両埋込層の上面の高
さと同じ意味であり、図１の場合は第１の埋込層２の下
面が第２の埋込層３の下面より低い位置にあり、両埋込
層の厚さが等しいため、第１の埋込層２の上面も第２の
埋込層３の上面より低い位置にある。前記第１の埋込層
２及び第２の埋込層３の両者の上にはそれぞれ真性コレ
クタ領域２０、２０ａが形成され、前記両埋込層の深さ
分だけ第１の埋込層２側の真性コレクタ領域２０の厚さ
が第２の埋込層３側の真性コレクタ領域２０ａの厚さよ
り薄くなっている。
【００１２】Ｐ型絶縁層４はトランジスタの側面を囲む
位置に形成されたアイソレーション層で、Ｐ型シリコン
基板１と接続され、前記Ｐ型絶縁層４の上部に形成され
たフィールド酸化膜５は、拡散層以外の領域を選択的に
酸化膜で置き換えた領域である。前記両真性コレクタ領
域２０、２０ａ内には、それぞれＰ型拡散層である外部
ベース拡散層７および真性ベース拡散層８が形成され、
該真性ベース拡散層８内にＮ型ポリシリコン膜９を拡散
源として形成されたエミッタ拡散層１０が形成されてい
る。
位置に形成されたアイソレーション層で、Ｐ型シリコン
基板１と接続され、前記Ｐ型絶縁層４の上部に形成され
たフィールド酸化膜５は、拡散層以外の領域を選択的に
酸化膜で置き換えた領域である。前記両真性コレクタ領
域２０、２０ａ内には、それぞれＰ型拡散層である外部
ベース拡散層７および真性ベース拡散層８が形成され、
該真性ベース拡散層８内にＮ型ポリシリコン膜９を拡散
源として形成されたエミッタ拡散層１０が形成されてい
る。
【００１３】第１の絶縁膜１１は前記真性ベース拡散層
８とエミッタ拡散層１０を分離する絶縁膜であり、窓部
で前記エミッタ拡散層１０が形成されている。コレクタ
高濃度拡散層６は保護素子及び内部素子のそれぞれのコ
レクタ電極とＮ型埋込層２および３の間に形成されたＮ
型高濃度拡散層であり、コレクタ高濃度拡散層６を通し
て埋め込み層２および３に電圧を印加するように構成さ
れている。
８とエミッタ拡散層１０を分離する絶縁膜であり、窓部
で前記エミッタ拡散層１０が形成されている。コレクタ
高濃度拡散層６は保護素子及び内部素子のそれぞれのコ
レクタ電極とＮ型埋込層２および３の間に形成されたＮ
型高濃度拡散層であり、コレクタ高濃度拡散層６を通し
て埋め込み層２および３に電圧を印加するように構成さ
れている。
【００１４】第２の絶縁膜１２は第１の絶縁膜１１とＮ
型ポリシリコン膜９上に形成された絶縁膜であり、この
第２の絶縁膜１２の、外部ベース拡散層７、Ｎ型ポリシ
リコン膜９、コレクタ高濃度拡散層６に対応する箇所に
はそれぞれコンタクトホールが形成されている。コンタ
クト上にはアルミニウム電極１４が形成されており、保
護素子では、ベース電極とエミッタ電極が短絡してい
る。図２の回路図では、符号Ｔｒ１が図１の内部トラン
ジスタであり、Ｔｒ２が図１の保護素子である。図２で
示したように、保護素子Ｔｒ２は回路の入力側に接続し
ても（図２（ａ））、出力側に接続しても（図２
（ｂ））も良く、いずれの場合も内部トランジスタＴｒ
１を静電気から保護できる。
型ポリシリコン膜９上に形成された絶縁膜であり、この
第２の絶縁膜１２の、外部ベース拡散層７、Ｎ型ポリシ
リコン膜９、コレクタ高濃度拡散層６に対応する箇所に
はそれぞれコンタクトホールが形成されている。コンタ
クト上にはアルミニウム電極１４が形成されており、保
護素子では、ベース電極とエミッタ電極が短絡してい
る。図２の回路図では、符号Ｔｒ１が図１の内部トラン
ジスタであり、Ｔｒ２が図１の保護素子である。図２で
示したように、保護素子Ｔｒ２は回路の入力側に接続し
ても（図２（ａ））、出力側に接続しても（図２
（ｂ））も良く、いずれの場合も内部トランジスタＴｒ
１を静電気から保護できる。
【００１５】図３は、本発明に係る半導体の実施形態２
を示す断面図、図４は図３の半導体を使用した回路図の
例である。本実施形態は実施形態１の改良に関わるもの
であり、同一素子には同一符号を付して説明を省略す
る。本実施形態は、深さの浅い第２の埋込層３上にバイ
ポーラトランジスタの代わりにＰｃｈＭＯＳトランジス
タを保護素子として有している。図３では、実施形態１
の図１における真性コレクタ領域２０ａの代わりにＮウ
ェル領域２１が形成されている。フィールド酸化膜５
は、拡散層以外の領域を選択的に酸化膜で置き換えた領
域であり、その下部に形成されるＰ型絶縁層４はトラン
ジスタの側面を囲む位置に形成されたアイソレーション
層で、Ｐ型シリコン基板１と接続されている。
を示す断面図、図４は図３の半導体を使用した回路図の
例である。本実施形態は実施形態１の改良に関わるもの
であり、同一素子には同一符号を付して説明を省略す
る。本実施形態は、深さの浅い第２の埋込層３上にバイ
ポーラトランジスタの代わりにＰｃｈＭＯＳトランジス
タを保護素子として有している。図３では、実施形態１
の図１における真性コレクタ領域２０ａの代わりにＮウ
ェル領域２１が形成されている。フィールド酸化膜５
は、拡散層以外の領域を選択的に酸化膜で置き換えた領
域であり、その下部に形成されるＰ型絶縁層４はトラン
ジスタの側面を囲む位置に形成されたアイソレーション
層で、Ｐ型シリコン基板１と接続されている。
【００１６】一方保護素子では、外部ベース拡散層７が
ソース・ドレイン拡散層となっており、真性ベース拡散
層８がＬＤＤ拡散層となっている。前記Ｎウェル領域２
１上に、ゲート酸化膜１５−ゲートポリシリコン膜１６
−高融点金属膜１７の順に積層され、更にこれらの膜の
側面がサイドウォール膜１８により包囲され、更にこれ
らの上が第１の絶縁膜１１で被覆され、更に該第１のの
絶縁膜１１及びＮ型ポリシリコン膜上が第２の絶縁膜で
被覆され、かつ外部ベース拡散層７、Ｎ型ポリシリコン
膜９、コレクタ高濃度拡散層６上、保護素子ソース・ド
レインに対応する第１の絶縁膜１２の箇所にそれぞれコ
ンタクトホールが形成されて、ＭＯＳトランジスタが構
成されている。
ソース・ドレイン拡散層となっており、真性ベース拡散
層８がＬＤＤ拡散層となっている。前記Ｎウェル領域２
１上に、ゲート酸化膜１５−ゲートポリシリコン膜１６
−高融点金属膜１７の順に積層され、更にこれらの膜の
側面がサイドウォール膜１８により包囲され、更にこれ
らの上が第１の絶縁膜１１で被覆され、更に該第１のの
絶縁膜１１及びＮ型ポリシリコン膜上が第２の絶縁膜で
被覆され、かつ外部ベース拡散層７、Ｎ型ポリシリコン
膜９、コレクタ高濃度拡散層６上、保護素子ソース・ド
レインに対応する第１の絶縁膜１２の箇所にそれぞれコ
ンタクトホールが形成されて、ＭＯＳトランジスタが構
成されている。
【００１７】実施の形態１では、保護素子が働きだす電
圧を第２の埋込層３を浅くすることによりベース・コレ
クタ耐圧を低くしている。本実施形態では、さらに低く
することを目的としている。ＰｃｈＭＯＳトランジスタ
の場合、ドレイン・ソース耐圧はゲートＬが太い場合、
接合耐圧すなわち前述のベース・コレクタ耐圧と同じ値
であるが、Ｌを細くしていくと、耐圧が低下してくる。
よって適当なＬを選べば、働きだす電圧をさらに低くす
ることができる。図４の回路図では、符号Ｔｒ１が図１
の内部トランジスタであり、Ｔｒ３が図３の保護素子で
ある。図４で示したように、保護素子Ｔｒ３は回路の入
力側に接続しても（図４（ａ））、出力側に接続しても
（図４（ｂ））も良く、いずれの場合も内部トランジス
タＴｒ１を静電気から保護できる。
圧を第２の埋込層３を浅くすることによりベース・コレ
クタ耐圧を低くしている。本実施形態では、さらに低く
することを目的としている。ＰｃｈＭＯＳトランジスタ
の場合、ドレイン・ソース耐圧はゲートＬが太い場合、
接合耐圧すなわち前述のベース・コレクタ耐圧と同じ値
であるが、Ｌを細くしていくと、耐圧が低下してくる。
よって適当なＬを選べば、働きだす電圧をさらに低くす
ることができる。図４の回路図では、符号Ｔｒ１が図１
の内部トランジスタであり、Ｔｒ３が図３の保護素子で
ある。図４で示したように、保護素子Ｔｒ３は回路の入
力側に接続しても（図４（ａ））、出力側に接続しても
（図４（ｂ））も良く、いずれの場合も内部トランジス
タＴｒ１を静電気から保護できる。
【００１８】次に実施形態１の半導体の製造方法を説明
する。図５から図８は図１の半導体構造の製造工程を順
次示す断面図である。Ｐ型シリコン基板１上に選択酸化
技術を用い、拡散層分離用のフィールド酸化膜５を４０
０ｎｍ〜６００ｎｍの厚さで形成する。次に酸化シリコ
ン膜３１を２０〜４０ｎｍの厚さで、更に窒化シリコン
膜３２を１００〜３００ｎｍの厚さで形成する。次にコ
レクタ高濃度拡散層を形成する領域にＰ型シリコン基板
１に達する窓部を形成しリン拡散を８００℃〜９００℃
で行い、コレクタ高濃度拡散層６を形成する（図５）。
する。図５から図８は図１の半導体構造の製造工程を順
次示す断面図である。Ｐ型シリコン基板１上に選択酸化
技術を用い、拡散層分離用のフィールド酸化膜５を４０
０ｎｍ〜６００ｎｍの厚さで形成する。次に酸化シリコ
ン膜３１を２０〜４０ｎｍの厚さで、更に窒化シリコン
膜３２を１００〜３００ｎｍの厚さで形成する。次にコ
レクタ高濃度拡散層を形成する領域にＰ型シリコン基板
１に達する窓部を形成しリン拡散を８００℃〜９００℃
で行い、コレクタ高濃度拡散層６を形成する（図５）。
【００１９】次いで窓部を酸化した後窒化シリコン膜３
２を除去し、フォトリソグラフィー技術とイオン注入技
術を用いて各拡散層を形成する（図６）。第１の（深
い）Ｎ型埋込層２は、１ＭｅＶ〜１．５ＭｅＶでドーズ
量２〜８Ｅ１３というリンの高エネルギーイオン注入に
より形成される。第２の（浅い）Ｎ型埋込層３は７００
〜９００ＫｅＶでドーズ量２〜８Ｅ１３という第１の埋
込層の場合より低いリンの高エネルギーイオン注入によ
り形成される。なお真性コレクタ領域２０は、前記第１
のＮ型埋込層２および第２のＮ型埋込層３形成時に、Ｐ
型シリコン基板１との衝突でストップされるリン原子の
分布バラツキにより、自動的に形成される。
２を除去し、フォトリソグラフィー技術とイオン注入技
術を用いて各拡散層を形成する（図６）。第１の（深
い）Ｎ型埋込層２は、１ＭｅＶ〜１．５ＭｅＶでドーズ
量２〜８Ｅ１３というリンの高エネルギーイオン注入に
より形成される。第２の（浅い）Ｎ型埋込層３は７００
〜９００ＫｅＶでドーズ量２〜８Ｅ１３という第１の埋
込層の場合より低いリンの高エネルギーイオン注入によ
り形成される。なお真性コレクタ領域２０は、前記第１
のＮ型埋込層２および第２のＮ型埋込層３形成時に、Ｐ
型シリコン基板１との衝突でストップされるリン原子の
分布バラツキにより、自動的に形成される。
【００２０】Ｐ型絶縁層４は、２００〜４００ＫｅＶで
ドーズ量２〜６Ｅ１２、８０〜１５０ＫｅＶでドーズ量
１〜５Ｅ１２と２回のボロンイオン注入で形成される。
次いで前記酸化シリコン膜３１を除去したのち、第１の
絶縁膜１１としてシリコン酸化膜を１５０ｎｍ〜３００
ｎｍの厚さで形成し、フォトリソグラフィー技術とイオ
ン注入技術を用いて各拡散層を形成する。外部ベース拡
散層７は５０〜１００ＫｅＶでドーズ量１〜５Ｅ１５の
ボロンイオン注入で形成され、真性ベース拡散層８は５
０〜１００ＫｅＶでドーズ量１〜３Ｅ１３のボロンイオ
ン注入で形成される（図７）。
ドーズ量２〜６Ｅ１２、８０〜１５０ＫｅＶでドーズ量
１〜５Ｅ１２と２回のボロンイオン注入で形成される。
次いで前記酸化シリコン膜３１を除去したのち、第１の
絶縁膜１１としてシリコン酸化膜を１５０ｎｍ〜３００
ｎｍの厚さで形成し、フォトリソグラフィー技術とイオ
ン注入技術を用いて各拡散層を形成する。外部ベース拡
散層７は５０〜１００ＫｅＶでドーズ量１〜５Ｅ１５の
ボロンイオン注入で形成され、真性ベース拡散層８は５
０〜１００ＫｅＶでドーズ量１〜３Ｅ１３のボロンイオ
ン注入で形成される（図７）。
【００２１】前記第１の絶縁膜１１に真性ベース拡散層
８に達する窓を形成後、Ｎ型ポリシリコン膜９を１００
〜２００ｎｍの厚さで形成する。８００℃〜９００℃の
熱処理を行い、Ｎ型ポリシリコン膜９を拡散源として、
エミッタ拡散層１０を形成する。その後第２の絶縁膜１
２としてＢＰＳＧ膜を８００ｎｍ〜１０００ｎｍの厚さ
で形成し、公知であるスピンオングラス膜技術またはＣ
ＭＰ技術により平坦化を行う（図８）。その後、公知技
術でコンタクトを形成し、公知技術でコンタクト部をタ
ングステン膜１３で埋設し、公知技術でアルミニウム膜
１４を形成すると、第１図の示した半導体となる。
８に達する窓を形成後、Ｎ型ポリシリコン膜９を１００
〜２００ｎｍの厚さで形成する。８００℃〜９００℃の
熱処理を行い、Ｎ型ポリシリコン膜９を拡散源として、
エミッタ拡散層１０を形成する。その後第２の絶縁膜１
２としてＢＰＳＧ膜を８００ｎｍ〜１０００ｎｍの厚さ
で形成し、公知であるスピンオングラス膜技術またはＣ
ＭＰ技術により平坦化を行う（図８）。その後、公知技
術でコンタクトを形成し、公知技術でコンタクト部をタ
ングステン膜１３で埋設し、公知技術でアルミニウム膜
１４を形成すると、第１図の示した半導体となる。
【００２２】この実施形態１の半導体は保護素子がバイ
ポーラトランジスタであり、該保護素子の第２の埋込層
の深さが内部素子のバイポーラトランジスタより浅いた
め、換言すると埋込層とエミッタ層の層間距離が保護素
子の方が短いため、半導体内に侵入し又は半導体で生ず
る静電気は保護素子側を通って放電されるため、内部素
子が保護される。このとき層間距離の差異を大きく取れ
ば、両素子のコレクタ−エミッタ接合耐圧の製造時のバ
ラツキに起因する内部素子への静電気の流入及びこれに
伴う内部素子の破壊を防止できる。
ポーラトランジスタであり、該保護素子の第２の埋込層
の深さが内部素子のバイポーラトランジスタより浅いた
め、換言すると埋込層とエミッタ層の層間距離が保護素
子の方が短いため、半導体内に侵入し又は半導体で生ず
る静電気は保護素子側を通って放電されるため、内部素
子が保護される。このとき層間距離の差異を大きく取れ
ば、両素子のコレクタ−エミッタ接合耐圧の製造時のバ
ラツキに起因する内部素子への静電気の流入及びこれに
伴う内部素子の破壊を防止できる。
【００２３】次に実施形態２の半導体の製造方法を説明
する。図９から図１２は図３の半導体構造の製造工程を
順次示す断面図であり、図５から図８と同一素子には同
一符号を付して説明を省略する。図９は前述の図６に対
応しているが、保護素子側にコレクタ高濃度領域は形成
しない。図９の状態から酸化シリコン膜３１を除去した
のち、ゲート酸化膜１５を６〜１０ｎｍの厚さで形成す
る。
する。図９から図１２は図３の半導体構造の製造工程を
順次示す断面図であり、図５から図８と同一素子には同
一符号を付して説明を省略する。図９は前述の図６に対
応しているが、保護素子側にコレクタ高濃度領域は形成
しない。図９の状態から酸化シリコン膜３１を除去した
のち、ゲート酸化膜１５を６〜１０ｎｍの厚さで形成す
る。
【００２４】次いでゲート酸化膜１５上にゲートポリシ
リコン膜１６を１００〜２００ｎｍの厚さで、高融点金
属膜１７としてのＷＳｉ膜を１００〜２００ｎｍ順次形
成後、フォトリソグラフィー技術とドライエッチング技
術を利用して、保護素子部にゲート電極を形成する。そ
の後真性ベース拡散層８（保護素子部はＬＤＤ拡散層と
なる）が、１０〜３０ＫｅＶでドーズ量１〜３Ｅ１３の
ボロンイオン注入で形成される（図１０）。サイドウォ
ール膜１８として、シリコン酸化膜を１００ｎｍ〜２０
０ｎｍの厚さで成長させ、エッチバック技術により、ゲ
ート電極側壁に形成する。その後フォトリソグラフィー
技術と５０〜１００ＫｅＶでドーズ量１〜５Ｅ１５のフ
ッ化ボロンイオン注入で外部ベース拡散層７（保護素子
部はソース・ドレイン拡散層）は形成される（図１
１）。
リコン膜１６を１００〜２００ｎｍの厚さで、高融点金
属膜１７としてのＷＳｉ膜を１００〜２００ｎｍ順次形
成後、フォトリソグラフィー技術とドライエッチング技
術を利用して、保護素子部にゲート電極を形成する。そ
の後真性ベース拡散層８（保護素子部はＬＤＤ拡散層と
なる）が、１０〜３０ＫｅＶでドーズ量１〜３Ｅ１３の
ボロンイオン注入で形成される（図１０）。サイドウォ
ール膜１８として、シリコン酸化膜を１００ｎｍ〜２０
０ｎｍの厚さで成長させ、エッチバック技術により、ゲ
ート電極側壁に形成する。その後フォトリソグラフィー
技術と５０〜１００ＫｅＶでドーズ量１〜５Ｅ１５のフ
ッ化ボロンイオン注入で外部ベース拡散層７（保護素子
部はソース・ドレイン拡散層）は形成される（図１
１）。
【００２５】第１の絶縁膜１１として酸化シリコン膜を
１００ｎｍ〜２００ｎｍの厚さで形成後、真性ベース拡
散層８に達する窓部を形成後、Ｎ型ポリシリコン膜９を
１００〜２００ｎｍの厚さで形成する。８００℃〜９０
０℃の熱処理を行い、Ｎ型ポリシリコン膜９を拡散源と
して、エミッタ拡散層１０が形成される（図１２）。そ
の後第２の絶縁膜１２としてＢＰＳＧ膜を８００ｎｍ〜
１０００ｎｍの厚さで形成し、公知であるスピンオング
ラス膜技術またはＣＭＰ技術により平坦化を行う。公知
技術でコンタクトを形成し、公知技術でコンタクト部を
タングステン膜１３で埋設し、公知技術でアルミニウム
膜１４を形成すると、第３図に示した半導体となる。こ
の実施形態２の半導体は保護素子がＰ−チャンネルＭＯ
Ｓトランジスタであり、実施形態１の場合と同様にして
内部素子の破壊を防止できる。なお本明細書では第１の
導電型をＰ型、第２の導電型をＮ型として説明したが、
第１の導電型をＮ型、第２の導電型をＰ型としても良い
ことは勿論である。
１００ｎｍ〜２００ｎｍの厚さで形成後、真性ベース拡
散層８に達する窓部を形成後、Ｎ型ポリシリコン膜９を
１００〜２００ｎｍの厚さで形成する。８００℃〜９０
０℃の熱処理を行い、Ｎ型ポリシリコン膜９を拡散源と
して、エミッタ拡散層１０が形成される（図１２）。そ
の後第２の絶縁膜１２としてＢＰＳＧ膜を８００ｎｍ〜
１０００ｎｍの厚さで形成し、公知であるスピンオング
ラス膜技術またはＣＭＰ技術により平坦化を行う。公知
技術でコンタクトを形成し、公知技術でコンタクト部を
タングステン膜１３で埋設し、公知技術でアルミニウム
膜１４を形成すると、第３図に示した半導体となる。こ
の実施形態２の半導体は保護素子がＰ−チャンネルＭＯ
Ｓトランジスタであり、実施形態１の場合と同様にして
内部素子の破壊を防止できる。なお本明細書では第１の
導電型をＰ型、第２の導電型をＮ型として説明したが、
第１の導電型をＮ型、第２の導電型をＰ型としても良い
ことは勿論である。
【００２６】
【発明の効果】本発明は、静電気から保護されるべき内
部素子と該内部素子を保護する保護素子のそれぞれのコ
レクタ−エミッタ間（バイポーラトランジスタの場合）
又はソースとドレーン間又はソース又はドレーンと埋込
層の間（ＭＯＳトランジスタの場合）の電気抵抗値が内
部素子側の値が保護素子側の値より大きくなるようして
いる。従って回路内に静電気が生じても、この静電気は
電気抵抗の小さい保護素子側で放電し、内部素子が損傷
を受けることがなくなる。特に製造時のバラツキや動作
時の条件による接合抵抗の増減による内部素子の損傷を
回避するためには、前述の電気抵抗値の差異を十分大き
く取れば良い。 本発明では従来技術の欠点であった保
護素子の接合耐圧より内部素子の接合耐圧の方が小さく
なって内部素子をブレークダウン電流が流れたり、エミ
ッタ拡散層を極度に薄くする必要がなくなり、内部素子
が確実に保護される。
部素子と該内部素子を保護する保護素子のそれぞれのコ
レクタ−エミッタ間（バイポーラトランジスタの場合）
又はソースとドレーン間又はソース又はドレーンと埋込
層の間（ＭＯＳトランジスタの場合）の電気抵抗値が内
部素子側の値が保護素子側の値より大きくなるようして
いる。従って回路内に静電気が生じても、この静電気は
電気抵抗の小さい保護素子側で放電し、内部素子が損傷
を受けることがなくなる。特に製造時のバラツキや動作
時の条件による接合抵抗の増減による内部素子の損傷を
回避するためには、前述の電気抵抗値の差異を十分大き
く取れば良い。 本発明では従来技術の欠点であった保
護素子の接合耐圧より内部素子の接合耐圧の方が小さく
なって内部素子をブレークダウン電流が流れたり、エミ
ッタ拡散層を極度に薄くする必要がなくなり、内部素子
が確実に保護される。
【図１】本発明に係る半導体の第１実施形態を示す断面
図。
図。
【図２】図１の半導体を使用する回路図の例。
【図３】本発明に係る半導体の第２実施形態を示す断面
図。
図。
【図４】図３の半導体を使用する回路図の例。
【図５】図１の半導体を製造する一連の工程の第１段階
を示す断面図。
を示す断面図。
【図６】同じく第２段階を示す断面図。
【図７】同じく第３段階を示す断面図。
【図８】同じく第４段階を示す断面図。
【図９】図３の半導体を製造する一連の工程の第１段階
を示す断面図。
を示す断面図。
【図１０】同じく第２段階を示す断面図。
【図１１】同じく第３段階を示す断面図。
【図１２】同じく第４段階を示す断面図。
【図１３】従来の半導体装置の回路構成の一例を示す
図。
図。
【図１４】図１３の回路の半導体の断面図。
【図１５】従来の半導体装置の回路構成の他の例を示す
図。
図。
１ Ｐ型シリコン基板 ２ 第１埋込層 ３ 第２埋込層 ４ Ｐ型絶縁層 ５ フィールド酸化膜 ６ コレクタ高濃度拡散層 ７ 外部ベース拡散層 ８ 真性ベース拡散層 ９ Ｎ型ポリシリコン膜 １０ エミッタ拡散層 １１ 第１絶縁膜 １２ 第２絶縁膜 １３ タングステン膜 １４ アルミニウム膜 １５ ゲート酸化膜 １６ ゲートポリシリコン膜 １７ 高融点金属膜 １８ サイドウォール膜 ２０、２０ａ 真性コレクタ領域 ２１ Ｎウェル領域 Ｔｒ１ 内部トランジスタ Ｔｒ２ 保護バイポーラトランジスタ Ｔｒ３ 保護ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 Ｆターム(参考） 5F003 AP00 BA13 BA25 BA91 BA97 BC08 BG03 BJ15 BP23 BP48 5F038 BH05 BH06 BH15 EZ13 EZ16 5F048 AC07 BA01 BA12 BG01 BG12 BH02 CA02 CA07 CC08 CC10 CC15 CC16 CC17 5F082 AA33 BA04 BA12 BA16 BC01 BC03 BC09 EA09 EA33 FA16 GA03 GA04
Claims (7)
- 【請求項１】 第１導電型の半導体基板に深さの深い第
２導電型の第１の埋込層と、深さの浅い第２導電型の第
２の埋込層が形成され、第１の埋込層上には、第１の埋
込層をコレクタとする、内部バイポーラトランジスタが
形成され、第２の埋込層上には第２の埋込層をコレクタ
とする保護素子バイポーラトランジスタが形成され、保
護素子のベース電極とエミッタ電極が接続していること
を特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板に深さの深い第
２導電型の第１の埋込層と、深さの浅い第２導電型の第
２の埋込層が形成され、第１の埋込層上には、第１の埋
込層をコレクタとする、内部バイポーラトランジスタが
形成され、第２の埋込層上には保護素子となるＭＯＳト
ランジスタが形成されていることを特徴とした半導体装
置。 - 【請求項３】 第１導電型の半導体基板、該半導体基板
上に形成された第２導電型の第１の埋込層及び該第１の
埋込層と絶縁された第２導電型の第２の埋込層、前記第
１の埋込層上に位置し該第１の埋込層をコレクタとして
動作する内部バイポーラトランジスタ、前記第２の埋込
層上に位置して該第２の埋込層をコレクタとして動作し
する保護素子を含んで成り、第１の埋込層と内部バイポ
ーラトランジスタのコレクタ飽和抵抗を第２の埋込層と
保護素子のコレクタ飽和抵抗より大きくしたことを特徴
とする半導体装置。 - 【請求項４】 第１導電型の半導体基板、該半導体基板
上に形成された第２導電型の第１の埋込層及び該第１の
埋込層と絶縁された第２導電型の第２の埋込層、前記第
１の埋込層上に位置し該第１の埋込層をコレクタとして
動作する内部バイポーラトランジスタ、前記第２の埋込
層上に位置するＭＯＳトランジスタである保護素子を含
んで成り、第１の埋込層と内部バイポーラトランジスタ
のコレクタベース接合耐圧を、ＭＯＳトランジスタのソ
ースドレイン間耐圧より大きくしたことを特徴とする半
導体装置。 - 【請求項５】 第１導電型の半導体基板、該半導体基板
上に形成された第２導電型の第１の埋込層及び該第１の
埋込層と絶縁された第２導電型の第２の埋込層、前記第
１の埋込層上に位置し該第１の埋込層をコレクタとして
動作する内部バイポーラトランジスタ、前記第２の埋込
層上に位置して該第２の埋込層をコレクタとして動作し
する保護素子を含んで成り、第１の埋込層と内部バイポ
ーラトランジスタのコレクタ・ベース接合との距離を第
２の埋込層と保護素子のコレクタ・ベース接合との距離
より大きくしたことを特徴とする半導体装置。 - 【請求項６】 第１導電型の半導体基板に、第２導電型
の第１の埋込層と、第２導電型の第２の埋込層を形成す
る工程と、前記第１の埋込層及び第２の埋込層のそれぞ
れに達するコレクタ高濃度領域を形成する工程と、前記
第１の埋込層上と前記第２の埋込層上のそれぞれに真性
コレクタ領域を前者の真性コレクタ領域の電気抵抗の方
が大きくなるように形成する工程と、各真性コレクタ領
域内に第１導電型の外部ベース拡散層と第１導電型の真
性ベース拡散層を形成する工程と、各真性ベース拡散層
内に第２導電型のエミッタ拡散層を形成する工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 第１導電型の半導体基板に、第２導電型
の第１の埋込層と、第２導電型の第２の埋込層を形成す
る工程と、前記第１の埋込層に達するコレクタ高濃度領
域を形成する工程と、前記第１の埋込層上に真性コレク
タ領域を形成する工程と、前記第２の埋込層上に第２導
電型のウェルを形成する工程と、前記真性コレクタ領域
内に第１導電型の外部ベース拡散層と第１導電型の真性
ベース拡散層を形成する工程と、該真性ベース拡散層内
に第２導電型のエミッタ拡散層を形成する工程と、前記
第２導電型のウェル上にゲート酸化膜およびゲート電極
を形成する工程と、前記第２導電型のウェル内にソース
・ドレイン拡散層を形成する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11011888A JP2000216277A (ja) | 1999-01-20 | 1999-01-20 | 半導体装置及びその製造方法 |
| US09/487,242 US6462383B1 (en) | 1999-01-20 | 2000-01-20 | Semiconductor device with embedded protection element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11011888A JP2000216277A (ja) | 1999-01-20 | 1999-01-20 | 半導体装置及びその製造方法 |
Publications (1)
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|---|---|
| JP2000216277A true JP2000216277A (ja) | 2000-08-04 |
Family
ID=11790278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11011888A Pending JP2000216277A (ja) | 1999-01-20 | 1999-01-20 | 半導体装置及びその製造方法 |
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| US (1) | US6462383B1 (ja) |
| JP (1) | JP2000216277A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010258337A (ja) * | 2009-04-28 | 2010-11-11 | New Japan Radio Co Ltd | 静電破壊保護回路 |
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-
1999
- 1999-01-20 JP JP11011888A patent/JP2000216277A/ja active Pending
-
2000
- 2000-01-20 US US09/487,242 patent/US6462383B1/en not_active Expired - Fee Related
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| US6462383B1 (en) | 2002-10-08 |
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