JP2003179150A - シリコン・ゲルマニウム技術のための静電放電保護シリコン制御整流器（ｅｓｄ−ｓｃｒ） - Google Patents
シリコン・ゲルマニウム技術のための静電放電保護シリコン制御整流器（ｅｓｄ−ｓｃｒ）Info
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 21
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 21
- 239000010703 silicon Substances 0.000 title claims abstract description 21
- 229910000577 Silicon-germanium Inorganic materials 0.000 title claims description 50
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 title claims description 13
- 238000005516 engineering process Methods 0.000 title description 7
- 230000015556 catabolic process Effects 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 41
- 229920005591 polysilicon Polymers 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- 229910052732 germanium Inorganic materials 0.000 description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 102100034088 40S ribosomal protein S4, X isoform Human genes 0.000 description 1
- 101100365087 Arabidopsis thaliana SCRA gene Proteins 0.000 description 1
- 101000732165 Homo sapiens 40S ribosomal protein S4, X isoform Proteins 0.000 description 1
- 101150105073 SCR1 gene Proteins 0.000 description 1
- 101100134054 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NTG1 gene Proteins 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 241000081258 Vesper Species 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- NNKVPIKMPCQWCG-UHFFFAOYSA-N methamidophos Chemical compound COP(N)(=O)SC NNKVPIKMPCQWCG-UHFFFAOYSA-N 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7436—Lateral thyristors
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract
(57)【要約】 （修正有）
【課題】集積回路保護用の、シリコン制御式整流器を有
する静電破壊保護デバイスを提供する。 【解決手段】 ＳＣＲ103は、基板上のＮ-ドープト層
と、その上の第一Ｐドープト領域とを含む。カソード12
4を形成する第一Ｎ＋ドープト領域がＰ-ドープト領域上
に配置されグラウンドに連結される。第一Ｎ＋ドープト
領域、第一Ｐ-ドープト領及びＮ-ドープト層は、ＳＣＲ
103のバーティカルＮＰＮトランジスタ131を形成する。
アノード122を形成する第二Ｐドープト領域は、保護パ
ッド104に連結され、Ｎ-ドープト層上に配置され、第一
Ｐドープト領域と電気的に絶縁される。第二Ｐドープト
領域、Ｎ-ドープト層及び第一Ｐドープト領域は、ＳＣ
Ｒ103のラテラルＰＮＰトランジスタ132を形成する。
する静電破壊保護デバイスを提供する。 【解決手段】 ＳＣＲ103は、基板上のＮ-ドープト層
と、その上の第一Ｐドープト領域とを含む。カソード12
4を形成する第一Ｎ＋ドープト領域がＰ-ドープト領域上
に配置されグラウンドに連結される。第一Ｎ＋ドープト
領域、第一Ｐ-ドープト領及びＮ-ドープト層は、ＳＣＲ
103のバーティカルＮＰＮトランジスタ131を形成する。
アノード122を形成する第二Ｐドープト領域は、保護パ
ッド104に連結され、Ｎ-ドープト層上に配置され、第一
Ｐドープト領域と電気的に絶縁される。第二Ｐドープト
領域、Ｎ-ドープト層及び第一Ｐドープト領域は、ＳＣ
Ｒ103のラテラルＰＮＰトランジスタ132を形成する。
Description
【０００１】
【関連した出願へのクロスリファレンス】この特許出願
は、２００１年９月１１日にファイルされたアメリカ仮
出願（シリアル番号60/318,550）、及び２００２年９月
にファイルされたアメリカ出願、シリアル番号未知の利
益を主張する。その内容は本明細書に援用されている。
は、２００１年９月１１日にファイルされたアメリカ仮
出願（シリアル番号60/318,550）、及び２００２年９月
にファイルされたアメリカ出願、シリアル番号未知の利
益を主張する。その内容は本明細書に援用されている。
【０００２】
【発明の分野】この発明は、一般に静電破壊（ＥＳＤ）
保護回路の分野に関し、より詳細には、ＥＳＤ保護回路
で有効なシリコン制御式整流器（ＳＣＲ）構造に関す
る。
保護回路の分野に関し、より詳細には、ＥＳＤ保護回路
で有効なシリコン制御式整流器（ＳＣＲ）構造に関す
る。
【０００３】
【発明の背景】高周波信号（例えば自動車電話及び他の
ワイヤレス装置）を利用した技術では、現在シリコン・
ゲルマニウム（ＳｉＧｅ）を集積回路（ＩＣ）に組み込
んでいる。シリコン・ゲルマニウム技術は、チップ製造
業者に、高トランジスタ電流利得を維持する一方、トラ
ンジスタ速度等のアナログ／ＲＦ設計要件を満たす能力
を与える。シリコン層（例えば、Ｎ−エピタキシャル
層）の上のＳｉＧｅ層の導入は、その間でヘテロ接合を
形づくる。このように、ヘテロ接合バイポーラ・トラン
ジスタ（ＨＢＴ）が形成され、チップのファンクショナ
ル回路（例えば相補性金属酸化物半導体（ＣＭＯＳ）回
路）と集積化されるだろう。即ち、ＨＢＴは、ＳｉＧｅ
層が高速トランジスタを作り出すことをできるようにす
るところで、ファンクショナルＲＦ回路として使用さ
れ、それはＲＦ用途のために使用されるだろう。
ワイヤレス装置）を利用した技術では、現在シリコン・
ゲルマニウム（ＳｉＧｅ）を集積回路（ＩＣ）に組み込
んでいる。シリコン・ゲルマニウム技術は、チップ製造
業者に、高トランジスタ電流利得を維持する一方、トラ
ンジスタ速度等のアナログ／ＲＦ設計要件を満たす能力
を与える。シリコン層（例えば、Ｎ−エピタキシャル
層）の上のＳｉＧｅ層の導入は、その間でヘテロ接合を
形づくる。このように、ヘテロ接合バイポーラ・トラン
ジスタ（ＨＢＴ）が形成され、チップのファンクショナ
ル回路（例えば相補性金属酸化物半導体（ＣＭＯＳ）回
路）と集積化されるだろう。即ち、ＨＢＴは、ＳｉＧｅ
層が高速トランジスタを作り出すことをできるようにす
るところで、ファンクショナルＲＦ回路として使用さ
れ、それはＲＦ用途のために使用されるだろう。
【０００４】半導体デバイス（ＳｉＧｅ・ＨＢＴトラン
ジスタを有するＩＣなど）はＥＳＤ現象と接することよ
って生成されるだろう高電圧に敏感である。かくして、
静電破壊（ＥＳＤ）保護回路は集積回路にとって不可欠
である。ＥＳＤ現象は、一般に高電圧電位（一般的に、
数キロボルト）の放電から生じて及び短い期間（一般的
に、１００ナノ秒）の高電流（数アンペア）のパルスを
導く。
ジスタを有するＩＣなど）はＥＳＤ現象と接することよ
って生成されるだろう高電圧に敏感である。かくして、
静電破壊（ＥＳＤ）保護回路は集積回路にとって不可欠
である。ＥＳＤ現象は、一般に高電圧電位（一般的に、
数キロボルト）の放電から生じて及び短い期間（一般的
に、１００ナノ秒）の高電流（数アンペア）のパルスを
導く。
【０００５】最近の研究は、ファンクショナル・ヘテロ
接合バイポーラ・トランジスタも固有いくらかのＥＳＤ
保護能力を有することを示した。例えば、１つの刊行物
において、いかなる追加のＥＳＤ保護回路なしでも、フ
ァンクショナルＨＢＴが、２つのトランジスタ・ターミ
ナル（例えばベース−コレクター、ベース−エミッター
及び同類）の間で測定可能な固有ＥＳＤ保護特性を有す
ることが見いだされたことが示された。そのような研究
の詳細な理解のために、読者は、エス．ボールドマン
(S.Voldman)他による、題名「エピタキシャル−ベース
・シリコン−ゲルマニウム・ヘテロ接合バイポーラ・ト
ランジスタの静電破壊特性試験」、電気過大応力／静電
破壊シンポジウム・プロシーディング2000、EOS-22、pp.2
39-250、IEEE カタログ番号00TH8476、ISBN1-58537-018-
5に向けられる。
接合バイポーラ・トランジスタも固有いくらかのＥＳＤ
保護能力を有することを示した。例えば、１つの刊行物
において、いかなる追加のＥＳＤ保護回路なしでも、フ
ァンクショナルＨＢＴが、２つのトランジスタ・ターミ
ナル（例えばベース−コレクター、ベース−エミッター
及び同類）の間で測定可能な固有ＥＳＤ保護特性を有す
ることが見いだされたことが示された。そのような研究
の詳細な理解のために、読者は、エス．ボールドマン
(S.Voldman)他による、題名「エピタキシャル−ベース
・シリコン−ゲルマニウム・ヘテロ接合バイポーラ・ト
ランジスタの静電破壊特性試験」、電気過大応力／静電
破壊シンポジウム・プロシーディング2000、EOS-22、pp.2
39-250、IEEE カタログ番号00TH8476、ISBN1-58537-018-
5に向けられる。
【０００６】しかし、ファンクショナル・ヘテロ接合バ
イポーラ・トランジスタの固有ＥＳＤ保護能力は制限さ
れ、その結果、ファンクショナル回路のためのＥＳＤ保
護（電圧クランピング及び電流能力）は十分に提供され
ないだろう。例えば、破壊的な故障が起こるまで、エミ
ッター−ベース接合は非常に限られたＥＳＤ電流だけを
扱うことができる。１つの理由は、ＥＳＤ応力電流がベ
ース・コンタクトからアクティブ・ベース−エミッター
接合まで流れなければならないことである。したがっ
て、電流はベース・コンタクトをアクティブ・トランジ
スタ領域に接続しているＳｉＧｅの非常に薄い（例えば
５０ナノメータ）層で流れる。これは、デバイスターミ
ナルでのかなりの電圧蓄積の他に、初期故障を導き、デ
バイスを、いかなるＥＳＤ用途（例えば、ＨＢＴのベー
スが入力端子に接続され、エミッターが接地されるとこ
ろでＲＦレシーバ入力を保護する用途）に対しても非実
際的にする。
イポーラ・トランジスタの固有ＥＳＤ保護能力は制限さ
れ、その結果、ファンクショナル回路のためのＥＳＤ保
護（電圧クランピング及び電流能力）は十分に提供され
ないだろう。例えば、破壊的な故障が起こるまで、エミ
ッター−ベース接合は非常に限られたＥＳＤ電流だけを
扱うことができる。１つの理由は、ＥＳＤ応力電流がベ
ース・コンタクトからアクティブ・ベース−エミッター
接合まで流れなければならないことである。したがっ
て、電流はベース・コンタクトをアクティブ・トランジ
スタ領域に接続しているＳｉＧｅの非常に薄い（例えば
５０ナノメータ）層で流れる。これは、デバイスターミ
ナルでのかなりの電圧蓄積の他に、初期故障を導き、デ
バイスを、いかなるＥＳＤ用途（例えば、ＨＢＴのベー
スが入力端子に接続され、エミッターが接地されるとこ
ろでＲＦレシーバ入力を保護する用途）に対しても非実
際的にする。
【０００７】このような低電流ＥＳＤ故障の追加の理由
は、また、実際的なＲＦトランジスタ・レイアウトで必
要になる長い及び狭いベース多結晶シリコン接続に帰さ
れるだろう。これらのベース多結晶シリコン接続に沿っ
て抵抗は増加し、一方電圧はＥＳＤの間低下し、それは
許されないことである。したがって、シリコン−ゲルマ
ニウム技術を利用した半導体技術において、改良された
ＥＳＤ保護デバイス用の必要性がある。
は、また、実際的なＲＦトランジスタ・レイアウトで必
要になる長い及び狭いベース多結晶シリコン接続に帰さ
れるだろう。これらのベース多結晶シリコン接続に沿っ
て抵抗は増加し、一方電圧はＥＳＤの間低下し、それは
許されないことである。したがって、シリコン−ゲルマ
ニウム技術を利用した半導体技術において、改良された
ＥＳＤ保護デバイス用の必要性がある。
【０００８】
【発明の概要】先行技術に関連するこれまでの不利益
は、集積回路（ＩＣ）の回路を保護するためのシリコン
制御整流器（ＳＣＲ）を有する、本発明の静電破壊（Ｅ
ＳＤ）保護デバイスで克服される。ＳＣＲは、バーティ
カル(vertical)ＮＰＮトランジスタ及びラテラル（late
ral）ＰＮＰトランジスタを含む。
は、集積回路（ＩＣ）の回路を保護するためのシリコン
制御整流器（ＳＣＲ）を有する、本発明の静電破壊（Ｅ
ＳＤ）保護デバイスで克服される。ＳＣＲは、バーティ
カル(vertical)ＮＰＮトランジスタ及びラテラル（late
ral）ＰＮＰトランジスタを含む。
【０００９】一実施形態において、Ｎ−ドープト(dope
d)（例えば、軽くドープされたＮ−エピタキシャル）層
が、基板の上に配置され、Ｎ−エピタキシャル層の上に
第一Ｐドープト領域が配置される。第一Ｎ＋ドープト領
域が、Ｐ−ドープト領域の上に配置され、接地のために
連結される。第一Ｎ＋ドープ領域、第一Ｐ−ドープト領
域及びＮ−エピタキシャル層は、ＳＣＲのバーティカル
ＮＰＮトランジスタを形成し、そこで、第一Ｎ＋ドープ
領域がＳＣＲのカソードを形成する。
d)（例えば、軽くドープされたＮ−エピタキシャル）層
が、基板の上に配置され、Ｎ−エピタキシャル層の上に
第一Ｐドープト領域が配置される。第一Ｎ＋ドープト領
域が、Ｐ−ドープト領域の上に配置され、接地のために
連結される。第一Ｎ＋ドープ領域、第一Ｐ−ドープト領
域及びＮ−エピタキシャル層は、ＳＣＲのバーティカル
ＮＰＮトランジスタを形成し、そこで、第一Ｎ＋ドープ
領域がＳＣＲのカソードを形成する。
【００１０】第二Ｐドープ領域が保護されたパッドに連
結される。第二Ｐドープ領域は、ＳＣＲのアノードを形
成され、Ｎ−エピタキシャル層の上に配置され、第一Ｐ
ドープ領域に関して横に配置され、電気的に、第一Ｐド
ープ領域から絶縁される。第二Ｐドープ領域、Ｎ−エピ
タキシャル層及び第一Ｐドープ領域は、ＳＣＲのラテラ
ルＰＮＰトランジスタを形成する。トリガ・デバイス
は、ＳＣＲのゲートに連結されるだろう。例えば、外部
オンチップ・トリガ・デバイスはＳＣＲのゲートに連結
され、そこで、トリガ・デバイスは同じＩＣ上に存在す
る。しかし、トリガ・デバイスは、ＳＣＲといかなるコ
ンポーネントも共有しない。代替えとして、集積化され
たトリガ・デバイスが、ＳＣＲのゲートに連結されるだ
ろう。そこでは、トリガ・デバイスが同じＩＣの上で存
在し、同様に少なくとも１つのコンポーネントがＳＣＲ
とシェアする。
結される。第二Ｐドープ領域は、ＳＣＲのアノードを形
成され、Ｎ−エピタキシャル層の上に配置され、第一Ｐ
ドープ領域に関して横に配置され、電気的に、第一Ｐド
ープ領域から絶縁される。第二Ｐドープ領域、Ｎ−エピ
タキシャル層及び第一Ｐドープ領域は、ＳＣＲのラテラ
ルＰＮＰトランジスタを形成する。トリガ・デバイス
は、ＳＣＲのゲートに連結されるだろう。例えば、外部
オンチップ・トリガ・デバイスはＳＣＲのゲートに連結
され、そこで、トリガ・デバイスは同じＩＣ上に存在す
る。しかし、トリガ・デバイスは、ＳＣＲといかなるコ
ンポーネントも共有しない。代替えとして、集積化され
たトリガ・デバイスが、ＳＣＲのゲートに連結されるだ
ろう。そこでは、トリガ・デバイスが同じＩＣの上で存
在し、同様に少なくとも１つのコンポーネントがＳＣＲ
とシェアする。
【００１１】一実施形態において、第一Ｐ−ドープト領
域は、シリコン−ゲルマニウム（ＳｉＧｅ）格子から製
造される。かくして、バーティカルＮＰＮトランジスタ
は、ベース（ＳｉＧｅ層）及びコレクター（Ｎ−エピ
Ｓｉ）の間で低接合容量を有するヘテロ接合バイポーラ
・トランジスタ（ＨＢＴ）である。本発明のバーティカ
ルＨＢＴを組み込んだＳＣＲは、ワイヤレス・デバイス
での回路等の高周波用途の下で動作している回路を保護
するために好適である。
域は、シリコン−ゲルマニウム（ＳｉＧｅ）格子から製
造される。かくして、バーティカルＮＰＮトランジスタ
は、ベース（ＳｉＧｅ層）及びコレクター（Ｎ−エピ
Ｓｉ）の間で低接合容量を有するヘテロ接合バイポーラ
・トランジスタ（ＨＢＴ）である。本発明のバーティカ
ルＨＢＴを組み込んだＳＣＲは、ワイヤレス・デバイス
での回路等の高周波用途の下で動作している回路を保護
するために好適である。
【００１２】
【発明の実施の形態】理解を容易にするために、可能な
ところでは、図に共通な同一の部材を表すために同一の
参照数字を使用した。
ところでは、図に共通な同一の部材を表すために同一の
参照数字を使用した。
【００１３】下で説明するプロセスステップ及び構造
は、集積回路（ＩＣ）を製造するための完全なプロセス
フローを形成しない。むしろ、本発明が当該技術におい
て現在使用される集積回路製作技術と共に行われること
ができるので、本発明の理解を促進するのに必要なとき
は、一般に行われるプロセスステップ部分が含まれる。
製造中のＩＣの部分のレイアウト及び横断面を表示する
図は、スケールで描かれていない。しかし、その代わり
に、本発明の種々の特徴を図示すために描かれている。
更に、可能な場合、集積回路のＰ及びＮ型ドープト領域
と関連して、図は例示的に回路（例えばＳＣＲ回路）の
回路図を含む。
は、集積回路（ＩＣ）を製造するための完全なプロセス
フローを形成しない。むしろ、本発明が当該技術におい
て現在使用される集積回路製作技術と共に行われること
ができるので、本発明の理解を促進するのに必要なとき
は、一般に行われるプロセスステップ部分が含まれる。
製造中のＩＣの部分のレイアウト及び横断面を表示する
図は、スケールで描かれていない。しかし、その代わり
に、本発明の種々の特徴を図示すために描かれている。
更に、可能な場合、集積回路のＰ及びＮ型ドープト領域
と関連して、図は例示的に回路（例えばＳＣＲ回路）の
回路図を含む。
【００１４】図１Ａ及び図１Ｂは、本発明のＳＣＲ・Ｅ
ＳＤ保護デバイス１０２の回路図の実施形態を表す。回
路図Ａ及び図Ｂの中の実施形態の各々は、例として、保
護回路（ファンクショナル回路）１０１と保護回路１０
１のパッド１０４に連結したＳＣＲ・ＥＳＤ保護デバイ
ス１０２とを有する集積回路（ＩＣ）１００の部分を表
す。一個のパッド１０４及びＳＣＲ・ＥＳＤ保護デバイ
ス１０２が略図において例として示されるが、当該技術
で熟練したものは、追加のＥＳＤ保護デバイス１０２
が、必要に応じてＩＣ１００のファンクショナル回路１
０１のために他のパッド（例えばＩ／Ｏパッド）１０４
に連結されうるだろうと認める。
ＳＤ保護デバイス１０２の回路図の実施形態を表す。回
路図Ａ及び図Ｂの中の実施形態の各々は、例として、保
護回路（ファンクショナル回路）１０１と保護回路１０
１のパッド１０４に連結したＳＣＲ・ＥＳＤ保護デバイ
ス１０２とを有する集積回路（ＩＣ）１００の部分を表
す。一個のパッド１０４及びＳＣＲ・ＥＳＤ保護デバイ
ス１０２が略図において例として示されるが、当該技術
で熟練したものは、追加のＥＳＤ保護デバイス１０２
が、必要に応じてＩＣ１００のファンクショナル回路１
０１のために他のパッド（例えばＩ／Ｏパッド）１０４
に連結されうるだろうと認める。
【００１５】ＥＳＤ保護デバイス１０２は、パッド１０
４及びアース１１２の間で連結されるＳＣＲ１０３を含
み、外部オンチップ・トリガ・デバイス１０５がＳＣＲ
１０３に連結されている。トリガ・デバイス１０５及び
ＳＣＲ１０３は、集積回路（ＩＣ）１００の回路（即ち
ファンクショナル回路）１０１のための静電放電保護デ
バイス１０２として共に一体に機能する。特に、ＳＣＲ
１０３は、トリガ・デバイス１０５と共に、ＩＣ回路１
０１をＩＣ回路１０１のパッド１０４で起こるだろう静
電破壊（ＥＳＤ）から保護する。ターンオンされると、
パッド１０４からＳＣＲ１０３のアノード１２２及びカ
ソード１２４を通して接地１１２する、いかなるＥＳＤ
電流も向け直す分流器として、ＳＣＲ１０３は機能す
る。トリガ素子１０５は、ターンオンされ、即ち、速く
このような過電圧ＥＳＤ状態を放散させるために、ＳＣ
Ｒ１０３を「トリガする」。
４及びアース１１２の間で連結されるＳＣＲ１０３を含
み、外部オンチップ・トリガ・デバイス１０５がＳＣＲ
１０３に連結されている。トリガ・デバイス１０５及び
ＳＣＲ１０３は、集積回路（ＩＣ）１００の回路（即ち
ファンクショナル回路）１０１のための静電放電保護デ
バイス１０２として共に一体に機能する。特に、ＳＣＲ
１０３は、トリガ・デバイス１０５と共に、ＩＣ回路１
０１をＩＣ回路１０１のパッド１０４で起こるだろう静
電破壊（ＥＳＤ）から保護する。ターンオンされると、
パッド１０４からＳＣＲ１０３のアノード１２２及びカ
ソード１２４を通して接地１１２する、いかなるＥＳＤ
電流も向け直す分流器として、ＳＣＲ１０３は機能す
る。トリガ素子１０５は、ターンオンされ、即ち、速く
このような過電圧ＥＳＤ状態を放散させるために、ＳＣ
Ｒ１０３を「トリガする」。
【００１６】ＳＣＲ１０３の構造が、パッド１０４、グ
ラウンド１１２及び保護回路１０１に関して、図１Ａ及
び１Ｂで示される両方の実施形態に対して同じものであ
ることに注意されたい。ＳＣＲ１０３へのトリガ・デバ
イス１０５のカップリングだけが、図１Ａ及び１Ｂの回
路図の間で異なる。
ラウンド１１２及び保護回路１０１に関して、図１Ａ及
び１Ｂで示される両方の実施形態に対して同じものであ
ることに注意されたい。ＳＣＲ１０３へのトリガ・デバ
イス１０５のカップリングだけが、図１Ａ及び１Ｂの回
路図の間で異なる。
【００１７】図１Ａの例示的な回路図を参照すると、Ｓ
ＣＲ保護デバイス１０２は、ＰＮＰトランジスタＱＰ１
３２及びＮＰＮトランジスタＱＮ１３１を含む。特に、
ＳＣＲ１０３のアノード１２２は、パッド１０４に及び
任意にレジスタＲN１４２の第一の側に接続される。レ
ジスタＲN１４２は、低電流で、意図されないトリガを
抑制するために使用される。更に、アノード１２２はＰ
ＮＰトランジスタＱＰ１３２のエミッター１０８に連結
され、それは分路抵抗器ＲN１４２に並列である。任意
に、多くの直列のダイオードＤS（図示せず）が、ＰＮ
ＰトランジスタＱＰ１３２のアノード１２２及びエミッ
ター１０８の間で連結されるだろう。連続的に接続され
たダイオードＤS（一般的に１−４ダイオード）は、ラ
ッチアップ仕様を果たすことを要求されるように、ＳＣ
Ｒ１０３の保持している電圧を増加させるために任意に
提供される。
ＣＲ保護デバイス１０２は、ＰＮＰトランジスタＱＰ１
３２及びＮＰＮトランジスタＱＮ１３１を含む。特に、
ＳＣＲ１０３のアノード１２２は、パッド１０４に及び
任意にレジスタＲN１４２の第一の側に接続される。レ
ジスタＲN１４２は、低電流で、意図されないトリガを
抑制するために使用される。更に、アノード１２２はＰ
ＮＰトランジスタＱＰ１３２のエミッター１０８に連結
され、それは分路抵抗器ＲN１４２に並列である。任意
に、多くの直列のダイオードＤS（図示せず）が、ＰＮ
ＰトランジスタＱＰ１３２のアノード１２２及びエミッ
ター１０８の間で連結されるだろう。連続的に接続され
たダイオードＤS（一般的に１−４ダイオード）は、ラ
ッチアップ仕様を果たすことを要求されるように、ＳＣ
Ｒ１０３の保持している電圧を増加させるために任意に
提供される。
【００１８】第一ノード１３４は、ＰＮＰトランジスタ
ＱＰ１３２のベース、レジスタＲN１４２の他側及びＮ
ＰＮトランジスタＱＮ１３１のコレクターを含む。更
に、レジスタＲP１４１の一側と同様に、ＰＮＰトラン
ジスタＱＰ１３２のコレクターはＮＰＮトランジスタＱ
Ｎ１３１のベースに接続され、それは第二ノード１３６
を形成する。レジスタＲP１４１の他側は第三ノード１
２４に接続され、それはグラウンド１１２に連結され
る。レジスタＲP１４１は、リーク電流等の、低電流の
意図されていないトリガを抑制するために使用される。
更に、ＮＰＮトランジスタＱＮ１３１のエミッターは、
また、接地された第三ノード１２４に接続され、ＳＣＲ
１０３のカソードとして機能する。
ＱＰ１３２のベース、レジスタＲN１４２の他側及びＮ
ＰＮトランジスタＱＮ１３１のコレクターを含む。更
に、レジスタＲP１４１の一側と同様に、ＰＮＰトラン
ジスタＱＰ１３２のコレクターはＮＰＮトランジスタＱ
Ｎ１３１のベースに接続され、それは第二ノード１３６
を形成する。レジスタＲP１４１の他側は第三ノード１
２４に接続され、それはグラウンド１１２に連結され
る。レジスタＲP１４１は、リーク電流等の、低電流の
意図されていないトリガを抑制するために使用される。
更に、ＮＰＮトランジスタＱＮ１３１のエミッターは、
また、接地された第三ノード１２４に接続され、ＳＣＲ
１０３のカソードとして機能する。
【００１９】当該技術で熟練したものは、レジスタ１４
１及び１４２が１１２を接地するために全抵抗を制御
し、したがって、ＳＣＲ１０３の電流をトリガして及び
保持することを制御することができるということを認識
するだろう。更に、トリガ素子１０５からのいかなるリ
ーク電流も、このレジスタ１４１を通したパスによって
グランド１１２にそらされる。
１及び１４２が１１２を接地するために全抵抗を制御
し、したがって、ＳＣＲ１０３の電流をトリガして及び
保持することを制御することができるということを認識
するだろう。更に、トリガ素子１０５からのいかなるリ
ーク電流も、このレジスタ１４１を通したパスによって
グランド１１２にそらされる。
【００２０】図１Ａの回路図でのトリガ・デバイス１０
５は、第一ノード１３４とグラウンド１１２との間で連
結される外部オンチップ・トリガ素子１０５である。特
に、トリガ素子１０５は、ＰＮＰトランジスタＱＰ１３
２のベースに連結され、ＳＣＲ１０３の第二ゲートＧ２
として一般に表される。図１Ｂで示される代替実施形態
で、トリガ・デバイス１０５は、パッド１０４と第二ノ
ード１３６との間で連結される。特に、トリガ素子１０
５は、ＮＰＮトランジスタＱＰ１３１のベースに連結さ
れる、それは、ＳＣＲ１０３の第一ゲートＧ１として一
般に表される。どちらの実施形態ででも、トリガ素子１
０５は、ＳＣＲ１０３に対して「外部」と考えられる。
それは、トリガ素子１０５が、ＳＣＲ１０３の構造のコ
ンポーネントを集積化した（即ち、分担された）いかな
る構造のコンポーネントも有さないからである。発明の
更なる見地は、図５〜図９に関して検討されるように、
ＨＢＴ構造を利用した、外部オンチップ・トリガ・ダイ
オードの種々の実施形態によって、ＳＣＲトリガを提供
することになっている。図２で示すように、ＳＣＲをト
リガすることはまた、Ｎ−エピタキシャル層及び第一ｐ
−ドープト（ｐ−ベース）領域の間で形成される接合部
のブレイクダウン等の、内部トリガ機構を使用すること
によって可能であることに注意されたい。
５は、第一ノード１３４とグラウンド１１２との間で連
結される外部オンチップ・トリガ素子１０５である。特
に、トリガ素子１０５は、ＰＮＰトランジスタＱＰ１３
２のベースに連結され、ＳＣＲ１０３の第二ゲートＧ２
として一般に表される。図１Ｂで示される代替実施形態
で、トリガ・デバイス１０５は、パッド１０４と第二ノ
ード１３６との間で連結される。特に、トリガ素子１０
５は、ＮＰＮトランジスタＱＰ１３１のベースに連結さ
れる、それは、ＳＣＲ１０３の第一ゲートＧ１として一
般に表される。どちらの実施形態ででも、トリガ素子１
０５は、ＳＣＲ１０３に対して「外部」と考えられる。
それは、トリガ素子１０５が、ＳＣＲ１０３の構造のコ
ンポーネントを集積化した（即ち、分担された）いかな
る構造のコンポーネントも有さないからである。発明の
更なる見地は、図５〜図９に関して検討されるように、
ＨＢＴ構造を利用した、外部オンチップ・トリガ・ダイ
オードの種々の実施形態によって、ＳＣＲトリガを提供
することになっている。図２で示すように、ＳＣＲをト
リガすることはまた、Ｎ−エピタキシャル層及び第一ｐ
−ドープト（ｐ−ベース）領域の間で形成される接合部
のブレイクダウン等の、内部トリガ機構を使用すること
によって可能であることに注意されたい。
【００２１】ＳＣＲの構造及びドーピング材料を表して
いる種々の実施形態を、図２〜図４に関して示し、また
検討する。例えば、本発明のＳＣＲの１つの発明の特徴
は、ＳＣＲ１０３を形成するためのラテラル・バイポー
ラ・トランジスタ及びバーティカル・バイポーラ・トラ
ンジスタを含む構造的形成である。本発明の発明の他の
見地は、バーティカル・ヘテロ接合バイポーラ・トラン
ジスタ（ＨＢＴ）を形成するための、ＳＣＲ１０３での
シリコン・ゲルマニウム（ＳｉＧｅ）技術の利用法に関
連する。
いる種々の実施形態を、図２〜図４に関して示し、また
検討する。例えば、本発明のＳＣＲの１つの発明の特徴
は、ＳＣＲ１０３を形成するためのラテラル・バイポー
ラ・トランジスタ及びバーティカル・バイポーラ・トラ
ンジスタを含む構造的形成である。本発明の発明の他の
見地は、バーティカル・ヘテロ接合バイポーラ・トラン
ジスタ（ＨＢＴ）を形成するための、ＳＣＲ１０３での
シリコン・ゲルマニウム（ＳｉＧｅ）技術の利用法に関
連する。
【００２２】図２は、図１Ａ及び１ＢのＳＣＲ・ＥＳＤ
保護デバイスの第一実施形態の横断面図を表す。図２で
の例証となる回路図はＳＣＲ１０３のコンポーネントを
表示する。それは図１Ａ及び１Ｂの概略図実施形態に対
応する。即ち、図２は、ラテラル・バイポーラ・トラン
ジスタ及びバーティカル・バイポーラ・トランジスタに
よって形成されたＳＣＲとして図示され議論される。ト
リガ素子１０５が、図２の横断面図の上で表されていな
いことに注意をされたい。
保護デバイスの第一実施形態の横断面図を表す。図２で
の例証となる回路図はＳＣＲ１０３のコンポーネントを
表示する。それは図１Ａ及び１Ｂの概略図実施形態に対
応する。即ち、図２は、ラテラル・バイポーラ・トラン
ジスタ及びバーティカル・バイポーラ・トランジスタに
よって形成されたＳＣＲとして図示され議論される。ト
リガ素子１０５が、図２の横断面図の上で表されていな
いことに注意をされたい。
【００２３】特に、バーティカル・バイポーラ・トラン
ジスタがＮＰＮトランジスタＱＮ１３１によって形成さ
れ、一方、ラテラル・バイポーラ・トランジスタはＰＮ
ＰトランジスタＱＰ１３２によって形成される。ＳＣＲ
保護デバイス１０３は、Ｐ型基板２０３、埋込み型Ｎ−
ドープト層（以下「埋込み層Ｎ形」（ＢＬＮ）という）
２０５、Ｎ−ドープト層（例えば軽くドープされた又は
Ｎ−エピタキシャル層）２０８、及び少なくとも１つの
Ｎ＋シンカ領域２０６を含む、多くのドープト層を含
む。ＳＣＲ・ＥＳＤ保護デバイスも、第一Ｐドープト領
域２１４、少なくとも１つの第２Ｐドープト領域２１
２、第一Ｎ＋ドープト・ボリエステル繊維シリコン領域
２１６、及び少なくとも１つの第２Ｎ＋ドープト領域２
１０を含む。
ジスタがＮＰＮトランジスタＱＮ１３１によって形成さ
れ、一方、ラテラル・バイポーラ・トランジスタはＰＮ
ＰトランジスタＱＰ１３２によって形成される。ＳＣＲ
保護デバイス１０３は、Ｐ型基板２０３、埋込み型Ｎ−
ドープト層（以下「埋込み層Ｎ形」（ＢＬＮ）という）
２０５、Ｎ−ドープト層（例えば軽くドープされた又は
Ｎ−エピタキシャル層）２０８、及び少なくとも１つの
Ｎ＋シンカ領域２０６を含む、多くのドープト層を含
む。ＳＣＲ・ＥＳＤ保護デバイスも、第一Ｐドープト領
域２１４、少なくとも１つの第２Ｐドープト領域２１
２、第一Ｎ＋ドープト・ボリエステル繊維シリコン領域
２１６、及び少なくとも１つの第２Ｎ＋ドープト領域２
１０を含む。
【００２４】シリコンの上でＰ−基板２０３は、重いＮ
−ドープト（例えば２ｘ１０１９原子／ｃｍ-3）、した
がって高伝導性のＢＬＮ２０５を形成する。軽いＮ−ド
ープト層２０８（（例えば１０16〜１０17原子／ｃｍ-3
であり、以下「Ｎ−エピタキシャル」層２０８と例示的
に呼ぶ）がＢＬＮ２０５の上に形成される。Ｎ−エピタ
キシャル層２０８の側部分離は、深いトレンチアイソレ
ーション（ＤＴＩ）２１９のリングによって提供され
る。即ち、深いトレンチが、アクティブ・デバイス領域
のまわりでエッチングされ、とりわけ、二酸化珪素（Ｓ
ｉＯ2）等の絶縁酸化物で充てんされる。
−ドープト（例えば２ｘ１０１９原子／ｃｍ-3）、した
がって高伝導性のＢＬＮ２０５を形成する。軽いＮ−ド
ープト層２０８（（例えば１０16〜１０17原子／ｃｍ-3
であり、以下「Ｎ−エピタキシャル」層２０８と例示的
に呼ぶ）がＢＬＮ２０５の上に形成される。Ｎ−エピタ
キシャル層２０８の側部分離は、深いトレンチアイソレ
ーション（ＤＴＩ）２１９のリングによって提供され
る。即ち、深いトレンチが、アクティブ・デバイス領域
のまわりでエッチングされ、とりわけ、二酸化珪素（Ｓ
ｉＯ2）等の絶縁酸化物で充てんされる。
【００２５】深い高Ｎ−ドープト領域（即ちＮ＋シンカ
領域）２０６1及び２０６2（集合的にＮ＋シンカ領域２
０６）は、約１０18原子／ｃｍ-3のドーピング濃度を有
するＮ形ドーパントを挿入することによってＤＴＩ２１
９近傍で形成される。かくして、軽いＮ−ドープト層２
０８は、ＢＬＮ２０５とＮ−シンカ領域２０６との間の
上に形成される。Ｎ＋シンカ領域２０６は、Ｎ＋拡散領
域２１０からＢＬＮ２０５までオーム接続を形成するた
めに使用される。
領域）２０６1及び２０６2（集合的にＮ＋シンカ領域２
０６）は、約１０18原子／ｃｍ-3のドーピング濃度を有
するＮ形ドーパントを挿入することによってＤＴＩ２１
９近傍で形成される。かくして、軽いＮ−ドープト層２
０８は、ＢＬＮ２０５とＮ−シンカ領域２０６との間の
上に形成される。Ｎ＋シンカ領域２０６は、Ｎ＋拡散領
域２１０からＢＬＮ２０５までオーム接続を形成するた
めに使用される。
【００２６】浅いトレンチアイソレーション（ＳＴＩ）
２１８が、図２で示されるように、高−ドープト領域
（例えば、第二Ｎ＋及びＰ＋ドープト領域２１０（２１
２））の形成（例えばインプリメンテーション／拡散）
を示す領域を切り離すために使用される。特に、浅いト
レンチは特性エリアでエッチングされ、絶縁物材料（例
えば二酸化珪素（ＳｉＯ2）等）は浅いトレンチで堆積
する。領域２１０及び２１２は、また、２００１年１１
月５日に出願の、一般に譲渡された、ＵＳ特許出願連続
番号第１０／００７，８３３号で説明されるような、Ｓ
ＣＲ操作に有益である当該技術で知られた他の技術によ
って切り離されるだろう。そしてそれは、本明細書に援
用される。
２１８が、図２で示されるように、高−ドープト領域
（例えば、第二Ｎ＋及びＰ＋ドープト領域２１０（２１
２））の形成（例えばインプリメンテーション／拡散）
を示す領域を切り離すために使用される。特に、浅いト
レンチは特性エリアでエッチングされ、絶縁物材料（例
えば二酸化珪素（ＳｉＯ2）等）は浅いトレンチで堆積
する。領域２１０及び２１２は、また、２００１年１１
月５日に出願の、一般に譲渡された、ＵＳ特許出願連続
番号第１０／００７，８３３号で説明されるような、Ｓ
ＣＲ操作に有益である当該技術で知られた他の技術によ
って切り離されるだろう。そしてそれは、本明細書に援
用される。
【００２７】例として、図２で示すように、ＳＣＲ１０
３は、対称的に好ましくは形成され、カソード１２４が
アノード１２２を形成している２つのＰ＋領域２１２1
及び２１２2の間で、実質的にセンタリングされるよう
になっており、そこで、各々のＰ＋アノード領域１２２
がカソード１２４の反対側にある。ＩＣ１００上でリア
ルエステートをセーブするための技術として、対称が好
ましくは提供され、したがって、ちょうどアノード１２
２として役立つ一個の大きいＰ＋領域２１２を提供する
代わりに、よりコンパクトなインプルメンテーション及
びより少ないエリア・オーバーヘッドが提供される。更
に、対称は増加する電流フローを推進するより効率的な
幾何学のレイアウトをできるようにする。
３は、対称的に好ましくは形成され、カソード１２４が
アノード１２２を形成している２つのＰ＋領域２１２1
及び２１２2の間で、実質的にセンタリングされるよう
になっており、そこで、各々のＰ＋アノード領域１２２
がカソード１２４の反対側にある。ＩＣ１００上でリア
ルエステートをセーブするための技術として、対称が好
ましくは提供され、したがって、ちょうどアノード１２
２として役立つ一個の大きいＰ＋領域２１２を提供する
代わりに、よりコンパクトなインプルメンテーション及
びより少ないエリア・オーバーヘッドが提供される。更
に、対称は増加する電流フローを推進するより効率的な
幾何学のレイアウトをできるようにする。
【００２８】Ｎ＋及びＰ＋インプラント及びアニーリン
グ・ステップが、それぞれ、高ドープトＮ＋及びＰ＋領
域２１０及び２１２を形成するためのＳＴＩ領域形成に
続いて行われることに注意されたい。インプランテーシ
ョンが、ドーパントがＩＣ１００の専用領域だけを貫通
することができるようにするために、Ｎ＋及びＰ＋のた
めの分離したフォトマスクを通して提供される。図４に
言及すると、カソード領域２１６、第一ゲート領域２２
６、アノード領域２１２及び第二ゲート領域２１０を囲
んでいるエリアが示され、処理中に、絶縁性ＳＴＩ材料
によってカバーされるようになっている。
グ・ステップが、それぞれ、高ドープトＮ＋及びＰ＋領
域２１０及び２１２を形成するためのＳＴＩ領域形成に
続いて行われることに注意されたい。インプランテーシ
ョンが、ドーパントがＩＣ１００の専用領域だけを貫通
することができるようにするために、Ｎ＋及びＰ＋のた
めの分離したフォトマスクを通して提供される。図４に
言及すると、カソード領域２１６、第一ゲート領域２２
６、アノード領域２１２及び第二ゲート領域２１０を囲
んでいるエリアが示され、処理中に、絶縁性ＳＴＩ材料
によってカバーされるようになっている。
【００２９】インプランテーションの間、第二Ｎ＋領域
（Ｎ＋拡散領域）２１０1及び２１０2（集合的に第二Ｎ
＋領域２１０）が、第二ゲートＧ２ １３４を形成する
各々のＮ−シンカ領域２０６の上に提供される。更に、
第二Ｐ＋領域（Ｐ＋拡散領域）２１２1及び２１２2（集
合的に第二Ｐ＋領域２１２）がアノード１２２を形成す
るＮ−エピ層２０８の上に提供される。図２で示すよう
に、ＳＴＩ２１８は、第一Ｐ＋領域２１４からの第二Ｐ
＋領域２１２と同様に、第二Ｐ＋領域２１２から第二Ｎ
＋領域２１０を切り離して電気的に分離する。
（Ｎ＋拡散領域）２１０1及び２１０2（集合的に第二Ｎ
＋領域２１０）が、第二ゲートＧ２ １３４を形成する
各々のＮ−シンカ領域２０６の上に提供される。更に、
第二Ｐ＋領域（Ｐ＋拡散領域）２１２1及び２１２2（集
合的に第二Ｐ＋領域２１２）がアノード１２２を形成す
るＮ−エピ層２０８の上に提供される。図２で示すよう
に、ＳＴＩ２１８は、第一Ｐ＋領域２１４からの第二Ｐ
＋領域２１２と同様に、第二Ｐ＋領域２１２から第二Ｎ
＋領域２１０を切り離して電気的に分離する。
【００３０】第一Ｐドープト領域２１４上に形成され
た、Ｎ−エピ層２０８及び第一Ｎ＋ボリエステル繊維シ
リコン領域２１６上に形成された、第一Ｐドープト領域
２１４によって、バーティカルＮＰＮトランジスタＱＮ
１３１は形成される。特に、第一Ｎ＋ポリシリコン領域
（Ｎ＋エミッター）、２１６及び第一Ｐドープト領域２
１４は、それぞれバーティカルＮＰＮトランジスタＱＮ
１３１のエミッター及びベースを形成する。更に、Ｎ−
エピ層２０８、Ｎ−シンカ領域２０６及びＢＬＮ２０５
は、一体となってバーティカルＮＰＮトランジスタＱＮ
１３１のコレクターを形成する。第一Ｎ＋ポリシリコン
領域（エミッター）２１６、その名前が意味するよう
に、Ｎ＋ドープト・ポリ・シリコン材料であり、また、
一般的にＳＣＲ１０３のカソード１２４を形成する。
た、Ｎ−エピ層２０８及び第一Ｎ＋ボリエステル繊維シ
リコン領域２１６上に形成された、第一Ｐドープト領域
２１４によって、バーティカルＮＰＮトランジスタＱＮ
１３１は形成される。特に、第一Ｎ＋ポリシリコン領域
（Ｎ＋エミッター）、２１６及び第一Ｐドープト領域２
１４は、それぞれバーティカルＮＰＮトランジスタＱＮ
１３１のエミッター及びベースを形成する。更に、Ｎ−
エピ層２０８、Ｎ−シンカ領域２０６及びＢＬＮ２０５
は、一体となってバーティカルＮＰＮトランジスタＱＮ
１３１のコレクターを形成する。第一Ｎ＋ポリシリコン
領域（エミッター）２１６、その名前が意味するよう
に、Ｎ＋ドープト・ポリ・シリコン材料であり、また、
一般的にＳＣＲ１０３のカソード１２４を形成する。
【００３１】図３は、図１Ａ及び１ＢのＳＣＲ・ＥＳＤ
保護デバイスの第二実施形態の平面図を表す。図３は、
ＩＣ１００のリアルエステートを節約し、ＳＣＲトラン
ジスタ・ベース幅を最小にすることによって性能を高め
るための、ＳＣＲコンポーネントの多くの可能なレイア
ウトの１つの実施形態を図で示す。図３で示される多く
の見地は、ここで図２及び４において表される実施形態
に加えられるだろう。例えば、カソード１２４は複数の
第一Ｎ＋ポリシリコン領域（例えば２１６1から２１
６3、集合的にＮ＋領域２１６）によって形成され、そ
れは第一Ｐドープト領域２１４の上に直線的に散在され
る。更に、Ｐ＋ポリシリコン領域２２６によって形成さ
れるトリガ・ゲートＧ１は散在し且つ第一Ｐドープト領
域２１４の上に、複数の第二Ｎ＋ポリシリコン領域２１
６と整列される。
保護デバイスの第二実施形態の平面図を表す。図３は、
ＩＣ１００のリアルエステートを節約し、ＳＣＲトラン
ジスタ・ベース幅を最小にすることによって性能を高め
るための、ＳＣＲコンポーネントの多くの可能なレイア
ウトの１つの実施形態を図で示す。図３で示される多く
の見地は、ここで図２及び４において表される実施形態
に加えられるだろう。例えば、カソード１２４は複数の
第一Ｎ＋ポリシリコン領域（例えば２１６1から２１
６3、集合的にＮ＋領域２１６）によって形成され、そ
れは第一Ｐドープト領域２１４の上に直線的に散在され
る。更に、Ｐ＋ポリシリコン領域２２６によって形成さ
れるトリガ・ゲートＧ１は散在し且つ第一Ｐドープト領
域２１４の上に、複数の第二Ｎ＋ポリシリコン領域２１
６と整列される。
【００３２】同じように、アノード１２２は複数の第二
Ｐ＋ポリシリコン領域（図示せず）によって形成される
だろう。そして、それはＮ−エピ層２０８の上に直線的
に散在する。更に、トリガ・ゲートＧ２（それは第二Ｎ
＋ドープト領域２１０によって形成される）は、また、
散在し且つＮ−エピ層２０８の上で複数の第二Ｐ＋ポリ
シリコン領域と整列した複数の第二Ｎ＋ドープト領域
（図示せず）を含むだろう。
Ｐ＋ポリシリコン領域（図示せず）によって形成される
だろう。そして、それはＮ−エピ層２０８の上に直線的
に散在する。更に、トリガ・ゲートＧ２（それは第二Ｎ
＋ドープト領域２１０によって形成される）は、また、
散在し且つＮ−エピ層２０８の上で複数の第二Ｐ＋ポリ
シリコン領域と整列した複数の第二Ｎ＋ドープト領域
（図示せず）を含むだろう。
【００３３】図２に言及すると、ラテラルＰＮＰトラン
ジスタＱＰ１３２は、少なくとも１つの第ニＰ＋ドープ
ト領域（例えば２１２1及び２１２2、集合的に２１
２）、集合的にＢＬＮ２０５を有するＮ−エピ領域２０
８及び第一Ｐドープト領域２１４によって形成される。
第二Ｐ＋ドープト領域２１２、集合的にＢＬＮ２０５を
有するＮ−エピ領域２０８及び第一Ｐドープト領域２１
４は、それぞれエミッター、ベース及びラテラルＰＮＰ
トランジスタＱＰ１３２のコレクターを形成する。第二
Ｐ＋ドープト領域２１２は、一般的にＰ＋ドープト・ポ
リ・シリコン材料あるが、代替実施形態では、以下に更
に詳細に説明するように第二Ｐ＋ドープト領域２１２
は、Ｐ＋ドープトＳｉＧｅ材料から製造される。バーテ
ィカルＮＰＮトランジスタＱＮ１３１のベースと同様
に、ラテラルＰＮＰトランジスタＱＰ１３２のコレクタ
ーを形成するように、第一Ｐドープト領域２１４が、双
対関数の役目を果たすことに注意されたい。同じく、ラ
テラルＰＮＰトランジスタＱＰ１３２のためのベースと
同様に、バーティカルＮＰＮトランジスタＱＮ１３１の
コレクターを形成するように、Ｎ−エピ層２０８及びＢ
ＬＮ２０５は集合的に双対関数の役目をする。
ジスタＱＰ１３２は、少なくとも１つの第ニＰ＋ドープ
ト領域（例えば２１２1及び２１２2、集合的に２１
２）、集合的にＢＬＮ２０５を有するＮ−エピ領域２０
８及び第一Ｐドープト領域２１４によって形成される。
第二Ｐ＋ドープト領域２１２、集合的にＢＬＮ２０５を
有するＮ−エピ領域２０８及び第一Ｐドープト領域２１
４は、それぞれエミッター、ベース及びラテラルＰＮＰ
トランジスタＱＰ１３２のコレクターを形成する。第二
Ｐ＋ドープト領域２１２は、一般的にＰ＋ドープト・ポ
リ・シリコン材料あるが、代替実施形態では、以下に更
に詳細に説明するように第二Ｐ＋ドープト領域２１２
は、Ｐ＋ドープトＳｉＧｅ材料から製造される。バーテ
ィカルＮＰＮトランジスタＱＮ１３１のベースと同様
に、ラテラルＰＮＰトランジスタＱＰ１３２のコレクタ
ーを形成するように、第一Ｐドープト領域２１４が、双
対関数の役目を果たすことに注意されたい。同じく、ラ
テラルＰＮＰトランジスタＱＰ１３２のためのベースと
同様に、バーティカルＮＰＮトランジスタＱＮ１３１の
コレクターを形成するように、Ｎ−エピ層２０８及びＢ
ＬＮ２０５は集合的に双対関数の役目をする。
【００３４】第一ゲートＧ１ １３６は、少なくとも１
つのＰ＋ベース・ポリ・シリコン領域２２６によって形
成され、それは第一Ｐドープト領域２１４の上にそれぞ
れ配置される。図２及び３において示される実施形態
で、第一ゲート１３６は、例として第一Ｎ＋カソード・
ポリ・シリコン領域２１６の対面に位置する複数のＰ＋
ベース・ポリ領域（例えば領域２２６1及び２２６2）を
含む。
つのＰ＋ベース・ポリ・シリコン領域２２６によって形
成され、それは第一Ｐドープト領域２１４の上にそれぞ
れ配置される。図２及び３において示される実施形態
で、第一ゲート１３６は、例として第一Ｎ＋カソード・
ポリ・シリコン領域２１６の対面に位置する複数のＰ＋
ベース・ポリ領域（例えば領域２２６1及び２２６2）を
含む。
【００３５】例えば、図３に言及すると、複数の第一Ｎ
＋エミッター・ポリ・シリコン領域２１６の近傍且つ各
々の間で、第一ゲート領域２２６1及び２２６2がそれぞ
れ配置される。即ち、ポリシリコン領域２１６2及び２
１６3の他に、第一Ｎ＋エミッターの間で第一ゲート領
域２２６1及び２２６2が、第一Ｎ＋エミッター領域２１
６1及び２１６2の間にそれぞれ配置される。マルチプル
を提供すると、Ｎ＋エミッター／カソード・ポリ・シリ
コン領域２１６と同じラインの、散在された第一ゲート
領域２２６は、アノード領域（即ち第二Ｐ＋ドープト領
域２１２）が、カソードにより近く置かれることができ
るようにし、図２に関して更に詳細に下で説明されるよ
うに、側部寸法ＬＮが、ＳＣＲ１０３のより速いターン
オンのために低減されることができるようになる。
＋エミッター・ポリ・シリコン領域２１６の近傍且つ各
々の間で、第一ゲート領域２２６1及び２２６2がそれぞ
れ配置される。即ち、ポリシリコン領域２１６2及び２
１６3の他に、第一Ｎ＋エミッターの間で第一ゲート領
域２２６1及び２２６2が、第一Ｎ＋エミッター領域２１
６1及び２１６2の間にそれぞれ配置される。マルチプル
を提供すると、Ｎ＋エミッター／カソード・ポリ・シリ
コン領域２１６と同じラインの、散在された第一ゲート
領域２２６は、アノード領域（即ち第二Ｐ＋ドープト領
域２１２）が、カソードにより近く置かれることができ
るようにし、図２に関して更に詳細に下で説明されるよ
うに、側部寸法ＬＮが、ＳＣＲ１０３のより速いターン
オンのために低減されることができるようになる。
【００３６】絶縁性領域２２４1及び２２４2（例えば二
酸化珪素（ＳｉＯ2））は、第一Ｎ＋エミッター・ポリ
・シリコン領域２１６を第一ゲート１３６のＰ＋ベース
・ポリ・シリコン領域２２６から分離する。特に、絶縁
性領域２２４1及び２２４2は、第一Ｐドープト領域２１
４の上及び第一Ｎ＋エミッター・ポリ・シリコン領域２
１６とＰ＋ポリシリコン領域２２６1及び２２６2との間
に配置される。第一Ｎ＋エミッター・ポリ・シリコン領
域２１６がまた、一部の絶縁性領域２２４1及び２２４2
の上に形成されることに注意をされたい。更に以下で詳
細に説明するように、絶縁性領域２２４1及び２２４2の
間に位置する第一Ｎ＋エミッター・ポリ・シリコン領域
２１６の部分は、その間にウィンドウ（即ち「エミッタ
ー開口」）２３０を画成する。
酸化珪素（ＳｉＯ2））は、第一Ｎ＋エミッター・ポリ
・シリコン領域２１６を第一ゲート１３６のＰ＋ベース
・ポリ・シリコン領域２２６から分離する。特に、絶縁
性領域２２４1及び２２４2は、第一Ｐドープト領域２１
４の上及び第一Ｎ＋エミッター・ポリ・シリコン領域２
１６とＰ＋ポリシリコン領域２２６1及び２２６2との間
に配置される。第一Ｎ＋エミッター・ポリ・シリコン領
域２１６がまた、一部の絶縁性領域２２４1及び２２４2
の上に形成されることに注意をされたい。更に以下で詳
細に説明するように、絶縁性領域２２４1及び２２４2の
間に位置する第一Ｎ＋エミッター・ポリ・シリコン領域
２１６の部分は、その間にウィンドウ（即ち「エミッタ
ー開口」）２３０を画成する。
【００３７】任意に、シリサイド層２２０が、第一Ｎ＋
ポリシリコン領域２１６（カソード）、第一ゲート領域
２２６（Ｇ１）、第二ゲート領域、２１０（Ｇ２）及び
第二Ｐ＋領域２１２（アノード）の上に形成される。特
に、金属層が（例えば、コバルト、チタン及び同類を使
用して）、ＩＣ１００の表面上に堆積される。熱の処理
の間、高伝導性の合金が、金属及びシリコン（「シリサ
イド」）の間で形成される。シリサイド層２２０は、高
−ドープト領域（２１６、２１０、２１２及び２２６）
と、それらのそれぞれの金属コンタクトとの間の伝導性
のボンドとして役立ち、それは、ＳＣＲ１０３のアノー
ド１２２、カソード１２４、第一ゲート１３６及び第二
ゲート１３４で外部接続性を提供する。
ポリシリコン領域２１６（カソード）、第一ゲート領域
２２６（Ｇ１）、第二ゲート領域、２１０（Ｇ２）及び
第二Ｐ＋領域２１２（アノード）の上に形成される。特
に、金属層が（例えば、コバルト、チタン及び同類を使
用して）、ＩＣ１００の表面上に堆積される。熱の処理
の間、高伝導性の合金が、金属及びシリコン（「シリサ
イド」）の間で形成される。シリサイド層２２０は、高
−ドープト領域（２１６、２１０、２１２及び２２６）
と、それらのそれぞれの金属コンタクトとの間の伝導性
のボンドとして役立ち、それは、ＳＣＲ１０３のアノー
ド１２２、カソード１２４、第一ゲート１３６及び第二
ゲート１３４で外部接続性を提供する。
【００３８】本発明のＳＣＲの処理を完了するために、
インター−レベル誘電体（ＩＬＤ）として知られる酸化
物層２５０（想像線で描画された）が、ドープト領域の
上に堆積させる。エッチング過程はコンタクトホールを
形成するために実行される。そして、それは金属コンタ
クトを形成するために金属でその後充てんされる。いく
つかのコンタクトホールが、最大電流を増加させるため
にエミッター開口２３０の上にローで置かれるだろう。
アノード１２２（即ち第二Ｐ＋領域２１２）の上のコン
タクトホールの総数は、カソード１２４（即ち第一Ｎ＋
ポリシリコン領域２１６）のコンタクトホールの数とほ
ぼ一致することに注意されたい。
インター−レベル誘電体（ＩＬＤ）として知られる酸化
物層２５０（想像線で描画された）が、ドープト領域の
上に堆積させる。エッチング過程はコンタクトホールを
形成するために実行される。そして、それは金属コンタ
クトを形成するために金属でその後充てんされる。いく
つかのコンタクトホールが、最大電流を増加させるため
にエミッター開口２３０の上にローで置かれるだろう。
アノード１２２（即ち第二Ｐ＋領域２１２）の上のコン
タクトホールの総数は、カソード１２４（即ち第一Ｎ＋
ポリシリコン領域２１６）のコンタクトホールの数とほ
ぼ一致することに注意されたい。
【００３９】図２の１つの実施例で、Ｐ及びＮ形領域
（２１０、２１２、２１４及び２１６）の全ては、シリ
コン−オンリー格子構造から形成される。特に、第一及
び第二ドープト領域２１４及び２１２は、約１０21原子
／ｃｍ-3のドーピング濃度を有する。第一Ｎ＋ポリシリ
コン領域（エミッター）２１６及び第二Ｎ＋領域（第二
ゲート）２１０、及びＰ＋ポリシリコン領域２２６は、
約１０21原子／ｃｍ-3のドーピング濃度を有する。ＢＬ
Ｎ層２０５は、約１０19原子／ｃｍ-3のドーピング濃度
を有し、Ｎ＋シンカ領域２０６は、約１０20原子／ｃｍ
-3のドーピング濃度を有し、Ｎ−エピタキシャル層２０
８は、１０16〜１０17原子／ｃｍ-3まで範囲でドーピン
グ濃度を有し、それは、保護デバイス１０３の最も低い
ドーピング濃度である。
（２１０、２１２、２１４及び２１６）の全ては、シリ
コン−オンリー格子構造から形成される。特に、第一及
び第二ドープト領域２１４及び２１２は、約１０21原子
／ｃｍ-3のドーピング濃度を有する。第一Ｎ＋ポリシリ
コン領域（エミッター）２１６及び第二Ｎ＋領域（第二
ゲート）２１０、及びＰ＋ポリシリコン領域２２６は、
約１０21原子／ｃｍ-3のドーピング濃度を有する。ＢＬ
Ｎ層２０５は、約１０19原子／ｃｍ-3のドーピング濃度
を有し、Ｎ＋シンカ領域２０６は、約１０20原子／ｃｍ
-3のドーピング濃度を有し、Ｎ−エピタキシャル層２０
８は、１０16〜１０17原子／ｃｍ-3まで範囲でドーピン
グ濃度を有し、それは、保護デバイス１０３の最も低い
ドーピング濃度である。
【００４０】図２の第二実施形態で、第一Ｐドープト領
域２１４は、シリコン・ゲルマニウム（ＳｉＧｅ）格子
構造を含む。特に、第一Ｐドープト領域２１４は、シリ
コン及びゲルマニウムから形成される。濃度は、０％か
ら約ピーク濃度１０〜１３％までの層の深さで徐々に増
加する。シリコン濃度は、１００％から約９０〜８７％
までそれぞれ低下する。更に、ＳｉＧｅには、約１０19
原子／ｃｍ-3の濃度で、ボロンがドープされる。保護デ
バイス１０２の残りの層及び領域は、上で示したものと
同じである。シリコン・ゲルマニウム格子構造の利用
は、例えばワイヤレス・チップ及びデバイスなどの、特
にＲＦ用途の下で動作している回路に適している。
域２１４は、シリコン・ゲルマニウム（ＳｉＧｅ）格子
構造を含む。特に、第一Ｐドープト領域２１４は、シリ
コン及びゲルマニウムから形成される。濃度は、０％か
ら約ピーク濃度１０〜１３％までの層の深さで徐々に増
加する。シリコン濃度は、１００％から約９０〜８７％
までそれぞれ低下する。更に、ＳｉＧｅには、約１０19
原子／ｃｍ-3の濃度で、ボロンがドープされる。保護デ
バイス１０２の残りの層及び領域は、上で示したものと
同じである。シリコン・ゲルマニウム格子構造の利用
は、例えばワイヤレス・チップ及びデバイスなどの、特
にＲＦ用途の下で動作している回路に適している。
【００４１】ＳｉＧｅ・ＨＢＴ（即ちバーティカルＮＰ
Ｎトランジスタ１３１）の実現は、非常に低接合容量を
有し、ＳＣＲを高（ＲＦ）周波数に好適にし、ＳＣＲ１
０３の寄生的な接合容量が低接合容量を有することによ
って最小にされ、ＥＳＤ硬度の非常に高いレベルを提供
する。特に、ベース及びコレクター（即ちＳｉＧｅ・Ｐ
ドープト領域２１４及びＮ−エピ領域２０８の領域）の
間の接合部エリアは、エミッター開口によって画成さ
れ、したがって最小にされる。更に、Ｎ−エピ層２０８
（コレクター）は、標準の非−エピ半導体プロセスと比
較して非常に軽くドープされている。代表的な接合容量
は、０．７フェムト・ファラド／平方ミクロン・エリア
（Ｐ＋／Ｎ−ウェル／平方ミクロン・エリアに対する
１．６フェムト・ファラド／平方ミクロンと比較して）
である。ＢＬＮとＰ−基板との間、又はデバイスの側壁
（ＤＴＩ）の間の他の寄生容量に対して、全てのキャパ
シタンス値は、ファンクショナルＨＢＴデバイスのため
に高周波要求に会うためにすでに最小にされた。
Ｎトランジスタ１３１）の実現は、非常に低接合容量を
有し、ＳＣＲを高（ＲＦ）周波数に好適にし、ＳＣＲ１
０３の寄生的な接合容量が低接合容量を有することによ
って最小にされ、ＥＳＤ硬度の非常に高いレベルを提供
する。特に、ベース及びコレクター（即ちＳｉＧｅ・Ｐ
ドープト領域２１４及びＮ−エピ領域２０８の領域）の
間の接合部エリアは、エミッター開口によって画成さ
れ、したがって最小にされる。更に、Ｎ−エピ層２０８
（コレクター）は、標準の非−エピ半導体プロセスと比
較して非常に軽くドープされている。代表的な接合容量
は、０．７フェムト・ファラド／平方ミクロン・エリア
（Ｐ＋／Ｎ−ウェル／平方ミクロン・エリアに対する
１．６フェムト・ファラド／平方ミクロンと比較して）
である。ＢＬＮとＰ−基板との間、又はデバイスの側壁
（ＤＴＩ）の間の他の寄生容量に対して、全てのキャパ
シタンス値は、ファンクショナルＨＢＴデバイスのため
に高周波要求に会うためにすでに最小にされた。
【００４２】図２の第三実施形態で、第一及び第二Ｐド
ープト領域２１４及び２１２は、ＳｉＧｅから各々製造
され、約１０19ｃｍ-3の濃度でボロンでドープされてい
る。第一及び第二Ｐドープト領域２１４及び２１２のジ
ョイント形成はより容易な製作処理をできるようにし、
費用をそれによって低下する。更に、この第三実施形態
の性能は、実質的に第二実施形態と同じものであり第二
Ｐドープト領域２１２は、シリコン−ベースの格子構造
だけから形成される。
ープト領域２１４及び２１２は、ＳｉＧｅから各々製造
され、約１０19ｃｍ-3の濃度でボロンでドープされてい
る。第一及び第二Ｐドープト領域２１４及び２１２のジ
ョイント形成はより容易な製作処理をできるようにし、
費用をそれによって低下する。更に、この第三実施形態
の性能は、実質的に第二実施形態と同じものであり第二
Ｐドープト領域２１２は、シリコン−ベースの格子構造
だけから形成される。
【００４３】本発明の１つの目的は、ＳＣＲ１０３がオ
ンにする速度を増加させることである。ＳＣＲ１０３の
ターンオン時間を減らすことは、一対の先行技術のラテ
ラル・バイポーラ・トランジスタによって形成されるＳ
ＣＲ１０３への２つの特定の差によって実現される。先
行技術上の１つの差は、ＳＣＲ１０３でのトランジスタ
ＱＮ１３１及びＱＰ１３２のそれぞれのベース領域のサ
イズでの減少で、それは、トランジスタ１３１及び１３
２の電流利得βと同様に、ＳＣＲ１０３のターンオン時
間に影響する。増加するトランジスタ電流ゲインβは、
その十分な電流が各々のトランジスタＱＮ１３１及びＱ
Ｐ１３２のベースを順方向バイアスするために提供され
ることを確実にするのを手伝い、それによって速く及び
確実にＳＣＲ１０３を起動させる。
ンにする速度を増加させることである。ＳＣＲ１０３の
ターンオン時間を減らすことは、一対の先行技術のラテ
ラル・バイポーラ・トランジスタによって形成されるＳ
ＣＲ１０３への２つの特定の差によって実現される。先
行技術上の１つの差は、ＳＣＲ１０３でのトランジスタ
ＱＮ１３１及びＱＰ１３２のそれぞれのベース領域のサ
イズでの減少で、それは、トランジスタ１３１及び１３
２の電流利得βと同様に、ＳＣＲ１０３のターンオン時
間に影響する。増加するトランジスタ電流ゲインβは、
その十分な電流が各々のトランジスタＱＮ１３１及びＱ
Ｐ１３２のベースを順方向バイアスするために提供され
ることを確実にするのを手伝い、それによって速く及び
確実にＳＣＲ１０３を起動させる。
【００４４】図２で、ディメンションＬＰ及びＬＮは、
バーティカルＮＰＮトランジスタＱＮ１３１及びラテラ
ルＰＮＰトランジスタＱＰ１３２のそれぞれのベースの
長を表示する。第一Ｐ＋ドープト領域２１４がシリコン
及びゲルマニウムの結晶組織を含む実施形態で、ＮＰＮ
トランジスタＱＮ１３１のベース長さＬＰは、１５〜５
０ ｎｍの範囲である。
バーティカルＮＰＮトランジスタＱＮ１３１及びラテラ
ルＰＮＰトランジスタＱＰ１３２のそれぞれのベースの
長を表示する。第一Ｐ＋ドープト領域２１４がシリコン
及びゲルマニウムの結晶組織を含む実施形態で、ＮＰＮ
トランジスタＱＮ１３１のベース長さＬＰは、１５〜５
０ ｎｍの範囲である。
【００４５】ベース長さＬNは、第二Ｐ＋領域２１２の
エッジ２１１から、エミッター開口２３０まで測られ
る。上で示したように、絶縁性材料（例えばＳｉＯ2）
２２４でカバーされない第一Ｐ＋領域２１４の下に位置
するＮ−エピ領域としてエミッター開口２３０は画成さ
れる。エミッター開口２３０のサイズは、電流フローの
ための横断面を決定する。一実施形態において、ＰＮＰ
トランジスタＱＰ１３２のベース長さＬNは、１．０か
ら２．０ミクロンの範囲にある。
エッジ２１１から、エミッター開口２３０まで測られ
る。上で示したように、絶縁性材料（例えばＳｉＯ2）
２２４でカバーされない第一Ｐ＋領域２１４の下に位置
するＮ−エピ領域としてエミッター開口２３０は画成さ
れる。エミッター開口２３０のサイズは、電流フローの
ための横断面を決定する。一実施形態において、ＰＮＰ
トランジスタＱＰ１３２のベース長さＬNは、１．０か
ら２．０ミクロンの範囲にある。
【００４６】ＳＣＲターンオン時間は、各々のトランジ
スタＱＮ１３１及びＱＰ１３２の結合されたターンオン
時間と関連がある。バイポーラ・トランジスタ１３１及
び１３２のターンオン時間は、それらのそれぞれのベー
ス幅の平方と比例関係にある。したがって、ＮＰＮバイ
ポーラ・トランジスタのベース幅（ＬP）がバーティカ
ルＮＰＮトランジスタＱＮ１３１を実施することによっ
て低下されたので、ＳＣＲのターンオン時間は、また、
一対の横に形成されたトランジスタを有するＳＣＲと比
較して非常に低下された。
スタＱＮ１３１及びＱＰ１３２の結合されたターンオン
時間と関連がある。バイポーラ・トランジスタ１３１及
び１３２のターンオン時間は、それらのそれぞれのベー
ス幅の平方と比例関係にある。したがって、ＮＰＮバイ
ポーラ・トランジスタのベース幅（ＬP）がバーティカ
ルＮＰＮトランジスタＱＮ１３１を実施することによっ
て低下されたので、ＳＣＲのターンオン時間は、また、
一対の横に形成されたトランジスタを有するＳＣＲと比
較して非常に低下された。
【００４７】更に、バーティカルＮＰＮトランジスタＱ
Ｎ１３１のベースの、ＳｉＧｅ格子構造を利用した実施
形態に対して、ＳｉＧｅヘテロ接合トランジスタは、独
立した電子及びホールの制御をできるようにする。その
結果、全体的な利得帯域幅積（ｆmax）（それは最大の
動作周波数を特徴づける）は、改良されれるだろう。全
体的な利得帯域幅積（ｆmax）は、２つの製作方法によ
って改良されるだろう。第一製作方法は、一様なベース
で高ゲルマニウム濃度を提供することで、一方、第二方
法は等級分けされたベースで低ゲルマニウム濃度を提供
することである。
Ｎ１３１のベースの、ＳｉＧｅ格子構造を利用した実施
形態に対して、ＳｉＧｅヘテロ接合トランジスタは、独
立した電子及びホールの制御をできるようにする。その
結果、全体的な利得帯域幅積（ｆmax）（それは最大の
動作周波数を特徴づける）は、改良されれるだろう。全
体的な利得帯域幅積（ｆmax）は、２つの製作方法によ
って改良されるだろう。第一製作方法は、一様なベース
で高ゲルマニウム濃度を提供することで、一方、第二方
法は等級分けされたベースで低ゲルマニウム濃度を提供
することである。
【００４８】第一製作方法では、ベース層での固有抵抗
は、非常に低下される。特に、ＮＰＮトランジスタＱＮ
１３１のベース−エミッター・インタフェイスのヘテロ
接合は、エミッター（電流利得が高く残留するこのよう
なもの）への正孔注入を低下する。デバイスの速度は、
エミッター−コレクターによって測られるように、走行
時間は通常のバイポーラ・トランジスタと等しく、しか
し、利得帯域幅積はベース幅抵抗で大きい減少のために
非常に増加する。この第一製作方法は、パワー・アプリ
ケーションに対して最も好適である。
は、非常に低下される。特に、ＮＰＮトランジスタＱＮ
１３１のベース−エミッター・インタフェイスのヘテロ
接合は、エミッター（電流利得が高く残留するこのよう
なもの）への正孔注入を低下する。デバイスの速度は、
エミッター−コレクターによって測られるように、走行
時間は通常のバイポーラ・トランジスタと等しく、しか
し、利得帯域幅積はベース幅抵抗で大きい減少のために
非常に増加する。この第一製作方法は、パワー・アプリ
ケーションに対して最も好適である。
【００４９】第二製作方法（等級分けされたベースでの
低ゲルマニウム濃度）では、ゲルマニウムは、エミッタ
ー−ベース接合の非常に低濃度によってＮＰＮトランジ
スタＱＮ１３１のコレクター−ベース接合の約１０％ま
で変化する。この場合、電流利得はわずかに影響を受け
るだけである。しかし、エミッター−コレクター走行時
間によって測られるように、デバイスの速度はベースを
横切るゲルマニウム濃度こう配によって生成される作り
つけ電界のために増加する。更に、ベース幅変調（コレ
クター−ベース電圧の変化で引き起こされるベース−コ
レクター空乏層幅の変調）は減らされる、しかし、高電
流利得落差−オフは、コレクター−ベース・インタフェ
イスでの、ヘテロ接合のために増加する。したがって、
この第二製作方法は、小信号用途のために最も好適であ
る。後の技術は、ベース層でより高い固有抵抗の欠点を
有する。したがって、前述の先行技術デバイスでのＥＳ
Ｄ能力は、比較的低い。
低ゲルマニウム濃度）では、ゲルマニウムは、エミッタ
ー−ベース接合の非常に低濃度によってＮＰＮトランジ
スタＱＮ１３１のコレクター−ベース接合の約１０％ま
で変化する。この場合、電流利得はわずかに影響を受け
るだけである。しかし、エミッター−コレクター走行時
間によって測られるように、デバイスの速度はベースを
横切るゲルマニウム濃度こう配によって生成される作り
つけ電界のために増加する。更に、ベース幅変調（コレ
クター−ベース電圧の変化で引き起こされるベース−コ
レクター空乏層幅の変調）は減らされる、しかし、高電
流利得落差−オフは、コレクター−ベース・インタフェ
イスでの、ヘテロ接合のために増加する。したがって、
この第二製作方法は、小信号用途のために最も好適であ
る。後の技術は、ベース層でより高い固有抵抗の欠点を
有する。したがって、前述の先行技術デバイスでのＥＳ
Ｄ能力は、比較的低い。
【００５０】図４は、図１Ａ及び図１ＢのＳＣＲ・ＥＳ
Ｄ保護デバイスの第三実施形態の横断面図を表す。図４
で示される実施形態は、ＢＬＮ２０５及びＮ＋シンカ領
域が省略されるという及びＮ−ウェル４０６がＮ−エピ
層２０８の上に形成されるという点を除いて、図２の実
施形態と同じものである。
Ｄ保護デバイスの第三実施形態の横断面図を表す。図４
で示される実施形態は、ＢＬＮ２０５及びＮ＋シンカ領
域が省略されるという及びＮ−ウェル４０６がＮ−エピ
層２０８の上に形成されるという点を除いて、図２の実
施形態と同じものである。
【００５１】特に、Ｎ−エピタキシャル層２０８はＰ−
基板２０３の上に形成され、Ｎ−ウェル４０６はＮ−エ
ピ層２０８に拡散され、ＤＴＩ２１９によって横に絶縁
される。Ｎ−ウェル４０６は、ＢＬＮ２０５より少ない
約１０18原子／ｃｍ-3のＮ−ドーピング濃度を有する。
第一Ｐドープト領域２１４、第二Ｐドープト領域２１
２、第二Ｎ＋ドープト領域２１０及び第一Ｎ＋ドープト
領域２１６は、図２に関して上で示したようにＮ−ウェ
ル４０６の上に形成される。第一及び第二Ｐドープト領
域２１４及び２１２がまた、図２に関して上で説明され
たように、シリコン・ドープト材料だけ又はＳｉＧｅだ
けを含むだろうことに、更に注意されたい。
基板２０３の上に形成され、Ｎ−ウェル４０６はＮ−エ
ピ層２０８に拡散され、ＤＴＩ２１９によって横に絶縁
される。Ｎ−ウェル４０６は、ＢＬＮ２０５より少ない
約１０18原子／ｃｍ-3のＮ−ドーピング濃度を有する。
第一Ｐドープト領域２１４、第二Ｐドープト領域２１
２、第二Ｎ＋ドープト領域２１０及び第一Ｎ＋ドープト
領域２１６は、図２に関して上で示したようにＮ−ウェ
ル４０６の上に形成される。第一及び第二Ｐドープト領
域２１４及び２１２がまた、図２に関して上で説明され
たように、シリコン・ドープト材料だけ又はＳｉＧｅだ
けを含むだろうことに、更に注意されたい。
【００５２】Ｎ−ウェル４０６のＢＬＮ２０５及び介在
物の省略は、ＳＣＲ１０３の分散型のラテラルＰＮＰト
ランジスタＱＰ１３２で、電流利得のいかなる可能な劣
化も防止する。特に、電流利得の劣化（それはＢＬＮ２
０５の高ドープ濃度による）は、ＢＬＮ２０５を通して
低抵抗の電流パスを有する利点を相殺するだろう。した
がって、拡散されたＮ−ウェル４０６は、電流利得で最
小の減少を有するラテラルＰＮＰトランジスタ１３２
（バーティカルＮＰＮトランジスタ１３２のコレクター
と同様に）のベースβを形成する。
物の省略は、ＳＣＲ１０３の分散型のラテラルＰＮＰト
ランジスタＱＰ１３２で、電流利得のいかなる可能な劣
化も防止する。特に、電流利得の劣化（それはＢＬＮ２
０５の高ドープ濃度による）は、ＢＬＮ２０５を通して
低抵抗の電流パスを有する利点を相殺するだろう。した
がって、拡散されたＮ−ウェル４０６は、電流利得で最
小の減少を有するラテラルＰＮＰトランジスタ１３２
（バーティカルＮＰＮトランジスタ１３２のコレクター
と同様に）のベースβを形成する。
【００５３】図２〜４の代替実施形態で、非対称レイア
ウトがまた実施されうることに更に注意されたい。非対
称レイアウトで、第一ゲートを形成する１つの第二Ｎ＋
ドープト領域２１０及び第二ゲートを形成している一個
Ｐベース・ポリ領域２２６と同様に、１つの第二Ｐ＋ド
ープト領域２１２（例えば２１２1）だけが利用され
る。このように、Ｐ＋領域２１２1によって画成される
アノード１２２は、対称実施形態より大きい。それは、
アノード１２２でのコンタクトホールの数が、カソード
１２４でコンタクトホールの数と実質的に一致しなけれ
ばならないからである。更に、絶縁性材料のＤＴＩリン
グは、第二Ｐ＋ベース・ポリ・シリコン領域２２６2が
形成されるところの近傍の、ＳＴＩ領域の下で形成され
る。したがって、リングの右のすべてが、ＳＣＲ１０３
から省略される。本発明の非対称ＳＣＲのＥＳＤ保護性
能は、電流利得及びＳＣＲターンオン時間に関して好ま
しい対称ＳＣＲレイアウトの性能に相当する。
ウトがまた実施されうることに更に注意されたい。非対
称レイアウトで、第一ゲートを形成する１つの第二Ｎ＋
ドープト領域２１０及び第二ゲートを形成している一個
Ｐベース・ポリ領域２２６と同様に、１つの第二Ｐ＋ド
ープト領域２１２（例えば２１２1）だけが利用され
る。このように、Ｐ＋領域２１２1によって画成される
アノード１２２は、対称実施形態より大きい。それは、
アノード１２２でのコンタクトホールの数が、カソード
１２４でコンタクトホールの数と実質的に一致しなけれ
ばならないからである。更に、絶縁性材料のＤＴＩリン
グは、第二Ｐ＋ベース・ポリ・シリコン領域２２６2が
形成されるところの近傍の、ＳＴＩ領域の下で形成され
る。したがって、リングの右のすべてが、ＳＣＲ１０３
から省略される。本発明の非対称ＳＣＲのＥＳＤ保護性
能は、電流利得及びＳＣＲターンオン時間に関して好ま
しい対称ＳＣＲレイアウトの性能に相当する。
【００５４】本実施形態のＳＣＲは、分散型の（即ち側
部）ＰＮＰトランジスタＱＰ１３２を有する、バーティ
カルＮＰＮトランジスタＱＮ１３１を提供する。バーテ
ィカルＮＰＮトランジスタは、エミッターからコレクタ
ーまで低下されたベース長さＬＰ及びバーティカル電流
フローを有し、分散された（即ち側部）ＮＰＮ及びＰＮ
Ｐトランジスタを有するＳＣＲと比較して、電流ゲイ
ン、電流フロー及びターンオン時間を増加させる。
部）ＰＮＰトランジスタＱＰ１３２を有する、バーティ
カルＮＰＮトランジスタＱＮ１３１を提供する。バーテ
ィカルＮＰＮトランジスタは、エミッターからコレクタ
ーまで低下されたベース長さＬＰ及びバーティカル電流
フローを有し、分散された（即ち側部）ＮＰＮ及びＰＮ
Ｐトランジスタを有するＳＣＲと比較して、電流ゲイ
ン、電流フロー及びターンオン時間を増加させる。
【００５５】ＮＰＮトランジスタ１３１のベースがシリ
コン−ゲルマニウムを含む例で、ＳＣＲ１０３は、Ｐ−
基板２０３から、ＤＴＩ２１９と同様に、ＢＬＮ２０５
及びＰ−基板２０３の接合部によって形成されるリバー
スダイオードによって、垂直に絶縁される。したがっ
て、ＳＣＲ１０３は、ワイヤレス・デバイス等のＲＦ用
途で使用されるＩＣに対して通常遭遇するような種々の
状況で、ＥＳＤ保護デバイスとして使用されるだろう。
このようなＲＦ回路で、信号は正電源電圧より上に又は
負電源電圧の下で揺れるだろう。Ｐ−基板２０３から分
離される保護デバイスは、両方の例で有益である。それ
は、信号のこのようなオーバーシュート又はアンダーシ
ュートが起こった場合、供給又は接地ラインを開ける導
電パスがないという回路要求に従うことができるだけだ
からである。
コン−ゲルマニウムを含む例で、ＳＣＲ１０３は、Ｐ−
基板２０３から、ＤＴＩ２１９と同様に、ＢＬＮ２０５
及びＰ−基板２０３の接合部によって形成されるリバー
スダイオードによって、垂直に絶縁される。したがっ
て、ＳＣＲ１０３は、ワイヤレス・デバイス等のＲＦ用
途で使用されるＩＣに対して通常遭遇するような種々の
状況で、ＥＳＤ保護デバイスとして使用されるだろう。
このようなＲＦ回路で、信号は正電源電圧より上に又は
負電源電圧の下で揺れるだろう。Ｐ−基板２０３から分
離される保護デバイスは、両方の例で有益である。それ
は、信号のこのようなオーバーシュート又はアンダーシ
ュートが起こった場合、供給又は接地ラインを開ける導
電パスがないという回路要求に従うことができるだけだ
からである。
【００５６】更に、いくらかのＥＳＤ保護用途で、ゲー
トが完全に省略され、又は、一個のゲートだけ又は両方
のゲート（即ちゲートＧ１又はＧ２）が、保護されるＩ
Ｃ１００の回路に基づいて要求されるだろうことに注意
をされたい。例えば、図１Ａに言及すると、パッド１０
４で起こっている現象をＥＳＤから保護するとき、第二
ゲートＧ２ １３６だけがＳＣＲ１０３をトリガするた
めに使用される。かくして、第一ゲートＧ１を形成する
Ｐ＋ポリ・シリコン・ベース領域２２６は要求されな
い。第二ゲートＧ２ １３４だけを利用することは、第
一ゲートＧ１ １３６を使用することによって起こり、
ＮＰＮトランジスタ１３１のＳｉＧｅベース２１４を通
した横の（トリガ）電流フローによる、いかなる電位加
熱問題も回避する。
トが完全に省略され、又は、一個のゲートだけ又は両方
のゲート（即ちゲートＧ１又はＧ２）が、保護されるＩ
Ｃ１００の回路に基づいて要求されるだろうことに注意
をされたい。例えば、図１Ａに言及すると、パッド１０
４で起こっている現象をＥＳＤから保護するとき、第二
ゲートＧ２ １３６だけがＳＣＲ１０３をトリガするた
めに使用される。かくして、第一ゲートＧ１を形成する
Ｐ＋ポリ・シリコン・ベース領域２２６は要求されな
い。第二ゲートＧ２ １３４だけを利用することは、第
一ゲートＧ１ １３６を使用することによって起こり、
ＮＰＮトランジスタ１３１のＳｉＧｅベース２１４を通
した横の（トリガ）電流フローによる、いかなる電位加
熱問題も回避する。
【００５７】図１Ｂに言及すると、同じように、第一ゲ
ートＧ１ １３４だけが、ＳＣＲ１０３をトリガするた
めに使用される。かくして、第二ゲートＧ２を形成する
Ｎ＋領域２１０及びＮ＋シンカ領域２０６は要求されな
い。使っていないゲートを排除することは、ＥＳＤ保護
デバイス１０２のよりコンパクトなレイアウトを提供す
る。更に、ラテラルＰＮＰトランジスタ１３２をトリガ
するために第二ゲートＧ２ １３４を使用することと比
較してＳＣＲ１０２のトリガ速度を少なくするだけでな
く、トリガ・ゲートＧ１ １３６は、非常に有効なＨＢ
Ｔベース領域にトリガ電流を注入する短く且つ直接の方
法である。
ートＧ１ １３４だけが、ＳＣＲ１０３をトリガするた
めに使用される。かくして、第二ゲートＧ２を形成する
Ｎ＋領域２１０及びＮ＋シンカ領域２０６は要求されな
い。使っていないゲートを排除することは、ＥＳＤ保護
デバイス１０２のよりコンパクトなレイアウトを提供す
る。更に、ラテラルＰＮＰトランジスタ１３２をトリガ
するために第二ゲートＧ２ １３４を使用することと比
較してＳＣＲ１０２のトリガ速度を少なくするだけでな
く、トリガ・ゲートＧ１ １３６は、非常に有効なＨＢ
Ｔベース領域にトリガ電流を注入する短く且つ直接の方
法である。
【００５８】しかし、ゲートＧ１及びＧ２ １３４及び
１３６は、また、独立のトリガ・デバイス１０５に接続
性を提供するために実施されるだろう。特に、ＳＣＲ１
０３をトリガして、ＥＳＤ現象の異なる型から保護する
ために各々のゲートが使用されうる例がある。このよう
なＥＳＤ現象は、特定のパッドで起こっている正の負の
ＥＳＤ現象を含み、その中で、ＥＳＤ現象はファンクシ
ョナル回路１０１の異なるコンポーネントで起こってい
る。
１３６は、また、独立のトリガ・デバイス１０５に接続
性を提供するために実施されるだろう。特に、ＳＣＲ１
０３をトリガして、ＥＳＤ現象の異なる型から保護する
ために各々のゲートが使用されうる例がある。このよう
なＥＳＤ現象は、特定のパッドで起こっている正の負の
ＥＳＤ現象を含み、その中で、ＥＳＤ現象はファンクシ
ョナル回路１０１の異なるコンポーネントで起こってい
る。
【００５９】上で言及したように、ＳＣＲ１０３の更に
他の実施形態で、トリガ・ゲートは完全に排除されるだ
ろう。両方のゲートの消去は、よりコンパクトなＩＣレ
イアウトをできるようにする。Ｎ＋シンカ領域５０６、
Ｎ＋Ｇ２領域５１０及びＰ＋ベース・ポリ・シリコン５
２２がもはや要求されないからである。ＳＣＲのトリガ
電圧が、Ｎ−エピとＰ−ベース層（ＳｉＧｅ）との間
の、ヘテロ接合のアバランシブレークダウンによって決
定されうる所で、ゲートＧ１及びＧ２の省略は適用でき
る。
他の実施形態で、トリガ・ゲートは完全に排除されるだ
ろう。両方のゲートの消去は、よりコンパクトなＩＣレ
イアウトをできるようにする。Ｎ＋シンカ領域５０６、
Ｎ＋Ｇ２領域５１０及びＰ＋ベース・ポリ・シリコン５
２２がもはや要求されないからである。ＳＣＲのトリガ
電圧が、Ｎ−エピとＰ−ベース層（ＳｉＧｅ）との間
の、ヘテロ接合のアバランシブレークダウンによって決
定されうる所で、ゲートＧ１及びＧ２の省略は適用でき
る。
【００６０】図５Ａ及び５Ｂは、ダイオード・トリガ素
子１０５の第一実施形態の横断面図を表す。上で言及し
たように、ＳＣＲは外部オンチップ・トリガ素子１０５
によって、オンにされる（即ち、「トリガされ」る）。
ＳＣＲ１０３もトリガ素子１０５も、いかなる集積化又
は共有コンポーネントをも有しないので、トリガ素子１
０５はＳＣＲの外部である。図５〜図９で検討したトリ
ガ・デバイスは、第一Ｐドープト領域２１４で、ＳｉＧ
ｅ格子構造を利用しているＳＣＲ実施形態のために利用
される。即ち、バーティカルＮＰＮトランジスタ１３１
がヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）の例
で、図５〜図９のトリガ素子１０５は、使用されるだろ
う。
子１０５の第一実施形態の横断面図を表す。上で言及し
たように、ＳＣＲは外部オンチップ・トリガ素子１０５
によって、オンにされる（即ち、「トリガされ」る）。
ＳＣＲ１０３もトリガ素子１０５も、いかなる集積化又
は共有コンポーネントをも有しないので、トリガ素子１
０５はＳＣＲの外部である。図５〜図９で検討したトリ
ガ・デバイスは、第一Ｐドープト領域２１４で、ＳｉＧ
ｅ格子構造を利用しているＳＣＲ実施形態のために利用
される。即ち、バーティカルＮＰＮトランジスタ１３１
がヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）の例
で、図５〜図９のトリガ素子１０５は、使用されるだろ
う。
【００６１】例示的なトリガ・デバイス１０５（図５Ａ
及び５Ｂの）は、コレクター（Ｃ）からベース（Ｂ）の
ヘテロ接合トランジスタ（ＨＢＴ）のブレイクダウンを
利用するヘテロ接合ダイオード（ＨＢＤ）トリガ・デバ
イス１０５である。特に、ＨＢＤトリガ素子１０５は、
ＳＣＲ１０３に関して上で検討したようにＰ型基板２０
３、埋込み型Ｎ−ドープト層（以下に、「埋込み層Ｎ
形」（ＢＬＮ））５０５、Ｎ−エピタキシャル層５０８
という）、及び少なくとも１つのＮ＋シンカ領域５０６
を含む多くのドープト層を含む。ＨＢＤトリガ素子１０
５も、ＳｉＧｅドープト領域５１４、少なくとも１つの
Ｎ＋拡散領域５１０及び少なくとも１つのＰ＋ポリ・ベ
ース領域５２２を含む。
及び５Ｂの）は、コレクター（Ｃ）からベース（Ｂ）の
ヘテロ接合トランジスタ（ＨＢＴ）のブレイクダウンを
利用するヘテロ接合ダイオード（ＨＢＤ）トリガ・デバ
イス１０５である。特に、ＨＢＤトリガ素子１０５は、
ＳＣＲ１０３に関して上で検討したようにＰ型基板２０
３、埋込み型Ｎ−ドープト層（以下に、「埋込み層Ｎ
形」（ＢＬＮ））５０５、Ｎ−エピタキシャル層５０８
という）、及び少なくとも１つのＮ＋シンカ領域５０６
を含む多くのドープト層を含む。ＨＢＤトリガ素子１０
５も、ＳｉＧｅドープト領域５１４、少なくとも１つの
Ｎ＋拡散領域５１０及び少なくとも１つのＰ＋ポリ・ベ
ース領域５２２を含む。
【００６２】トリガ素子１０５の構造は、ＳＣＲ１０３
の構造と、多くの見地で同様である。特別なのは、シリ
コンＰ−基板２０３の上で、たいへん伝導性のＢＬＮ５
０５が形成されることである。Ｎ−エピタキシャル層５
０８は、ＢＬＮ２０５の上に形成される。Ｎ−エピ層５
０８の側部分離は、とりわけ二酸化珪素（ＳｉＯ2）等
の、深いトレンチアイソレーション（ＤＴＩ）５１９の
リングによって提供される。
の構造と、多くの見地で同様である。特別なのは、シリ
コンＰ−基板２０３の上で、たいへん伝導性のＢＬＮ５
０５が形成されることである。Ｎ−エピタキシャル層５
０８は、ＢＬＮ２０５の上に形成される。Ｎ−エピ層５
０８の側部分離は、とりわけ二酸化珪素（ＳｉＯ2）等
の、深いトレンチアイソレーション（ＤＴＩ）５１９の
リングによって提供される。
【００６３】深い高Ｎ−ドープト領域（即ち、Ｎ＋シン
カ領域５０６1及び５０６2（ひとまとめにしてＮ＋シン
カ領域５０６）は、ＳＣＲ１０３に関して上で示したよ
うにＮ形ドーパントをインプラントすることによってＤ
ＴＩ５１９近傍に形成される。かくして、Ｎ−エピ層５
０８は、ＢＬＮ２０５及びＮ＋シンカ領域５０６の間に
形成される。Ｎ＋シンカ領域５０６は、Ｎ＋拡散領域５
１０からＢＬＮ５０５まで低オーム接続を形成するため
に使用される。浅いトレンチアイソレーション（ＳＴ
Ｉ）５１８は、ＳＣＲ１０３に関して上で示したよう
に、高−ドープト領域（例えばＮ＋拡散領域５１０及び
ＳｉＧｅ・Ｐ−ドープト領域５１４）の形成（例えばイ
ンプランテーション）のために示される領域を切り離す
ために使用される。
カ領域５０６1及び５０６2（ひとまとめにしてＮ＋シン
カ領域５０６）は、ＳＣＲ１０３に関して上で示したよ
うにＮ形ドーパントをインプラントすることによってＤ
ＴＩ５１９近傍に形成される。かくして、Ｎ−エピ層５
０８は、ＢＬＮ２０５及びＮ＋シンカ領域５０６の間に
形成される。Ｎ＋シンカ領域５０６は、Ｎ＋拡散領域５
１０からＢＬＮ５０５まで低オーム接続を形成するため
に使用される。浅いトレンチアイソレーション（ＳＴ
Ｉ）５１８は、ＳＣＲ１０３に関して上で示したよう
に、高−ドープト領域（例えばＮ＋拡散領域５１０及び
ＳｉＧｅ・Ｐ−ドープト領域５１４）の形成（例えばイ
ンプランテーション）のために示される領域を切り離す
ために使用される。
【００６４】Ｎ＋インプラント及びアニーリング・ステ
ップが高いドープトＮ＋領域５１０を形成するためにＳ
ＴＩ領域形成に続いて行われることに注意をされたい。
インプランテーションの間、Ｎ＋拡散領域５１０1及び
５１０2（ひとまとめにして、Ｎ＋拡散領域５１０）は
各々のＮ＋シンカ領域５０６の上に提供される。そし
て、それはヘテロ接合ダイオードのカソード５３２（Ｈ
ＢＴのコレクター・コンタクトへの等価物）を形成す
る。
ップが高いドープトＮ＋領域５１０を形成するためにＳ
ＴＩ領域形成に続いて行われることに注意をされたい。
インプランテーションの間、Ｎ＋拡散領域５１０1及び
５１０2（ひとまとめにして、Ｎ＋拡散領域５１０）は
各々のＮ＋シンカ領域５０６の上に提供される。そし
て、それはヘテロ接合ダイオードのカソード５３２（Ｈ
ＢＴのコレクター・コンタクトへの等価物）を形成す
る。
【００６５】図５Ａ及び５Ｂで、ＳＴＩ領域５１８3及
び５１８4がＮ＋拡散領域５１０2を絶縁する一方、ＳＴ
Ｉ領域５１８1及び５１８2は、Ｎ＋拡散領域５１０1を
絶縁する。更に、Ｎ−エピ層領域５０９は、ＳＴＩ領域
５１８2及び５１８3の間で維持される。更に、ＳｉＧｅ
・Ｐドープト領域５１４は、Ｎ−エピ層領域５０９及び
隣接のＳＴＩ領域５１８2及び５１８3の上に広く堆積す
る。
び５１８4がＮ＋拡散領域５１０2を絶縁する一方、ＳＴ
Ｉ領域５１８1及び５１８2は、Ｎ＋拡散領域５１０1を
絶縁する。更に、Ｎ−エピ層領域５０９は、ＳＴＩ領域
５１８2及び５１８3の間で維持される。更に、ＳｉＧｅ
・Ｐドープト領域５１４は、Ｎ−エピ層領域５０９及び
隣接のＳＴＩ領域５１８2及び５１８3の上に広く堆積す
る。
【００６６】図５Ａで、Ｐ＋ベース・ポリ・シリコン領
域５２２はＰドープト領域５１４の上に形成される。そ
して、それはひとまとめにしてＨＢＤ１０５のアノード
５３４（ＨＢＴのベース・コンタクトへの等価物）を形
成する。図５Ａの１つの実施例で、Ｐ＋ベース・ポリ・
シリコン領域５２２は、Ｐドープト領域５１４及びＮ−
エピ層５０８の上にセンタリングされる。即ち、アノー
ド５３４はアクティブＳｉＧｅ・Ｐドープト領域５１４
の上に、直接のコンタクトを有する。
域５２２はＰドープト領域５１４の上に形成される。そ
して、それはひとまとめにしてＨＢＤ１０５のアノード
５３４（ＨＢＴのベース・コンタクトへの等価物）を形
成する。図５Ａの１つの実施例で、Ｐ＋ベース・ポリ・
シリコン領域５２２は、Ｐドープト領域５１４及びＮ−
エピ層５０８の上にセンタリングされる。即ち、アノー
ド５３４はアクティブＳｉＧｅ・Ｐドープト領域５１４
の上に、直接のコンタクトを有する。
【００６７】図５Ｂで、Ｐ＋ベース・ポリ・シリコン領
域５２２は、２つの領域５２２1及び５２２2に分割され
ており、各々のＰ＋ベース・ポリ・シリコン領域５２２
はＰドープト領域５１４の上であり且つＳｉＧｅ・Ｐド
ープト領域５１４の下に形成されたＳＴＩ５１８の上に
横に形成されている。即ち、アノード５３４はアクティ
ブ接合部にインダイレクト・コンタクトを有する。それ
は、Ｐベース・ポリ・シリコン領域５２２1及び５２２2
がアクティブＳｉＧｅ・Ｐドープト領域５１４に横に置
かれているからである。実施形態のどちらででも、ＳＣ
Ｒ１０３に関してより上で検討したように、高−ドープ
ト領域（Ｎ＋拡散及びＰ＋ベース・ポリ・シリコン領域
５１０及び５２２）が任意にシリサイド化５２０されう
ることに注意をされたい。
域５２２は、２つの領域５２２1及び５２２2に分割され
ており、各々のＰ＋ベース・ポリ・シリコン領域５２２
はＰドープト領域５１４の上であり且つＳｉＧｅ・Ｐド
ープト領域５１４の下に形成されたＳＴＩ５１８の上に
横に形成されている。即ち、アノード５３４はアクティ
ブ接合部にインダイレクト・コンタクトを有する。それ
は、Ｐベース・ポリ・シリコン領域５２２1及び５２２2
がアクティブＳｉＧｅ・Ｐドープト領域５１４に横に置
かれているからである。実施形態のどちらででも、ＳＣ
Ｒ１０３に関してより上で検討したように、高−ドープ
ト領域（Ｎ＋拡散及びＰ＋ベース・ポリ・シリコン領域
５１０及び５２２）が任意にシリサイド化５２０されう
ることに注意をされたい。
【００６８】例示的トリガ素子レイアウトに存在するエ
ミッター・コンタクト領域がないことに注意をされた
い。エミッター・コンタクト領域の省略は、バーティカ
ル電流フローが、メタライゼーション、コンタクト、シ
リサイド化層５２０及びＰ＋ベース・ポリ・シリコン領
域５２２を通って薄いＳｉＧｅベース層５１４に入るこ
とができるようにする。即ち、ＳｉＧｅ・Ｐドープト領
域（ベース）５１４がＨＢＤ１０５のアノードを形成
し、一方、Ｎ＋拡散領域５１０1及び５１０2、Ｎ＋シン
カ領域５０６1及び５０６2及びＮ−エピ層５０８がひと
まとめにしてＨＢＤ１０５のカソードを形成する。高ド
ープトＢＬＮ５０５、Ｎ＋シンカ領域５０６及びＮ＋拡
散領域５１０（シリサイド層５２０を含む）が、陰極端
子５３２に入る低抵抗接続が存在することを確実にする
ことに、更に注意をされたい。
ミッター・コンタクト領域がないことに注意をされた
い。エミッター・コンタクト領域の省略は、バーティカ
ル電流フローが、メタライゼーション、コンタクト、シ
リサイド化層５２０及びＰ＋ベース・ポリ・シリコン領
域５２２を通って薄いＳｉＧｅベース層５１４に入るこ
とができるようにする。即ち、ＳｉＧｅ・Ｐドープト領
域（ベース）５１４がＨＢＤ１０５のアノードを形成
し、一方、Ｎ＋拡散領域５１０1及び５１０2、Ｎ＋シン
カ領域５０６1及び５０６2及びＮ−エピ層５０８がひと
まとめにしてＨＢＤ１０５のカソードを形成する。高ド
ープトＢＬＮ５０５、Ｎ＋シンカ領域５０６及びＮ＋拡
散領域５１０（シリサイド層５２０を含む）が、陰極端
子５３２に入る低抵抗接続が存在することを確実にする
ことに、更に注意をされたい。
【００６９】トリガダイオード１０５のリバース・ブレ
イクダウンは、ＳｉＧｅ・Ｐ−ベース及びその下に配置
されたＮ−エピ層領域５０９の間のＰＮ接合で起こる。
一般的に、ＨＢＤのブレークダウン電圧は、６〜９ボル
トの間に範囲である。ＥＳＤ現象の間、一旦ブレークダ
ウン電圧閾値が起こるならば、トリガダイオード１０５
は伝導してトリガ電流をＳＣＲ１０３のゲート（１３４
又は１３６）に提供し、それは、ＳＣＲ１０３をトリガ
する。
イクダウンは、ＳｉＧｅ・Ｐ−ベース及びその下に配置
されたＮ−エピ層領域５０９の間のＰＮ接合で起こる。
一般的に、ＨＢＤのブレークダウン電圧は、６〜９ボル
トの間に範囲である。ＥＳＤ現象の間、一旦ブレークダ
ウン電圧閾値が起こるならば、トリガダイオード１０５
は伝導してトリガ電流をＳＣＲ１０３のゲート（１３４
又は１３６）に提供し、それは、ＳＣＲ１０３をトリガ
する。
【００７０】Ｎ−エピ層５０８は軽くドープされる（例
えば１０16〜１０17原子／ｃｍ-3近傍のドーピング濃
度）ので、接合容量が非常に低いことにも注意をされた
い。Ｎ−エピ層５０８での低レベル・ドーピングは、ダ
イオードの空乏層がＮ−エピ層のシリコンに、更に延び
ることをできるようにする。より長い空乏層幅は、下部
の接合容量で終わる。
えば１０16〜１０17原子／ｃｍ-3近傍のドーピング濃
度）ので、接合容量が非常に低いことにも注意をされた
い。Ｎ−エピ層５０８での低レベル・ドーピングは、ダ
イオードの空乏層がＮ−エピ層のシリコンに、更に延び
ることをできるようにする。より長い空乏層幅は、下部
の接合容量で終わる。
【００７１】図５Ａ及び５Ｂの代替実施形態で、Ｎ−ウ
ェル領域５０７（想像線で描かれた）が、Ｎ−エピタキ
シャル層５０８で形成される。特に、Ｎ−ウェル５０７
は、ＳｉＧｅ・Ｐドープト領域５１４の下で形成され
る。特に、Ｎ−ウェル５０７は、Ｎ＋拡散領域５１０の
下でＤＴＩ領域５１９の間で横に延びる。したがって、
Ｎ＋シンカ領域５０６は、もはや要求されない。Ｎ−ウ
ェル５０７は、接合部のＮ−サイドでドーピング濃度
（例えば１０18原子／ｃｍ-3）を増加させることによっ
て更にトリガ電圧を下げるために提供される。より高い
ドーピング濃度は、電圧がより高い電界の強さで落ちる
より短い空乏層幅となる。後者は、より高いアバランシ
増倍係数及び低いブレークダウン電圧に導く。
ェル領域５０７（想像線で描かれた）が、Ｎ−エピタキ
シャル層５０８で形成される。特に、Ｎ−ウェル５０７
は、ＳｉＧｅ・Ｐドープト領域５１４の下で形成され
る。特に、Ｎ−ウェル５０７は、Ｎ＋拡散領域５１０の
下でＤＴＩ領域５１９の間で横に延びる。したがって、
Ｎ＋シンカ領域５０６は、もはや要求されない。Ｎ−ウ
ェル５０７は、接合部のＮ−サイドでドーピング濃度
（例えば１０18原子／ｃｍ-3）を増加させることによっ
て更にトリガ電圧を下げるために提供される。より高い
ドーピング濃度は、電圧がより高い電界の強さで落ちる
より短い空乏層幅となる。後者は、より高いアバランシ
増倍係数及び低いブレークダウン電圧に導く。
【００７２】図８Ａ〜図８Ｃは、図６及び７で示される
トリガ素子の例示的な概略図実施形態を表す。特に、各
々の略図は、ひとまとめにしてＩＣ１００の上でファン
クショナル回路１０１を保護するＥＳＤ保護デバイス１
０２を形成するＳＣＲに、トリガ素子１０５が連結した
ことを示す。更に、外部オンチップ・レジスタ８０２
は、グラウンド１１２にノード１３６でトリガ・デバイ
ス１０５から連結される。
トリガ素子の例示的な概略図実施形態を表す。特に、各
々の略図は、ひとまとめにしてＩＣ１００の上でファン
クショナル回路１０１を保護するＥＳＤ保護デバイス１
０２を形成するＳＣＲに、トリガ素子１０５が連結した
ことを示す。更に、外部オンチップ・レジスタ８０２
は、グラウンド１１２にノード１３６でトリガ・デバイ
ス１０５から連結される。
【００７３】図６は、本発明のトリガ素子１０５の第二
実施形態の横断面図を表す。図８Ａは、短絡するベース
−エミッターを有する、ヘテロ接合バイポーラ・トラン
ジスタＨＢＴ１０５のコレクター−ベース・ダイオード
を図で示す。図８Ｂは、オープン・ベースを有するコレ
クター−エミッター・デバイスを図で示す。図６で示さ
れる構造は、ベース・ターミナルが外部に接続される方
法に従い、図８Ａ及び図８Ｂで示されるどちらの構造で
でも使用されるだろう。
実施形態の横断面図を表す。図８Ａは、短絡するベース
−エミッターを有する、ヘテロ接合バイポーラ・トラン
ジスタＨＢＴ１０５のコレクター−ベース・ダイオード
を図で示す。図８Ｂは、オープン・ベースを有するコレ
クター−エミッター・デバイスを図で示す。図６で示さ
れる構造は、ベース・ターミナルが外部に接続される方
法に従い、図８Ａ及び図８Ｂで示されるどちらの構造で
でも使用されるだろう。
【００７４】特に、図６はヘテロ接合バイポーラ・トラ
ンジスタ（ＨＢＴ）のコレクター−エミッター・ブレイ
クダウンを利用しているＳｉＧｅ ＳＣＲのために、ト
リガ素子１０５を表す。図５Ｂで表されるように、図６
は構造的に同じものであるが、Ｎ＋エミッター領域６０
２は、ＳｉＧｅ・Ｐドープト領域５１４の上及びＰベー
ス・ポリ・シリコン領域５２２1及び５２２2の間で形成
される。更に、絶縁性層６２４は、Ｎ＋エミッター領域
６０２及びＰベース・ポリ・シリコン領域５２２1及び
５２２2の間で形成される。かくして、ＳＣＲ１０３に
関して上で検討したように、エミッター開口６３０は、
Ｎ＋エミッター領域６０２の下で及び絶縁性層６２４の
エッジ内に画成される。
ンジスタ（ＨＢＴ）のコレクター−エミッター・ブレイ
クダウンを利用しているＳｉＧｅ ＳＣＲのために、ト
リガ素子１０５を表す。図５Ｂで表されるように、図６
は構造的に同じものであるが、Ｎ＋エミッター領域６０
２は、ＳｉＧｅ・Ｐドープト領域５１４の上及びＰベー
ス・ポリ・シリコン領域５２２1及び５２２2の間で形成
される。更に、絶縁性層６２４は、Ｎ＋エミッター領域
６０２及びＰベース・ポリ・シリコン領域５２２1及び
５２２2の間で形成される。かくして、ＳＣＲ１０３に
関して上で検討したように、エミッター開口６３０は、
Ｎ＋エミッター領域６０２の下で及び絶縁性層６２４の
エッジ内に画成される。
【００７５】Ｎ＋エミッター領域６０２をトリガ素子１
０５に組み込む１つの利点は、トリガ電圧を低下するこ
とである。更に、エミッターからコレクターへのバーテ
ィカル電流フローと同様に、内部電流増幅のためＮ＋エ
ミッター領域６０２は本質的により強いトリガ部材を提
供する。ベース及びエミッターがＨＢＴ ＳＣＲ１０３
の低い電位（例えばゲートＧ１ １３６）に、両方とも
連結される一方、コレクターがＥＳＤ保護回路でより高
い電位に結合されることに注意をされたい。
０５に組み込む１つの利点は、トリガ電圧を低下するこ
とである。更に、エミッターからコレクターへのバーテ
ィカル電流フローと同様に、内部電流増幅のためＮ＋エ
ミッター領域６０２は本質的により強いトリガ部材を提
供する。ベース及びエミッターがＨＢＴ ＳＣＲ１０３
の低い電位（例えばゲートＧ１ １３６）に、両方とも
連結される一方、コレクターがＥＳＤ保護回路でより高
い電位に結合されることに注意をされたい。
【００７６】図６の代替実施形態で、図５Ａ及び図５Ｂ
に関して説明されるように、Ｎ−ウェル６０４（想像線
で描かれている）は同様の態様で提供される。Ｎ−ウェ
ル６０４は、ドーピング濃度を増加（例えば図５Ａ及び
５Ｂに関して上で検討したように、同じ態様で接合部の
Ｎ−サイドでの１０18原子／ｃｍ-3）させることによっ
て更にトリガ電圧を下げるためにＮ−エピ層５０８の中
に提供される。
に関して説明されるように、Ｎ−ウェル６０４（想像線
で描かれている）は同様の態様で提供される。Ｎ−ウェ
ル６０４は、ドーピング濃度を増加（例えば図５Ａ及び
５Ｂに関して上で検討したように、同じ態様で接合部の
Ｎ−サイドでの１０18原子／ｃｍ-3）させることによっ
て更にトリガ電圧を下げるためにＮ−エピ層５０８の中
に提供される。
【００７７】上で示したように、図６で示される構造
は、エミッター（図８Ａ）外部に連結され、又は浮動
（図８Ｂ）しているベースを有するだろう。上で検討し
たように、コレクター−ベース・ブレイクダウン（図５
Ａ及び５Ｂ）を有する、構造の上に接続される（図８Ａ
及び８Ｂ）エミッターを有している構造の利点は、より
強いトリガ素子である。ベース−エミッター（図８Ａ）
を短絡させることは、通常６〜９ボルトのＥＳＤ保護デ
バイス１０２に対して、ブレイクダウン及びしたがって
トリガ電圧という結果になる。浮動ベース（図８Ｂ）
は、通常４〜７ボルトの低下されたブレークダウン電圧
で終わる。特性用途の所望のトリガ電圧に従い、適当な
バージョン（図８Ａ又は８Ｂ）が選択されるだろう。
は、エミッター（図８Ａ）外部に連結され、又は浮動
（図８Ｂ）しているベースを有するだろう。上で検討し
たように、コレクター−ベース・ブレイクダウン（図５
Ａ及び５Ｂ）を有する、構造の上に接続される（図８Ａ
及び８Ｂ）エミッターを有している構造の利点は、より
強いトリガ素子である。ベース−エミッター（図８Ａ）
を短絡させることは、通常６〜９ボルトのＥＳＤ保護デ
バイス１０２に対して、ブレイクダウン及びしたがって
トリガ電圧という結果になる。浮動ベース（図８Ｂ）
は、通常４〜７ボルトの低下されたブレークダウン電圧
で終わる。特性用途の所望のトリガ電圧に従い、適当な
バージョン（図８Ａ又は８Ｂ）が選択されるだろう。
【００７８】図７は、本発明のトリガ素子１０５の第二
実施形態の横断面図を表し、図７で示すように、図８Ｃ
はオープンコレクターを有するエミッター−ベース・ダ
イオードを図示する。
実施形態の横断面図を表し、図７で示すように、図８Ｃ
はオープンコレクターを有するエミッター−ベース・ダ
イオードを図示する。
【００７９】図７に言及すると、エミッター−ベース・
ダイオード・トリガ素子１０５は、ヘテロ接合バイポー
ラ・トランジスタ（ＨＢＴ）のベース−エミッター・ブ
レイクダウンを利用したＳｉＧｅ ＳＣＲである。特
に、図５及び６の他のトリガ素子実施形態に関して上で
検討したように、ＢＬＮ５０５及びＮ−エピタキシャル
層５０８はＰ−基板２０３の上に配置される。
ダイオード・トリガ素子１０５は、ヘテロ接合バイポー
ラ・トランジスタ（ＨＢＴ）のベース−エミッター・ブ
レイクダウンを利用したＳｉＧｅ ＳＣＲである。特
に、図５及び６の他のトリガ素子実施形態に関して上で
検討したように、ＢＬＮ５０５及びＮ−エピタキシャル
層５０８はＰ−基板２０３の上に配置される。
【００８０】ＳｉＧｅ・Ｐ−ベース層５１４は、Ｎ−エ
ピ層５０８の上に形成されるが、ＳＴＩ５１８の形成の
間、提供される絶縁性材料は、Ｎ−エピ層５０８の上に
形成され、それによってＳｉＧｅ・Ｐ−ベース層５１４
をＮ−エピ層５０８から分離すること。かくして、ＨＢ
Ｔのコレクター接合へのベースは、トリガ素子１０５か
ら省略される。したがって、トリガ素子１０５は、Ｎ＋
エミッター領域６０２とＳｉＧｅ・Ｐ−ベース層５１４
との間で形成されるベース−エミッター・ダイオードを
含む。
ピ層５０８の上に形成されるが、ＳＴＩ５１８の形成の
間、提供される絶縁性材料は、Ｎ−エピ層５０８の上に
形成され、それによってＳｉＧｅ・Ｐ−ベース層５１４
をＮ−エピ層５０８から分離すること。かくして、ＨＢ
Ｔのコレクター接合へのベースは、トリガ素子１０５か
ら省略される。したがって、トリガ素子１０５は、Ｎ＋
エミッター領域６０２とＳｉＧｅ・Ｐ−ベース層５１４
との間で形成されるベース−エミッター・ダイオードを
含む。
【００８１】図７の実施形態は、図５Ａ、図５Ｂ、図
６、図８Ａ及び図８Ｂのどの実施形態より低いブレーク
ダウン電圧を有する。図７の低いブレークダウン電圧
は、高ＰドープトＳｉＧｅベース領域５１４及び再び高
ドープトＮ＋エミッター領域６０２によって形成される
ヘテロ接合による。上で示したように、ドーピング・レ
ベルでの増加は、ブレークダウン電圧を低下する。図７
のトリガ素子のベース・ブレイクダウン電圧へのエミッ
ターは、一般的に４〜６ボルトの間の範囲である。
６、図８Ａ及び図８Ｂのどの実施形態より低いブレーク
ダウン電圧を有する。図７の低いブレークダウン電圧
は、高ＰドープトＳｉＧｅベース領域５１４及び再び高
ドープトＮ＋エミッター領域６０２によって形成される
ヘテロ接合による。上で示したように、ドーピング・レ
ベルでの増加は、ブレークダウン電圧を低下する。図７
のトリガ素子のベース・ブレイクダウン電圧へのエミッ
ターは、一般的に４〜６ボルトの間の範囲である。
【００８２】ラテラルＰＮＰトランジスタと共にバーテ
ィカルＮＰＮトランジスタ１３１を含む構造の形成を有
するＳＣＲ１０３を提供することは、ＳＣＲ１０３のタ
ーンオン時間を減少する。特に、ＳＣＲ性能は、分散型
の（即ち側部）ＮＰＮトランジスタを有するＳＣＲと比
較して、バーティカルＮＰＮトランジスタ１３１で流れ
る高電流のために改良される。更に、シリコン−ゲルマ
ニウム格子を使用したバーティカルＮＰＮトランジスタ
１３１のベースを製造することは、ＳｉＧｅＳＣＲ１０
３が、ワイヤレス・デバイス等の、高周波用途で使用さ
れることをできるようにする。特に、Ｐ−ドープトＳｉ
Ｇｅベースは、その下の低いドープトＮ−エピ・コレク
ター領域に、非常に低い接合容量を提供し、それは、Ｒ
Ｆ用途にかなり適している。
ィカルＮＰＮトランジスタ１３１を含む構造の形成を有
するＳＣＲ１０３を提供することは、ＳＣＲ１０３のタ
ーンオン時間を減少する。特に、ＳＣＲ性能は、分散型
の（即ち側部）ＮＰＮトランジスタを有するＳＣＲと比
較して、バーティカルＮＰＮトランジスタ１３１で流れ
る高電流のために改良される。更に、シリコン−ゲルマ
ニウム格子を使用したバーティカルＮＰＮトランジスタ
１３１のベースを製造することは、ＳｉＧｅＳＣＲ１０
３が、ワイヤレス・デバイス等の、高周波用途で使用さ
れることをできるようにする。特に、Ｐ−ドープトＳｉ
Ｇｅベースは、その下の低いドープトＮ−エピ・コレク
ター領域に、非常に低い接合容量を提供し、それは、Ｒ
Ｆ用途にかなり適している。
【００８３】トリガ・デバイス１０５は、また、ＳｉＧ
ｅ技術を使用して製造されるだろう。特に、ヘテロ接合
ダイオードは、ＳＣＲのゲートに連結され、ヘテロ接合
ダイオードの逆ブレークダウン電圧がＳＣＲにトリガ電
圧を画成するようになっている。ヘテロ接合トリガ・デ
バイスが高周波用途のために好まれるけれども、当該技
術で熟練したものは、他のトリガ・デバイスがＳＣＲを
トリガするために本発明のＳＣＲ１０３に連結されるだ
ろうということを認識する。
ｅ技術を使用して製造されるだろう。特に、ヘテロ接合
ダイオードは、ＳＣＲのゲートに連結され、ヘテロ接合
ダイオードの逆ブレークダウン電圧がＳＣＲにトリガ電
圧を画成するようになっている。ヘテロ接合トリガ・デ
バイスが高周波用途のために好まれるけれども、当該技
術で熟練したものは、他のトリガ・デバイスがＳＣＲを
トリガするために本発明のＳＣＲ１０３に連結されるだ
ろうということを認識する。
【００８４】図５Ａ、図５Ｂ、図６及び図７でのＨＢＤ
デバイスを、ＥＳＤ−ＳＣＲのためのトリガ素子として
使用される観点から検討したことに注意をされたい。し
かし、ＨＢＤデバイスは、また、それら自身によるＥＳ
Ｄ保護デバイスとして使用されるだろう。即ち、ダイオ
ードは『反対の極性』を有するＥＳＤパルスをそらすた
めに加えられることができる。反対の極性は、その保護
された回路に接続されるパッドが、グラウンドに関して
負ＥＳＤパルスを受け取ることを意味する。この場合、
ダイオード（及び例えばＳＣＲ）安全にＥＳＤ現象を放
出するために導電パスを提供する。
デバイスを、ＥＳＤ−ＳＣＲのためのトリガ素子として
使用される観点から検討したことに注意をされたい。し
かし、ＨＢＤデバイスは、また、それら自身によるＥＳ
Ｄ保護デバイスとして使用されるだろう。即ち、ダイオ
ードは『反対の極性』を有するＥＳＤパルスをそらすた
めに加えられることができる。反対の極性は、その保護
された回路に接続されるパッドが、グラウンドに関して
負ＥＳＤパルスを受け取ることを意味する。この場合、
ダイオード（及び例えばＳＣＲ）安全にＥＳＤ現象を放
出するために導電パスを提供する。
【００８５】図９は、分流器ダイオード９０２に連結さ
れる図１ＢのＳＣＲ・ＥＳＤ保護デバイスの概略図を表
す。図９は、反対の極性を有するＥＳＤパルスをそらす
ために分流器ダイオード９０２の使用を図で示す。図９
の略図は図１Ｂの略図と同じものでトリガ・デバイス１
０５は、ダイオードであり、分路ダイオード９０２は、
パッド１０４と同様にＳＣＲ１０３のアノード１２２及
びグラウンド１１２に連結されるようになっている。特
に、トリガダイオード１０５のアノードがパッド１０４
に連結される一方、トリガダイオード１０５のカソード
は、レジスタ１４１によってグラウンド１１２に連結さ
れる。更に、分路ダイオードのアノードがパッド１０４
に連結される一方、分路ダイオード９０２のカソード
は、グラウンド１１２に直接に連結される。
れる図１ＢのＳＣＲ・ＥＳＤ保護デバイスの概略図を表
す。図９は、反対の極性を有するＥＳＤパルスをそらす
ために分流器ダイオード９０２の使用を図で示す。図９
の略図は図１Ｂの略図と同じものでトリガ・デバイス１
０５は、ダイオードであり、分路ダイオード９０２は、
パッド１０４と同様にＳＣＲ１０３のアノード１２２及
びグラウンド１１２に連結されるようになっている。特
に、トリガダイオード１０５のアノードがパッド１０４
に連結される一方、トリガダイオード１０５のカソード
は、レジスタ１４１によってグラウンド１１２に連結さ
れる。更に、分路ダイオードのアノードがパッド１０４
に連結される一方、分路ダイオード９０２のカソード
は、グラウンド１１２に直接に連結される。
【００８６】図９でのこの種の用途のための好ましい実
施形態は、図５Ａで示すようなＨＢＤデバイス５００で
ある。図５Ａで示す実施形態は、最も低いものを提供す
るダイレクト・アノード（ベース）コンタクトを図示し
た可能な順方向オン抵抗であり、それは、分路部材とし
て最も好適にする。図５Ａのダイレクト・アノード（ベ
ース）コンタクトは、そこで貫通電流フローを制限する
インダイレクト・アノード（ベース・コンタクト）を利
用した先行技術デバイスに対して、ヘテロ接合で最大電
流フローをできるようにする。図５Ｂ、図６及び図７で
示すように他のＨＢＤダイオードは、ＥＳＤ分路デバイ
スとして使用されるだろうことに注意をされたい。しか
し、これらの実施形態は、ＳＣＲのためのトリガ・デバ
イスとしてより適している。これらの他のＨＢＤダイオ
ードは、より高い抵抗及びより低い電流能力のためによ
り低い性能を提供する、しかしトリガ・デバイスとし
て、それらは一般的により低いブレークダウン電圧から
の利益を与える。
施形態は、図５Ａで示すようなＨＢＤデバイス５００で
ある。図５Ａで示す実施形態は、最も低いものを提供す
るダイレクト・アノード（ベース）コンタクトを図示し
た可能な順方向オン抵抗であり、それは、分路部材とし
て最も好適にする。図５Ａのダイレクト・アノード（ベ
ース）コンタクトは、そこで貫通電流フローを制限する
インダイレクト・アノード（ベース・コンタクト）を利
用した先行技術デバイスに対して、ヘテロ接合で最大電
流フローをできるようにする。図５Ｂ、図６及び図７で
示すように他のＨＢＤダイオードは、ＥＳＤ分路デバイ
スとして使用されるだろうことに注意をされたい。しか
し、これらの実施形態は、ＳＣＲのためのトリガ・デバ
イスとしてより適している。これらの他のＨＢＤダイオ
ードは、より高い抵抗及びより低い電流能力のためによ
り低い性能を提供する、しかしトリガ・デバイスとし
て、それらは一般的により低いブレークダウン電圧から
の利益を与える。
【００８７】本発明の教示内容を組み込む種々の実施形
態が示され且つ詳細にここで説明されたが、当該技術で
熟練したものはすぐにまだこれらの教示内容を組み込む
多くの他の変化された実施形態を工夫することができ
る。
態が示され且つ詳細にここで説明されたが、当該技術で
熟練したものはすぐにまだこれらの教示内容を組み込む
多くの他の変化された実施形態を工夫することができ
る。
【図１A】図１Ａは、本発明のＳＣＲ・ＥＳＤ保護デバ
イスの回路図実施形態を表す。
イスの回路図実施形態を表す。
【図１B】図１Ｂは、本発明のＳＣＲ・ＥＳＤ保護デバ
イスの回路図実施形態を表す。
イスの回路図実施形態を表す。
【図２】図２は、図１Ａ及び１ＢのＳＣＲ・ＥＳＤ保護
デバイスの第一実施形態の横断面図を表す。
デバイスの第一実施形態の横断面図を表す。
【図３】図３は、図１Ａ及び１ＢのＳＣＲ・ＥＳＤ保護
デバイスの第二実施形態の平面図を表す。
デバイスの第二実施形態の平面図を表す。
【図４】図４は、図１Ａ及び１ＢのＳＣＲ・ＥＳＤ保護
デバイスの第三実施形態の横断面図を表す。
デバイスの第三実施形態の横断面図を表す。
【図５A】図５Ａは、本発明のトリガ素子の第一実施形
態の横断面図を表す。
態の横断面図を表す。
【図５B】図５Ｂは、本発明のトリガ素子の第一実施形
態の横断面図を表す。
態の横断面図を表す。
【図６】図６は、本発明のトリガ素子の第二実施形態の
横断面図を表す。
横断面図を表す。
【図７】図７は、本発明のトリガ素子の第三実施形態の
横断面図を表す。
横断面図を表す。
【図８A】図８Ａは、図６及び７において図で示される
トリガ素子の回路図実施形態を表す。
トリガ素子の回路図実施形態を表す。
【図８B】図８Bは、図６及び７において図で示されるト
リガ素子の回路図実施形態を表す。
リガ素子の回路図実施形態を表す。
【図８C】図８Ｃは、図６及び７において図で示される
トリガ素子の回路図実施形態を表す。
トリガ素子の回路図実施形態を表す。
【図９】図９は、分流器ダイオードに連結される図１Ｂ
のＳＣＲ・ＥＳＤ保護デバイスの回路図を表す。
のＳＣＲ・ＥＳＤ保護デバイスの回路図を表す。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/74
(72)発明者 マーカス ポール ジョセフ マージェン
ズ
アメリカ合衆国， ニュー ジャージー
州， プレインズボロ， タマロン ドラ
イヴ 81−16
(72)発明者 ジョン アーマー
アメリカ合衆国， ニュー ジャージー
州， ミドルセックス， ヴェスパー ア
ヴェニュー 321
(72)発明者 フィリップ ツェロー ジョヴィアック
アメリカ合衆国， ニュー ジャージー
州， プレインズボロ， フランクリン
ドライヴ 31
Ｆターム(参考） 5F003 BB04 BE07 BF03 BF06 BH06
BJ03 BJ12 BJ17 BM01 BN01
BP31 BZ04
5F005 AD02 AH02 CA01 CA02 GA01
5F038 BH01 BH02 BH05 BH06 EZ01
EZ20
5F082 AA26 AA27 AA33 BA26 BA35
BA47 BC04 BC11 BC20 CA01
DA10 FA16 GA04
Claims (10)
- 【請求項１】シリコン制御整流器（ＳＣＲ）（１０３）
を有している静電破壊（ＥＳＤ）保護デバイス（１０
２）であって、 基板（２０３）と、 前記基板の上に配置されるＮ−ドープト層（２０８）
と、 前記Ｎ−ドープト層の上に配置される第一Ｐドープト領
域（２１４）と、 カソード（１２４）を形成している少なくとも１つの第
一Ｎ＋ドープト領域（２１６）であって、前記第一Ｐド
ープト領域の上に配置されてグラウンド（１１２）に連
結され、前記少なくとも１つの第一Ｎ＋ドープト領域、
前記第一Ｐ−ドープト領域及び前記Ｎ−ドープト層が、
前記ＳＣＲのバーティカルＮＰＮトランジスタ（１３
１）を形成している第一Ｐドープト領域（２１４）と、 前記ＳＣＲのアノード（１２２）を形成し、保護された
パッド（１０４）に結合するように適合された、少なく
とも一つの第二Ｐドープト領域（２１２）であって、前
記Ｎ−ドープト層の上に配置され、前記第一Ｐドープト
領域に関して横に配置され、及び電気的に前記第一Ｐド
ープト領域から分離され、そこで前記少なくとも一つの
第二Ｐドープト領域、前記Ｎ−ドープト層及び前記第一
Ｐドープト領域は、前記ＳＣＲのラテラルＰＮＰトラン
ジスタ（１３２）を形成する少なくとも一つの第二Ｐド
ープト領域（２１２）と、を備えた静電破壊（ＥＳＤ）
保護デバイス（１０２）。 - 【請求項２】前記第一Ｐドープト領域がＰドープト・シ
リコン−ゲルマニウム材料を含む請求項１記載のＥＳＤ
保護デバイス。 - 【請求項３】前記少なくとも１つの第２Ｐ領域がシリコ
ン−ゲルマニウム材料を含む請求項１又は２記載のＥＳ
Ｄ保護デバイス。 - 【請求項４】前記第一Ｐドープト領域に、電気的に連結
される第一ゲート（１３６）を更に含む請求項１又は２
記載のＥＳＤ保護デバイス。 - 【請求項５】前記第一ゲートが少なくとも１つのＰ＋ポ
リシリコン領域（２２６）を含む請求項４記載のＥＳＤ
保護デバイス。 - 【請求項６】前記Ｎ−ドープト層に電気的に連結される
第二ゲート（１３４）を更に含んでいる請求項１又は２
記載のＥＳＤ保護デバイス。 - 【請求項７】前記第二ゲートがＮ−ドープト層の上に配
置される少なくとも１つの第２Ｎ＋ドープト領域（２１
０）を含む請求項６記載のＥＳＤ保護デバイス。 - 【請求項８】ヘテロ接合ダイオードを有している静電破
壊（ＥＳＤ）保護デバイス（１０２）であって、 基板の上に配置されるＮ−ドープト層（５０８）と、 Ｎ−ドープト層の上に配置されるＰドープト領域（５１
４）であって、前記Ｎ−ドープト層及びＰドープト領域
がバーティカルＰＮダイオードを形成するＰドープト領
域（５１４） 前記ダイオードのアノード（５３４）を形成している前
記Ｐドープト領域の上に形成される少なくとも１つのＰ
＋ポリシリコン領域（５２２）であって、前記Ｎ−ドー
プト層の上にある前記Ｐドープト領域の一部の上に、少
なくとも１つのＰ＋ポリシリコン領域が直接に形成され
る少なくとも１つのＰ＋ポリシリコン領域（５２２）
と、 前記Ｎ−ドープト層（５０８）の上に配置され、前記ダ
イオードのカソード（５３２）を形成する少なくとも１
つのＮ＋ドープト領域（５１０）と、 前記少なくとも
１つのＮ＋ドープト領域と前記Ｐドープト領域との間で
形成される浅いトレンチアイソレーション（ＳＴＩ）
と、前記Ｎ−ドープト層を横に絶縁している深いトレン
チアイソレーション（ＤＴＩ）リングと、を備える静電
破壊（ＥＳＤ）保護デバイス（１０２）。 - 【請求項９】静電破壊（ＥＳＤ）保護デバイスであっ
て、 保護された回路（１０１）のパッド（１０４）に、カッ
プリングに適合するアノード（１２２）有するシリコン
制御整流器（ＳＣＲ）（１０３）と、グラウンド（１１
２）にカップリングに適合するカソード（１２４）とを
備え、前記ＳＣＲは複数のドープト領域（２０３、２０
８、２１４、２１６）を更に含み、前記ドープト領域の
うちの少なくとも１つがシリコン−ゲルマニウム材料を
含む静電破壊（ＥＳＤ）保護デバイス。 - 【請求項１０】前記ＳＣＲが更に成り立つ請求項３７記
載のＥＳＤ保護デバイスであって、 第一バーティカル・トランジスタ（１３１）と、 前記第一バーティカル・トランジスタに連結される第二
ラテラル・トランジスタ（１３２）と、を備え、 前記第一バーティカル・トランジスタ及び前記第二ラテ
ラル・トランジスタがそれぞれＳＣＲの前記アノード及
び前記カソードを形成する請求項９記載のＥＳＤ保護デ
バイス。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US31855001P | 2001-09-11 | 2001-09-11 | |
| US60/318550 | 2001-09-11 | ||
| US10/238,699 US6770918B2 (en) | 2001-09-11 | 2002-09-10 | Electrostatic discharge protection silicon controlled rectifier (ESD-SCR) for silicon germanium technologies |
| US10/238699 | 2002-09-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003179150A true JP2003179150A (ja) | 2003-06-27 |
Family
ID=26931878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002265936A Pending JP2003179150A (ja) | 2001-09-11 | 2002-09-11 | シリコン・ゲルマニウム技術のための静電放電保護シリコン制御整流器（ｅｓｄ−ｓｃｒ） |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6770918B2 (ja) |
| EP (1) | EP1294025A3 (ja) |
| JP (1) | JP2003179150A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050811 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070402 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090512 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091020 |