CN103325782A - 使用垂直型npn晶体管的静电放电夹 - Google Patents
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Abstract
一种使用垂直型NPN晶体管的静电放电夹，包含二极管和一个在衬底上的外延层表面的槽座上的晶体管。NPN型晶体管的集电极连接输入电路并且晶体管的发射极连接到上述衬底。用一个电阻连接该晶体管的基极和发射极。另外，在槽座焊接一个附加的NPN型晶体管，在附加晶体管的发射极和输入终端之间安置一个双向夹。两个晶体管的集电极通过N-型掺杂的外延层槽座相互连接。掺杂物质的导电性可以互换。
Description
技术领域
本发明涉及普通静电放电夹，但特别的是采用了垂直NPN晶体管构造。
背景技术
双极电路的输入终端必须装备有静电放电夹以保护双极电路，尤其是敏感输入电路。整体可以由一个电容量100p的电容和一个1500欧姆的电阻串联并使电容电压有时能达到1万伏。因此，整体可以提供一个足够大的峰值电压和电流并在变为一个低电压时使电路工作。通常针对静电放电电压的保护方法是将输入终端安置或连接到负掺杂区域并且半导体衬底是正掺杂。由此产生的PN结或二极管将通过释放一个大值负电压到衬底来使输入终端保持一个相对于衬底的低值负电压。这是更有效的正静电放电电压，然而，因为反向偏置的二极管不能够固定足够低的电压以防止电路被损坏。静电放电电路在两个方向保持固定是有必要的。迄今为止通过连接输入终端和侧向NPN晶体管防止电压放电的方法已经被应用于MOS电路中。本发明采用双极型电路和能够有积极正反静电放电电压的biCMOS电路，这对于新颖的钳制十分有效。
发明内容
本发明的目的是一种改进的静电放电夹。
本发明的另一个目的是一种能够有效正反静电放电的改进的钳制。
本发明的另一个目的是一种更有效的包含双极型电路和biCMOS电路的钳制。
本发明更长远的一个目的是包含一个在输入终端电压大于晶体管BVces之后能够固定晶体管BVceo的输入终端的垂直型NPN晶体管的静电放电夹。
本发明的技术解决方案
垂直NPN晶体管安放在P-掺杂衬底上的N-掺杂区域。晶体管的基极和发射极通过包含基极区域电阻的电阻元件相连接。
在运行时，集电极和基极的钳制断开以限制正静电放电。低于BVces时，钳制可视作开路。大于BVces时，由于晶体管的集电极和基极断开而使晶体管导通电流。由于晶体管的几何形状如此，从而导致部分通过基极电阻的击穿电流在基极电阻上形成压降。发射极放置在具有最高电势的基极的尽头。发射极在基极尽头很少的区域具有低电势。当这种压降低于发射极和基极之间正向电压时，晶体管正常工作。当晶体管运行时并且电流流通在发射极，在静电放电脉冲之后的雪崩效应导致的击穿电压迅速恢复到BVceo并保持到发射极电流降低至一定低水平。因此，钳制通过限制一定水平的损耗功率来防止损害。
在采用图形对发明进行详细描述和追加权利要求时，本项发明的目的和特性会更加显而易见。
对比文献，发明专利：静电保护结构，申请号：201010594706.7
附图说明
图1是依照本发明的一个使用垂直NPN晶体管的静电放电夹。
图2和图3分别是图1中器件的剖视图和主视图。
图4和图5分别是图1中器件的截面视图和平面视图。
图6和图7分别是依照本发明双线夹的主视图和原理图。
图8和图9分别是能替代发明的一种主视图和剖面图。
图10和图11分别是另一种能体现本发明的主视图和剖面图。
图12和图13分别是等同于图2和图6的biCMOS剖视图。
具体实施方式
现参照附图，图1是依照本发明的静电放电夹示意图。这个钳制包含一个拥有连接到输入终端12的集电极和连接到衬底的发射极的垂直的NPN晶体管10。一个电阻Rb连接到晶体管的基极和发射极。
一个衬底二极管14与晶体管10平行连接，二极管的阴极连接到输入管12，二极管的阳极连接到衬底。这个钳夹安装在p掺杂衬底表面上的n掺杂槽座上。图2和图3分别是图1中器件的剖视图和主视图。P掺杂衬底20的表面上有N-掺杂的外延层22。P掺杂绝缘区域24限定了外延层22上的绝缘区或槽座。图1中的这个NPN晶体管钳制是安置在绝缘槽座上，槽座上一个在衬底20和绝缘外延层22之间的N-掺杂掩埋层作为集电极，一个P-掺杂区域28作基极，一个N-掺杂区域30作发射极。一个P-掺杂伸卡球32安置在外延层到掩埋层26的表面以便提供一个与集电极间的低阻值面接触。一个n掺杂扩散层33用来与伸卡球32面接触。
集电极和输入终端相连接(没有显示)，基极和发射极与在绝缘层24上的衬底连接器34相连接。基极通过可以独立建立在外延层表面的电阻36连接到连接器34。另外，电阻可以是在发射极和绝缘区间的基极电阻，因为钳制的基极到表面的电阻值没有临界所以范围可以是几欧姆到几百欧姆。图4和图5分别是图1中器件的截面视图和平面视图。这种结构与图3和图4中结构元件有相同参数。基极区域28通过由发射极和绝缘区域24之间的电阻36连接到绝缘区域24。只要在槽座上的部分发射极和基极连接点远离绝缘区域，晶体管将会正常工作。基本电阻目前包含在发射极30底下的压缩电阻和由发射极到绝缘区域延伸出来的基极电阻。值得注意的是集电极和基极之间的第一次击穿将会发生在基极的拐角处，然后再一个略高的电压下的击穿将会发生在基极的边缘最后发生在基极的底部。对于目前水平，在静电放电尖脉冲(即几个安培)时的基极压降足够使上述三个部位被击穿，在高电流下钳制两端产生压降。然而，即使没有伸卡球钳制也可以工作在10万伏的电压下。图1到图5包含正常运行下装置的衬底上的可操作引脚。钳制的负方向被限制到衬底槽座二极管的Vbe。这样的钳制适用于大多数双极设备。然而，这样的双极设备在驱动时如同开路，衬底上电压增加或减少30伏。
图6和图7分别是依照本发明双线夹的主视图和原理图。本发明可以在两个方向上运行并在没有钳制的情况下允许输入引脚电压为正负60伏特。在这个装置上，有两个都安装在槽座40上的晶体管Q1和Q2。晶体管Q1的发射极41连接到输入终端42并通过一个小的分散式电阻R1连接到晶体管Q1的基极43。晶体管Q2的发射极44接地并通过一个小的分散式基极电阻R2连接到晶体管Q2的基极46，这类似于图1到图5中的电路。晶体管Q1和Q2的集电极相连接并由n掺杂槽座和掩埋层40组成，这如同图1到图5中电路。在运行时，当输入引脚拉高晶体管Q2的P-型基极将会正向偏压至槽座，但槽座不会运行直到槽座电压大于晶体管Q2的BVces。一旦槽座电压大于晶体管Q2的BVces，晶体管Q2将被打开，一个半导体控制整流器将会形成并稳定槽座电压至BVceo。这就是参照图1到图5的钳制。在负方向安置两个二极管。第一个二极管连接晶体管Q2的基极和槽座，因为晶体管Q2安置在衬底上，所以该二极管只有在槽座电势低于衬底电势1Vbe时工作。第二个二极管固定在衬底和槽座二极管之间，在槽座电势低于衬底电势1Vbe时该二极管将会正向偏置。二极管不会运行直到晶体管Q1的发射极通过一个大于晶体管Q1的BVces电压负向牵引至槽座。在这时晶体管Q1将会运行并形成一个能固定槽座和发射极之间电压为BVceo或更少的半导体控制整流器。
因此，输入引脚的电压范围在正常工作时电压加减BVces(通常是60到80伏特)，在一个静电放电尖脉冲过程中输入引脚将会被固定在正负BVces(通常40到50伏特)加1Vbe。
图8和图9分别是依照本发明将发射极区域50尺寸增大的一种主视图和剖面图。装置中的击穿电流将会从集电极流至发射极50外部的连接器52的尽头。电流的一部分流入基极，在基极的尽头的另一端必须低于发射极。这样做将会提高在发射极下的基极的电势使基极和发射极正向偏置并使晶体管运行。
本发明的另一个体现形式是在发射极中心处形成一个开口以暴露基极，这如同图10和图11中的主视图和剖面图。发射极标号为60，开口为62，基极为66，连接发射极和基极的初步连接器为64。
通过压缩电阻迫使所有来至于基极边缘的击穿电流流入发射极以使发射极和基极节点整个周围均匀地正向偏置。在图3、图4、图6和图7中体现了本发明的双极型形式。然而，这项发明也采用了其他电路，比如biCMOS电路，这在图12和图13中都有体现。图7相当于图2去除一个P-掺杂衬底上的N-掺杂区域而不是一个衬底上的外延层。对于元件有相同的参照。P扩散区25和27分别连接轻度掺杂20和基极28，这在图13中有所体现。
这种改进的采用垂直NPN晶体管的静电放电夹能够固定输入引脚电压为晶体管的BVceo并能够在静电放电尖脉冲期间限制损耗功率。装置的几何形状可以预设在低于BVces时使钳制开路，在高于BVces时，击穿电压将使基极和发射极节点正向偏置并促进基极电流的雪崩效应进一步使在尖脉冲时期内的晶体管电压稳定在BVceo。
尽管本发明已通过具体的例子体现，但是上述例子只是为了说明本发明而不应限制本发明。应当指出，只要没有脱离本发明的实质并且符合权利要求中的定义，在上述例子上做适当修改仍属本发明的范畴。
Claims (9)
1.一种使用NPN型晶体管的静电放电夹，其特征是：包含一个拥有导电性的半导体衬底；第一个拥有相反导电性的半导体区域紧靠上述衬底的表面，在该区域有一个垂直的含有发射极、基极和集电极区域的双极性晶体管；上述集电极区域耦合地连接到上述输入终端和二极管，再连接到上述衬底；上述基极区域通过一个限流电阻元件耦合连接到上述发射极区域；上述垂直的双极型晶体管有一个低于预选电压集电极和基极之间的击穿电压，使该垂直的双极晶体管在输入到上述输入终端的电压值低于预选击穿电压时不工作；在上述输入电压大于预选电压时，建立一个释放上述输入端的多余电量的电流通路。
2.根据权利要求1所述的一种使用NPN型晶体管的静电放电夹，其特征是：包含一个双极电路并且上述晶体管的击穿电压相当于上述垂直的双极型晶体管的集电极和基极区域间的击穿电压；上述第一个半导体区域生长在上述衬底的外延层；上述完整电路包含一个biCMOS电路和相当于上述垂直的双极型晶体管的集电极和基极区域间的击穿电压；上述第一个区域是上述衬底的掺杂区域。
3.根据权利要求2所述的一种使用NPN型晶体管的静电放电夹，其特征是：包含一个P-掺杂半导体衬底和一个在该衬底表面上的N-掺杂半导体层；从上述N-掺杂层伸出一个P-掺杂绝缘层并包围上述N-掺杂层的一个槽座；一个垂直的双向型晶体管安放在该槽座上，该晶体管的集电极通过由上述槽座上的N-掺杂层组成的衬底连接到一个二极管；该晶体管的基极包含上述N-掺杂层上的P-掺杂区域；一个N-掺杂的发射极在上述P-掺杂区域；上述垂直的双极型晶体管有一个低于预选电压集电极和基极之间的击穿电压使该垂直的双极晶体管在输入到上述输入终端的电压值低于预选击穿电压时不工作；在上述输入电压大于预选电压时，建立一个释放上述输入端的多余电量的电流通路；上述基极和发射极用电阻元件连接，集电极和输入终端连接。
4.根据权利要求3所述的一种使用垂直NPN晶体管的静电放电夹，其特征是：上述衬底连接到回路表面；上述集电极进一步包含一个在上述电子管和衬底层之间的N+掺杂区域；上述基极P-掺杂区域紧邻上数述P-掺杂绝缘区域，上述电阻元件包含上述P-掺杂区域的电阻；上述N-掺杂发射极有一个中心开口露出上述基极。
5.根据权利要求4所述的一种使用垂直NPN晶体管的静电放电夹，其特征是：包含P-掺杂半导体衬底和一个在上述P-掺杂半导体衬底表面的N-掺杂外延半导体层；从上述N-掺杂层伸出一个P-掺杂绝缘层并包围上述N-掺杂层的一个槽座；一个垂直NPN晶体管安放在该槽座上，该晶体管的集电极通过由上述槽座上的N+掺杂层组成的衬底连接到一个二极管；该晶体管的基极包含上述N-掺杂层上的P-掺杂区域；一个N-掺杂的发射极在上述P-掺杂区域；在上述槽座表面和N+掺杂区域之间的延伸区使二者可以相联系；上述基极和发射极之间用电阻元件连接；第一个连接器件连接上述集电极和输入终端，第二个连接器件连接上述发射极和上述衬底。
6.根据权利要求5所述的一种使用垂直NPN晶体管的静电放电夹，其特征是：上述基极和发射极通过上述P-掺杂绝缘区连接到上述衬底；上述基极P-掺杂区域紧邻上述P-掺杂绝缘区，上述电阻元件包含上述P-掺杂区域的电阻；使用垂直NPN晶体管的静电放电夹含有一个具有导电性的半导体衬底和一个相反导电性的紧邻上述衬底的半导体区域，一号和二号垂直双极性晶体管安装在上述半导体区域；上述每个晶体管都有一个发射极、一个基极、一个集电极和一个输入终端；上述一号和二号垂直双极性晶体管在输入终端的输入电压低于一号和二号预选电压时不工作；另外，在输入电压大于一号预选电压时，需要建立两个电流通路来释放上述输入终端的电量；第一个连接器将上述一号晶体管的发射极和上述输入终端相连接；一号电阻元件将上述一号晶体管的基极和上述输入终端相连接；第二个连接器将上述二号晶体管的发射极和上述衬底相连接；二号电阻元件将上述二号晶体管的基极和上述衬底相连接。
7.根据权利要求6所述的一种使用垂直NPN晶体管的静电放电夹，其特征是：上述整个电路包含一个双极电路和一个biCMOS电路；上述一号和二号晶体管的击穿电压分别等于各自集电极和基极区域之间的击穿电压；上述一号半导体区域是上述衬底的外延层；一个P-掺杂半导体衬底和一个在该衬底表面的N-掺杂层；从上述N-掺杂层伸出一个P-掺杂绝缘层并包围上述N-掺杂层的一个槽座；一号和二号双极性晶体管安放在上述槽座上，上述每一个晶体管的集电极通过上述槽座上的N-掺杂层组成的衬底连接到一个二极管；上述每一个晶体管的基极包含上述槽座上的N-掺杂层表面的P-掺杂区域；上述每一个晶体管的N-掺杂发射极在上述P-掺杂区域上；上述一号和二号双极型晶体管的集电极和基极之间有击穿电压以至于在上述输入终端的输入电压低于一号二号的该击穿电压时使得晶体管不工作；连接器将上述一号晶体管的发射极和上述输入终端相连接，一号电阻元件将上述一号晶体管的基极和上述输入终端相连接；二号电阻元件将上述二号晶体管的基极和上述衬底相连接。
8.根据权利要求7所述的一种使用垂直NPN晶体管的静电放电夹，其特征是：上述衬底连接到回路表面并且上述二号晶体管的基极和发射极通过P-掺杂绝缘区域连接到上述衬底；上述二号晶体管的基极P-掺杂区域紧邻上述P-掺杂绝缘层，上述电阻元件包含上述P-掺杂区域的电阻；上述集电极进一步包含一个在上述槽座和上述衬底之间的N+掺杂区域。
9.根据权利要求8所述的一种使用垂直NPN晶体管的静电放电夹，其特征是：包含一个连接到回路表面的P-掺杂半导体衬底和一个在上述P-掺杂半导体衬底表面的N-掺杂绝缘层；从上述N-掺杂层伸出一个P-掺杂绝缘层并包围上述N-掺杂层的一个槽座；一号和二号晶体管安放在上述槽座上；上述每一个晶体管有一个由在上述槽座上的N-掺杂层组成的集电极；上述集电极进一步包含一个在上述槽座和衬底之间的N+掺杂区域；每一个晶体管的基极包含上述槽座上的N-掺杂层表面的P-掺杂区域；上述二号晶体管的基极P-掺杂区域紧邻上述P-掺杂的绝缘区域；上述每一个晶体管有一个在上述P-掺杂区域上的N-掺杂发射极，上述二号晶体管的基极和发射极通过P-掺杂绝缘层连接到上述衬底；一个N+掺杂区域在上述槽座表面和N+掩埋区域之间延伸一连接掩埋区域和表面；第一个连接器将上述一号晶体管的基极和上述输入终端相连接，上述一号电阻元件包含上述P-掺杂区域的电阻；第二个连接器将上述二号晶体管的发射极和上述衬底相连接，上述二号电阻元件将上述二号晶体管的基极和上述衬底相连接；上述电阻元件包含上述P-掺杂区域电阻；一个具有导电性的半导体衬底和一个具有相反导电性的半导体区域紧邻上述衬底的表面；一个垂直的双极型晶体管安放在上述半导体区域并且晶体管有发射极、基极和集电极区域；上述集电极区域耦合连接到上述输入终端，上述基极区域通过一个限流电阻元件耦合连接到上述发射极区域；上述垂直双极性晶体管有一个低于预选电压的集电极和基极之间的电压以至于在输入终端的输入电压低于预选击穿电压时晶体管不工作并且在输入电压大于预选电压时需要建立一个电流通路以释放输入终端上的电量；一个PN结将上述衬底和上述集电极区域连接起来。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130925 |