CN103490399B - 保护电路 - Google Patents
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- 230000015556 catabolic process Effects 0.000 claims abstract description 43
- 230000003068 static effect Effects 0.000 claims abstract description 6
- 230000005611 electricity Effects 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims 1
- 230000009466 transformation Effects 0.000 claims 1
- 238000000844 transformation Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 27
- 238000007667 floating Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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Abstract
提供了一种电路保护。根据一个或多个示例实施例，将基于晶闸管的电路和基于二极管的电路串联在内部电路端子和基准端子之间，以保护内部电路端子免受诸如可能与静电放电有关的过电流和/或过电压之类的电路应力。基于晶闸管的电路和基于二极管的电路工作在第一模式和第二(保护)模式下，在第一模式下漏电流由晶闸管来限制，在第二(保护)模式下内部端子处的电压超过阈值电平，在所述阈值电平处基于晶闸管的电路工作在正向偏置模式下并且二极管工作在击穿模式下，以将内部电路端子和基准端子之间的电流分流。
Description
技术领域
本发明各个实施例的方面涉及对过电压或过电流情况的保护。
背景技术
许多电路容易受电过载影响，电过载例如可以涉及静电放电(ESD)或能够造成损坏的其他过电压或过电流情况。在电过载的情况下，这种保护电路切换到低欧姆状态，以将输入(或其他电路)连接到诸如接地端子、公共端子或低电压电力轨端子等基准端子，从而将过量的电荷分流到不会损坏IC的地方。
SCR(“硅控整流器”)由于具有低箝位电压和得到的高电流能力而在基于CMOS的集成电路中作为保护电路受到青睐。然而，这种电路容易发生闩锁(latch-up)问题，尤其是在低箝位电压下。这样的问题可能需要通过故意使晶闸管(thyristor)动作无效(frustrate)(例如，通过增大基区宽度来减小构成SCR的双极晶体管的增益)来将SCR调谐为使得SCR工作在高箝位电压和/或高触发电流下。
然而，这种SCR的工作性能在很大程度上依赖于在标准CMOS工艺中并未得到良好控制的寄生参数。这使得很难或者不可能将基于SCR的保护构思从一个生产中心传送到另一个生产中心。此外，由于关联的双极晶体管的低增益，这种SCR的接通时间可能相当长。通常，低电压二极管可能呈现出不期望的漏电流，高电压二极管可能需要不期望地高的箝位电压。对于多种应用来说，这些和其他问题对SCR和具有保护电路的其他电路组件的实现提出了挑战。
发明内容
多种示例实施例涉及保护电路及其实现方式，所述保护电路及其实现方式可以应用于过电压/过电流型情况并解决了如上所述的挑战。
根据示例实施例，一种保护电路包括：基于晶闸管的电路，具有由两个基极区分开的阳极端区和阴极端区；第一电阻器和第二电阻器，分别连接在基极区之一与内部电路端子之间以及基极区中的另一个与基准端子之间；以及基于二极管的电路，与晶闸管串联在内部电路端子和基准端子之间。基于二极管的电路和基于晶闸管的电路工作在第一模式或第二模式下，在所述第一模式下，内部电路和基准端子之间的电压在第一电压电平以下，在所述第一电平处基于晶闸管的电路击穿，在所述第二模式下，内部电路和基准端子之间的电压超过第一电压电平。在第二模式下，基于晶闸管的电路工作在正向偏置模式下，二极管工作在击穿模式下，以在内部电路端子和基准端子之间传导电流。第二模式下的保持电压依赖于基于二极管的电路的击穿电压与用于将基于晶闸管的电路保持在正向偏置模式下的保持电压之和。
另一示例实施例涉及一种保护电路，用在包括内部电路端子的电路中，所述内部电路端子遭遇过电压、过电流和静电放电情况中的至少一个。保护电路包括：第一电阻器和第二电阻器；以及极性相反的多个掺杂区，在所述多个掺杂区之间形成pn结，所述多个掺杂区包括晶闸管和二极管。晶闸管具有由两个基极区分开的阳极和阴极，二极管具有阳极和阴极，二极管的阳极和阴极之一包括晶闸管的阳极和阴极之一，二极管的阳极和阴极中的另一个与内部电路端子和基准端子之一相连。第一电阻器在基极区之一与内部电路端子之间，第二电阻器在基极区中的另一个与基准端子之间。响应于电阻器之一两端的电压降高于在晶闸管的阳极与跟阳极直接相邻的那个基极区之间的pn结的正向电压，晶闸管切换到击穿状态。晶闸管和二极管工作在如下三个模式下。在第一模式下，pn结处的电压在正向电压以下，内部电路端子和基准端子之间的电流流动由通过晶闸管的漏电流来限制。在第二模式下，响应于呈现给pn结的正向电压，晶闸管切换到低电阻状态并使电流经由pn结合二极管在内部电路端子和基准端子之间流动，其中在低电阻状态下pn结正向偏置。在第三模式下，在切换到低电阻状态之后，在内部电路端子和基准端子之间的电压保持在保持电压以上时，晶闸管/二极管组合工作在保持状态下并继续使电流在内部电路端子和基准端子之间流动(经由晶闸管的所有 掺杂区)。该保持电压依赖于基于晶闸管的电路和基于二极管的电路的箝位电压之和。
另一示例实施例涉及一种保护电路，具有：二极管；晶闸管；第一电阻器和第二电阻器，分别连接在晶闸管的第一基极区与易遭遇过电流或过电压情况的内部电路端子之间，以及在晶闸管的第二基极区与基准端子之间。二极管与晶闸管串联在内部电路端子和基准端子之间，晶闸管和二极管之一直接连接到内部电路端子，晶闸管和二极管中的另一个直接连接到基准端子。晶闸管、电阻器和二极管一起在如下三个模式下工作。电路工作在第一模式下，在所述第一模式下，出现在内部电路端子处的电压不足以将晶闸管的pn结正向偏置，并且内部电路端子和基准端子之间的漏电流被限制为晶闸管的漏电流。电路通过以下操作工作在第二击穿模式下：响应于出现在内部电路端子处的击穿电压使晶闸管的pn结切换到正向偏置状态，将二极管切换到击穿状态并在内部电路端子和基准端子之间传导电流。在将二极管切换到击穿状态之后，电路通过以下操作工作在第三保持模式下：响应于内部电路端子处出现的电压至少与保持电压一样高，继续在内部电路端子和基准端子之间传导电流。所述保持电压的值是晶闸管和二极管的箝位电压之和并且小于击穿电压。
上述讨论/发明内容并不意在描述本公开的每个实施例或每个实现方式。下文中的附图和详细描述也示例了各种实施例。
附图说明
结合附图，根据以下详细描述，可以更全面地理解各个示例实施例，附图中：
图1A和图1B分别示出了根据本发明示例实施例的保护电路的电路图和结构，所述保护电路具有基于晶闸管的电路和二极管；
图2A和图2B分别示出了根据本发明另一示例实施例的保护电路的电路图和结构，所述保护电路具有在基于晶闸管的电路和易遭遇过电压/过电流情况的内部电路端子之间的二极管；
图3A和图3B分别示出了根据本发明另一示例实施例的保护电路的电路图和结构，所述保护电路具有在基于晶闸管的电路和接地端子之间的二极管；
图4示出了根据本发明另一示例实施例的保护电路的示意性截面图；
图5示出了根据本发明另一示例实施例的保护电路的示意性截面图，所述保护电路具有二极管和两个电阻器；
图6示出了根据本发明另一示例实施例的保护电路的示意性截面图，所述保护电路具有经由p掺杂区的延伸与接地端子相连的衬底；
图7示出了根据本发明另一示例实施例的保护电路的示意性截面图，所述保护电路具有在发射极和接地之间的浮置基极和电阻器；
图8示出了根据本发明另一示例实施例的保护电路的示意性截面图，所述保护电路具有在SCR和内部节点之间的二极管；
图9示出了根据本发明另一示例实施例的保护电路的截面图，所述保护电路具有触发器；
图10示出了根据本发明另一示例实施例的保护电路的截面图，所述保护电路具有触发器结构，所述触发器结构可以用于降低与二极管串联的晶闸管的触发电压；
图11A和图11B分别示出了根据本发明另一示例实施例的保护电路的电路图和结构，所述保护电路具有在基于晶闸管的电路和接地端子(或其他电压电平)之间并联的二极管和电阻器；
图12示出了根据本发明另一示例实施例的另一保护电路的截面图；
图13示出了根据本发明另一示例实施例的保护电路的操作的曲线图，所述保护电路包括串联的二极管和晶闸管；以及
图14示出了根据本发明另一示例实施例的保护电路的电流对电压的曲线图，所述保护电路具有串联的晶闸管和齐纳二极管。
具体实施方式
本发明可以具有各种修改和备选形式，附图中以示例的方式示出了本发明的特定细节并将对所述特定细节进行详细描述。然而应理解，并不旨在将本发明限于描述的具体实施例。相反，旨在覆盖本发明范围之内的所有修改、等同和替换，本发明的范围包括权利要求中限定的方面。此外，贯穿本申请使用的术语“示例”仅用于说明而非限制。
相信本发明的方面可以应用于涉及保护电路的各种不同类型的设备、系统和布置。尽管本发明不必须局限于此，然而通过使用该上下文来论述示例，可以理解本发明的各个方面。
多种示例实施例涉及一种电路保护电路，所述电路保护电路具有串联的低电压二极管和晶闸管，低电压二极管和晶闸管呈现出(在制造期间设置的)良好限定的箝位电压，所述箝位电压可以被调谐到期望的水平以实现高闩锁免疫力。此外，使用具有设定的击穿电压的二极管便于设置/优化晶闸管的其他方面，这可以解决诸如上述问题之类的问题。在一些实现方式中，晶闸管相对于利用寄生和不受控制的扩散参数的实现方式来说是鲁棒的，并且便于以期望的(快速的)切换速度在多种不同的应用和环境中的实现。通过二极管的漏电流由串联的晶闸管限制，还解决了上述泄漏问题。
晶闸管的开放节点(基极区)中的至少一个连接到内部(信号)端子或基准端子，其中将对所述内部(信号)端子提供过电流/过电压。在一些实现方式中，两个开放节点通过相应的电阻器连接到端子之一。电阻器的值和相应晶体管(晶闸管的连续PNP区和NPN区)的增益一起影响晶闸管的击穿特性。
得到的保护电路的保持电压是二极管的击穿电压与晶闸管的保持电压之和。因此，可以将二极管的击穿电压设置到接近期望的保持电压的水平，相加的晶闸管的保持电压相对低(例如，低于1V)。还可以将该电压设置为高于相应电源电压的水平，以减弱/避免闩锁。
在本文中，基准端子指的是处于以下电平的端子：接地电平、公共电平、或者与不同电源/电路相对应的电压电平，所述不同电源/电路相对于被提供保护的信号/内部电路而言具有不同(更低)的电压电平。
在更具体的示例实施例中，过电压/过电流型保护电路包括：基于晶闸管的电路，具有由两个基极区分开的阳极端区和阴极端区；第一电阻器和第二电阻器，分别连接在基极区之一与内部电路端子之间以及基极 区中的另一个与接地之间；以及基于二极管的电路，与晶闸管串联在内部电路端子和接地端子之间。
基于二极管的电路和基于晶闸管的电路工作在第一模式下，在所述第一模式下，内部电路和基准端子之间的电压在第一电压电平以下，漏电流由通过晶闸管的泄漏来限制(例如，基于二极管的电路和基于晶闸管的电路均不处于电流通过模式)。
基于二极管的电路和基于晶闸管的电路工作在第二模式下，在所述第二模式下，内部电路和基准端子之间的电压超过第一电压电平。在该第二模式下，基于晶闸管的电路工作在正向偏置模式下，二极管工作在击穿模式下，以在内部电路端子和基准端子之间传导电流。电路还在保持电压处工作在保持模式下(例如，作为该第二模式的一部分)，所述保持电压依赖于基于二极管的电路的击穿电压与基于晶闸管的电路的保持电压之和。该保持模式在比晶闸管切换到正向偏置状态并且二极管进入击穿的电压电平低的电压电平处工作的同时允许电流流动。
基于二极管的电路在特定实施例中耦合在内部电路端子与基于晶闸管的电路之间，在其他实施例中连接在基于晶闸管的电路和地之间。在一个这样的实施例中，基于二极管的电路包括极性相反的阳极区和阴极区，阴极连接到内部端子，阳极包括基于晶闸管的电路的阳极端区的至少一部分。在另一个这样的实施例中，基于二极管的电路包括极性相反的阳极区和阴极区，阳极连接到接地，阴极包括基于晶闸管的电路的阴极端区的至少一部分。
基于晶闸管的电路便于保护电路的操作，同时减弱了在不处于高导通(例如，电流通过/静电放电)模式时不期望的电流泄漏。在一些实施例中，基于晶闸管的电路工作在第一模式以将通过基于二极管的电路的漏电流限制为小于二极管的漏电流水平二分之一的电流水平。可以实施这些方面以便于使用具有期望击穿电压的基于二极管的电路，其中通常可以独立于任何电流泄漏方面来设置所述期望击穿电压。
在多种实现方式中，基于二极管的电路响应于内部电路端子处的电压电平超过阈值电平而切换到电流通过状态。该阈值电平可以例如被设 置为与耦合到内部电路节点的内部电路可能遭到损坏的电压电平相对应，并且可以被相应地调谐(例如，在制造期间)。在电流通过状态下，基于二极管的电路经由基于晶闸管的电路将电流从内部电路端子分流道接地端子。在具体的实现方式中，基于晶闸管的电路响应于基于晶闸管的电路两端的电压小于1V而切换到电流通过状态，基于二极管的电路响应于二极管两端的电压大于3V而切换到电流通过状态。
另一示例实施例涉及一种电路，具有在极性相反的连续掺杂区中的基于晶闸管的电路和基于二极管以及与所述基于晶闸管的电路和基于二极管的电路相连的电阻器，以用在包括遭遇过电压、过电流和静电放电情况中至少一个的内部电路端子的电路中。掺杂区之间分别形成了基于晶闸管的电路和基于二极管的电路的pn结。
基于晶闸管的电路具有由两个基极区分开的阳极和阴极，基极区之一连接在第一电阻器和内部电路端子之间，基极区中的另一个连接在第二电阻器和接地端子之间。阳极、阴极和基极区连接在内部电路和接地之间，并响应于施加到输入节点的电压高于晶闸管的阳极与跟阳极直接相邻的那个基极区之间的pn结的正向电压，将电路从内部电路端子传送至接地。在一些实现方式中，pn结的该正向电压由触发器电路来控制，如，与pn结处相应的区域之一相连的二极管。
基于二极管的电路具有阳极和阴极，阳极和阴极之一与基于晶闸管的电路的阳极和阴极直接相连或者是基于晶闸管的电路的阳极和阴极的一部分。阳极和阴极中的另一个与内部电路端子和接地相连。
基于二极管的电路和基于晶闸管的电路工作在两个模式下，这两个模式包括对内部电路端子处的过电压、过电流和ESD情况中的至少一个做出响应的第一模式。在该第一模式下，基于二极管的电路和基于晶闸管的电路切换到低电阻状态，在低电阻状态下，晶闸管的阳极与跟阳极直接相邻的那个基极区之间的pn结工作在正向偏置状态下，并且电流经由所述多个掺杂区在内部电路端子和接地之间流动。在第二模式下，基于二极管的电路和基于晶闸管的电路工作在保持状态下，在保持状态下，经由所述多个掺杂区在内部电路端子和接地之间流动的电流由二极管的 的击穿电压来限制。
在一些实现方式中，基于晶闸管的电路将通过基于二极管的电路的漏电流限制为小于二极管的漏电流水平二分之一的电流水平。例如可以执行该方法以便于二极管在击穿电压下的操作，而无需在使用基于晶闸管的电路(例如，经由内部电路节点和接地之间的连接，该连接必须通过基于晶闸管的电路)来减弱/限制这种漏电流时关注通过基于二极管的电路的漏电流，其中可以将所述击穿电压调谐到相对于被提供保护的电路而言期望的击穿电平。
根据不同的实施例，相应的基于二极管的电路和基于晶闸管的电路以不同的方式耦合在内部电路节点和接地之间，以适合不同的应用。在一些实施例中，基于二极管的电路的阴极连接到内部电路端子，基于二极管的电路的阳极与基于晶闸管的电路的阳极共享，基于晶闸管的电路的阴极连接到地。在其他实施例中，基于二极管的电路的阳极连接到地，基于二极管的电路的阴极与基于晶闸管的电路的阴极共享，基于晶闸管的电路的阳极连接到内部电路节点。
现在转向附图，图1A和图1B分别示出了根据本发明其他示例实施例的保护电路的电路图110和相应的电路结构120，所述保护电路具有基于晶闸管的电路和二极管。保护电路包括基于晶闸管的电路112，在位置115和116之一或两者处经由基于二极管的电路(如，电路114)与信号线和/或接地线相连(例如，针对特定的实施例实现两个这样的基于二极管的电路，其中基于晶闸管的电路112经由相应的基于二极管的电路与信号线和接地线中的每一个相连)。基于晶闸管的电路112可以称作SCR(硅控整流器)，并且包括一系列四个交替掺杂的半导体区130、132、134和136，如图1B所示。可以将这些交替掺杂的半导体区看作是两个双极晶体管140和142的组合，如图1A所示。双极晶体管140的基极(N型区132)经由电阻器150连接到信号线端子，双极晶体管142的基极(P型区134)经由电阻器152连接到接地端子。在一些实现方式中，仅实现电阻器112和152中的一个，从而允许(没有连接电阻器的)其他基极区浮置。
可以针对期望的保持/箝位电压来优化基于晶闸管的电路以及(或包 括)电阻器，而不必考虑例如以上关于闩锁问题论述的问题。基于二极管的电路114提供与信号线和接地线之间的基于晶闸管的电路串联的低击穿电压。产生的保护设备的保持电压依赖于二极管的电路的击穿电压(例如，3V)与基于晶闸管的电路的保持电压(例如，＜1V)之和。因此，可以实现3到6伏特范围内的保持电压而无需使基于晶闸管的电路劣化。在这种情况下，可以实现有用的保持电压和非常快速的接通时间。该方法还便于将产品从一个扩散中心运送至另一个扩散中心，而更少地关注可能对电路的操作造成影响的不受控制的寄生工艺参数。
图2A和2B分别示出了根据另一示例实施例的保护电路的电路图210和结构220，所述保护电路具有串联在基于晶闸管的电路与内部电路端子(信号线)之间的二极管。基于晶闸管的电路包括如图2B所示的PNPN区232、234、236和238，并且还由图2A中的双极晶体管212和214来表示。二极管包括如图2B所示的PN区232和242，并且还在图2A中由二极管216表示。晶闸管(在BJT212的发射极处)和二极管216所共享的P型区232经由电阻器250(在一些实现方式中，省略了电阻器250)连接到信号线。N型区234(在BJT212的基极和BJT214的集电极处)也连接至信号线，但是经由电阻器254连接至信号线。P型区236(在BJT214的基极处)经由电阻器252连接至地。如上所述，晶闸管、二极管和电阻器可以被选择/实现为实现保护电路的期望的操作特性。
图3A和3B分别示出了根据另一示例实施例的保护电路的电路图310和结构320，保护电路具有在基于晶闸管的电路和接地端子(或其他电压电平)之间的二极管。基于晶闸管的电路包括如图3B所示的PNPN区332、334、336和338，并且还由图3A中的双极晶体管312和314来表示。二极管包括如图3B所示的PN区338和342，并且还在图3A中由二极管316表示。N型区334(在BJT312的基极处)经由电阻器350连接至信号线。P型区336(在BJT314的基极处)经由电阻器352连接至接地端子。与上述内容一样，晶闸管、二极管和电阻器可以被选择/实现为实现保护电路的期望的操作特性。
图3B中用虚线370示出了OFF(非导通)状态下的示例电流流动， 所述示例电流流动从信号线经由电阻器350、n型区334、p型区336和电阻器352到接地。晶闸管/SCR的中央pn结(334/336)阻挡偏置电压，其中相对小的漏电流流经电阻器350、pn结334/336和电阻器352。
虚线380示出了ON(导通)状态下的示例电流流动，所述示例电流流动从信号线经由晶闸管、齐纳二极管到地，其中绕过电阻器350和352。晶闸管(332/334/336/338)导通，从而将信号连接到二极管316的阴极，二极管316导通(处于击穿模式)。箝位电压是晶闸管两端的电压(例如，小于1V)和二极管316两端的电压(例如，2.5V)之和。
在多种示例实施例中，如以上图1-3B所示的示例实施例中，以不同的方式来连接所示的节点(例如，P型区或N型区)。在一些实施例中，节点中的一个或多个可以浮置、连接到接地线、连接到信号线或者彼此连接。在一些实例中，这些节点中的一个或多个连接到触发器结构(例如，连接到附加的二极管)。
图4示出了根据另一示例实施例的保护电路400的示意性截面图，保护电路400具有晶闸管和二极管。电路400包括在p掺杂衬底420内的n阱401和412。如图所示，交替的n型区和p型区430、432、434、436和438位于n阱和/或p掺杂衬底中。分别用于n型区430和p型区432的触点450和452连接到信号端子。分别用于p型区436和438的触点454和456连接到接地端子。
与信号线、周围的n阱410和p掺杂衬底420相连的p型区432形成pnp晶体管。浮置的n型区434(与浮置的n阱412相结合)、p掺杂衬底420和信号侧的n阱410形成npn晶体管。相应的pnp晶体管和npn晶体管形成晶闸管。与接地端子相连的浮置的n型区434和p型区436形成二极管。
可以使用多种方法中的一种或多种来形成保护电路400。在一些实施例中，使用CMOS扩散工艺来定义n型区和p型区，其中PMOS(420)的n阱用于定义n阱410和412。在一些实现方式中，以四个扩散区域之间的最小距离来设计晶闸管，以使接通时间和导通电阻最小化。通过调节与接地相连的浮置的n型区434和p型区436之间的距离，可以在大范围内选择二极管的击穿电压。
图5示出了根据另一示例实施例的保护电路500的截面图，保护电路500具有二极管和两个电阻器。例如可以根据图3A和3B所示的电路来实现电路500。电路500包括p掺杂衬底520内的n阱510和512。如图所示，交替的n型区和p型区530、532、534、536和538位于n阱和/或p掺杂衬底中。分别用于n型区530和p型区532的触点550和552连接到信号线。分别用于p型区536和538的触点554和556连接到接地线。如上所述，电阻器560将n型区530与构成晶闸管一部分的n阱510的一部分相连。电阻器562将构成晶闸管一部分的p掺杂衬底520的一部分与p型区538相耦合，并经由触点556耦合到接地线。电阻器560是将pnp晶体管的基极分别耦合到信号端子的n阱电阻器。电阻器562是将npn晶体管的基极分别耦合到接地端子的衬底电阻器。如之前描述的，关于电路500的许多其他配置是可能的。
虚线570示出了OFF(非导通)状态下的示例电流流动，所述示例电流流动从信号端子通过触点550和n型区530、n阱510(电阻器560)流入p掺杂衬底520(和电阻器562)，流出p掺杂区538及其相应的触点556接地。
虚线580示出了ON(导通)状态下的示例电流流动，所述示例电流流动将信号传送通过n型触点552，经由n型区532沿着n阱(基极510)、p衬底(基极520)、n型区534通过晶闸管，并通过p型区536和触点554传送出到地。
图6示出了根据另一示例实施例的保护电路600的示意性截面图，保护电路600具有晶闸管和二极管。电路600与图4所示的电路类似，使用相识的数字来表示相似的结构，其中p型衬底620经由p掺杂区636的延伸连接到接地端子。
图7根据另一示例实施例的保护电路700的示意性截面图，如本文所述，保护电路700具有晶闸管和二极管，其中浮置的基极和电阻器在发射极和接地之间。例如可以根据图11A和11B所示的结构来实现电路700(例如，没有电阻器1150)。电路700包括p掺杂衬底720内的n阱710和712。如图所示，交替的n型区和p型区730、732、734、736和738位于n阱和/或p掺杂衬底中。用于n型区730的触点750连接到信号端子。分别用于p型区736、n型区736和p型区738的触点752、754和756连接到接地端子。这里， p型区730、n阱710和p掺杂衬底720形成晶闸管的pnp晶体管，其中pnp晶体管的基极(n阱710)浮置。N阱710、p掺杂衬底720和n型区732与n阱712形成npn晶体管，npn晶体管(与pnp晶体管)形成了晶闸管。Npn晶体管的发射极经由电阻器(n阱712)连接到接地端子。
图8示出了根据另一示例实施例的保护电路800的示意性截面图，保护电路800具有在SCR(晶闸管)和内部电路端子之间的二极管。电路800包括p掺杂衬底820内的n阱810。如图所示，交替的n型区和p型区830、832、834和836位于n阱810和/或p掺杂衬底820中。用于n型区830的触点850连接到信号端子，分别用于n型区834和p型区836的触点852和854连接到接地端子。p型区832、n阱810、p掺杂衬底820和n型区834形成SCR，n型区830和p型区832形成二极管。
图9示出了根据另一示例实施例的保护电路900的示意性截面图，如本文示出并论述的，保护电路900具有触发器结构，所述触发器结构能够用于降低与二极管串联的晶闸管的触发电压。电路900包括p掺杂衬底920内的n阱910和912。N型区和p型区930、932、934、936和938位于n阱和/或p掺杂衬底中。栅极960用作n型区930和932之间的触发器结构。分别用于n型区930、栅极960和p型区938的触点950、954和962连接到一个或多个接地端子。p型区934、n阱910、p掺杂衬底920和n型区936形成晶闸管。尽管以特定的触发器结构示出了电路900，然而以类似的功能，根据本文的一个或多个实施例可以使用多种其他触发器型电路。
图10示出了根据另一示例实施例的保护电路1000的示意性截面图，如本文示出并论述的，保护电路1000具有触发器结构，所述触发器结构能够用于降低与二极管串联的晶闸管的触发电压。电路1000包括p掺杂衬底1020内的n阱1010和1012。N型区和p型区1030、1032、1034、1036、1038、1040和1042位于n阱和/或p掺杂衬底中。栅极1060用作n型区1030和1032之间的触发器结构。触点1050、1054、1056、1058和1062分别将n型区1030和1040、栅极1060和p型区1038和1042连接到一个或多个接地端子。触点1052将p型区1034连接到信号端子。
图11A和11B分别示出了根据另一示例实施例的保护电路的电路图 1110和结构1120，所述保护电路具有并联在基于晶闸管的电路和接地端子(或其他电压电平)之间的二极管和电阻器。基于晶闸管的电路包括如图11B所示的PNP区1132、1134、1136和1138，并且还在图11A中由双极晶体管1112和1114来表示。二极管包括如图11B所示的PN区1138和1142，并且还在图11A中由二极管1116来表示。N型区1134(在BJT1112的基极处)经由电阻器1150连接到信号线。P型区1136(在BJT1114的基极处)经由电阻器1152连接到接地端子。电阻器1154与二极管1116并联连接到地。
图12示出了根据另一示例实施例的另一保护电路1200的截面图。电路1200包括p掺杂衬底1220内的n外延区1210。N型区和p型区1230、1232、1234、1236和1238位于n外延区1210内。触点1250和1252分别将n型(发射极)区1230、p型晶闸管区1234连接到信号端子。触点1254将p型(基极接触)区1238连接到接地端子。与电路1200中一样，可以以其他方法，如，双极型方法，来实现本文中结合CMOS型工艺所示的各个实施例。因此，根据多种其他示例实施例，可以结合双极型工艺来实现本文中结合CMOS型工艺描述的实施例。
图13示出了根据本发明另一示例实施例的保护电路的操作的曲线图，所述包括电路包括串联的二极管和晶闸管。例如可以使用本文所述的一个或多个装置来实现图13所示的曲线图。垂直刻度示出了电流，水平刻度示出了偏置电压。
如部分1310所示，器件工作在off状态或非导通状态下，在该状态下电流由晶闸管的漏电流来限制。电压小于晶闸管的击穿电压(晶闸管的触发器组件的击穿电压)。如晶闸管的触发器组件的漏电流(例如，n阱至衬底的泄漏，或者与先前的图中一样，中央np结的泄漏)所限定的，电流非常小。
在1320，偏置电压高于晶闸管的击穿电压(例如，n阱到p衬底的击穿电压、pnp晶体管的np结或基极-集电极的击穿电压、或者npn晶体管的集电极-基极结的击穿电压)。使用图3A和3B作为示例，电流流经电阻器350、中央np结334/336和电阻器352。这与1310处off状态下的电流路径类 似，区别在于电阻器350和352两端的电压降大于顶部pn结(332/334)的正向电压，并且电阻器350两端的电压降小于顶部pn结(332/334)的正向电压。
在1330，再次参见图3A和3B，电流更高，使得电阻器350两端的电压降高到足以将顶部pn结(332/334)正向偏置，而电阻器352两端的电压降高到足以强制电流通过二极管316(np区338、342)，从而有效地将与(齐纳)二极管316串联的BJT314的基极-射极正向偏置。
在将射极-基极二极管中的一个或两个正向偏置时，偏置电流足够高，以至于晶闸管从off状态(高欧姆状态)切换到on状态或者(低欧姆状态)。当发生这种情况时，外部施加的偏置(小于晶闸管的箝位电压)将二极管316驱动为击穿，并强制电流通过二极管，其中器件切换到1340或1350处的状态。有效地，1350表示上述器件的on状态，主要电流流动如图3B中的虚线380所示。总箝位电压是晶闸管(312/314)和二极管(316)的箝位电压之和，少量电流流经电阻器350和352。
状态1340是保持点，在该保持点处，存在阈值/最小类型的电流(例如，保持电流，在相应的保持电压处)以使器件保持在低欧姆状态。如果外部偏置能够传递保持电流，则将保持低欧姆状态。如果外部偏置不能支持保持电流，则器件切换到高欧姆状态1330以及切换到1320和1310(取决于外部源传递的电压)。保持电流受晶闸管内两个晶体管312/314的电流增益以及电阻器350和352的电阻值的影响。举例来说，保持电流的一部分流经电阻器350和352，如果并没有足够的电流流经这两个电阻器，那么这两个电阻器有效地/部分地缩短了晶闸管内的结，并且停止晶闸管效应。
图14示出了根据本发明另一示例实施例的保护电路的电流对电压的曲线图，所述保护电路具有晶闸管和齐纳二极管。在1410和1420处表示相应的触发电流水平和保持电流水平，在1430和1440处表示触发电压和保持电压。
基于以上论述和说明，本领域技术人员容易认识到，可以对本发明做出各种修改和变型，而不必严格遵循本文示出和描述的示例实施例以 及应用。例如，本文描述的基于晶闸管的电路和二极管电路的各个功能。这种修改并不脱离本发明的真实精神和范围，本发明的真实精神和范围包括所附权利要求中参数的精神和范围。
Claims (20)
1.一种电路，包括：
基于晶闸管的电路，具有由两个基极区分开的阳极端区和阴极端区；
第一电阻器，连接在基极区之一与内部电路端子和基准端子之一之间；以及
基于二极管的电路，与所述基于晶闸管的电路串联在内部电路端子和基准端子之间，所述基于二极管的电路和基于晶闸管的电路被配置为能够：
工作在第一模式下，在所述第一模式下，内部电路和基准端子之间的电压在第一电压电平以下，在所述第一电压电平处基于晶闸管的电路击穿；
或者响应于电压尖峰而在第一模式、第二模式之间变换，所述电压尖峰施加于基极区上，并将所述基于晶闸管的电路变换为正向偏置模式；
工作在所述第二模式下，在所述第二模式下，内部电路和基准端子之间的电压超过第一电压电平，其中基于晶闸管的电路工作在所述正向偏置模式下，所述基于二极管的电路工作在击穿模式下，以在内部电路端子和基准端子之间传导电流，所述第二模式具有保持电压，所述保持电压依赖于基于二极管的电路的击穿电压与用于将基于晶闸管的电路保持在正向偏置模式下的保持电压之和；其中
在所述第一模式、第二模式、以及所述变换中，所述内部电路端子与所述基准端子之间的电流限制为流经基极区之间的PN结的电流。
2.根据权利要求1所述的电路，还包括：第二电阻器，连接在基极区中的另一个与内部电路端子和基准端子中的另一个之间，其中，基于晶闸管的电路、电阻器和基于二极管的电路被配置为：
在第一模式下，将内部电路端子和基准端子之间的漏电流流动限制为通过电阻器和晶闸管的基极区的电流流动；以及
在第二模式下，通过基于晶闸管的电路和基于二极管的电路将内部电路端子和基准端子之间的电流分流。
3.根据权利要求1所述的电路，其中，基于晶闸管的电路、电阻器和基于二极管的电路被配置为通过以下操作来工作在第二模式下：
响应于电压超过第一电压电平，将晶闸管切换到正向偏置模式，以将二极管驱动到击穿模式并强制电流通过二极管；以及
在将二极管驱动到击穿模式并强制电流通过二极管之后，在保持电压电平处操作，所述保持电压电平在第一电压电平以下，并且高到足以将电路保持在低欧姆状态，在低欧姆状态下电流经过基于晶闸管的电路和基于二极管的电路。
4.根据权利要求1所述的电路，其中，基于晶闸管的电路被配置为：在第一模式下，将通过基于二极管的电路的漏电流限制为小于基于二极管的电路的漏电流水平二分之一的电流水平。
5.根据权利要求1所述的电路，其中，基于二极管的电路被配置为：响应于内部电路端子处的电压电平超过将基于晶闸管的电路切换到正向偏置模式的阈值电压，切换到电流通过状态，并经由基于晶闸管的电路将电流从内部电路端子分流到基准端子。
6.根据权利要求1所述的电路，其中，基于二极管的电路连接在内部电路端子和基于晶闸管的电路之间。
7.根据权利要求1所述的电路，其中，基于二极管的电路包括极性相反的阳极区和阴极区，阴极连接到内部电路端子，阳极包括基于晶闸管的电路的阳极端区的至少一部分。
8.根据权利要求1所述的电路，其中，基于二极管的电路连接在基于晶闸管的电路和基准端子之间。
9.根据权利要求1所述的电路，其中，基于二极管的电路包括极性相反的阳极区和阴极区，阳极连接到基准端子，阴极包括基于晶闸管的电路的阴极端区的至少一部分。
10.根据权利要求1所述的电路，其中，基于晶闸管的电路被配置为响应于晶闸管的内部二极管击穿而切换到电流通过状态，在电流通过状态下基于晶闸管的电路两端的电压小于1V，二极管被配置为响应于基于二极管的电路两端的电压大于2V而切换到电流通过状态。
11.根据权利要求1所述的电路，还包括：触发器电路，配置为降低触发电压，在所述触发电压下基于晶闸管的电路切换到正向偏置模式。
12.一种保护电路，用在包括内部电路端子的电路中，所述内部电路端子遭遇过电压、过电流和静电放电情况中的至少一个，所述保护电路包括：
第一电阻器和第二电阻器；
极性相反的多个掺杂区，在所述多个掺杂区之间形成pn结，所述多个掺杂区包括：
基于晶闸管的电路，具有由两个基极区分开的阳极和阴极，第一电阻器在基极区之一与内部电路端子之间，第二电阻器在基极区中的另一个与基准端子之间，电路被配置为响应于电阻器之一两端的电压降高于在晶闸管的阳极与跟阳极直接相邻的那个基极区之间的pn结的正向电压而切换到击穿状态；以及
基于二极管的电路，具有阳极和阴极，基于二极管的电路的阳极和阴极之一包括基于晶闸管的电路的阳极和阴极之一，基于二极管的电路的阳极和阴极中的另一个与内部电路端子和基准端子之一相连，基于二极管的电路和基于晶闸管的电路被配置为：
在第一模式下，pn结处的电压在正向电压以下，将内部电路端子和基准端子之间的电流流动限制为通过晶闸管的漏电流；
在第二模式下，通过切换到低电阻状态并使电流在内部电路端子和基准端子之间流动，来响应呈现给pn结的正向电压，其中在所述低电阻状态下pn结工作在正向偏置状态；以及
在第三模式下，在切换到低电阻状态之后，响应于内部电路端子和基准端子之间的电压保持在保持电压以上，工作在保持状态下并继续使电流在内部电路端子和基准端子之间流动，所述保持电压依赖于基于晶闸管的电路和基于二极管的电路的箝位电压之和。
13.根据权利要求12所述的保护电路，其中，基于晶闸管的电路被布置为：通过将经过基于二极管的电路的漏电流限制为小于基于二极管的电路的漏电流水平二分之一的电流水平，来工作在第一模式下。
14.根据权利要求12所述的保护电路，其中，
基于二极管的电路的阴极连接到内部电路端子；
基于二极管的电路的阳极与基于晶闸管的电路的阳极共享；并且
基于晶闸管的电路的阴极连接到基准端子。
15.根据权利要求12所述的保护电路，其中，
基于二极管的电路的阳极连接到基准端子，
基于二极管的电路的阴极与基于晶闸管的电路的阴极共享；并且
基于晶闸管的电路的阳极连接到内部电路端子。
16.根据权利要求12所述的保护电路，还包括：触发器电路，与基于晶闸管的电路的基极区之一相连，并且被配置为降低触发电压，在所述触发电压下pn结切换到正向偏置状态。
17.根据权利要求12所述的保护电路，其中，基于晶闸管的电路、电阻器和基于二极管的电路被配置为：
在第一模式下，将内部电路端子和基准端子之间的漏电流流动限制为通过电阻器和晶闸管的基极区的电流流动；以及
在第二模式下，通过全部所述多个掺杂区将内部电路端子和基准端子之间的电流分流。
18.根据权利要求12所述的保护电路，其中，基于晶闸管的电路、电阻器和基于二极管的电路被配置为：
在第二模式下，使电流流经第一电阻器、晶闸管的基极区和二极管；以及
在第三模式下，使电流通过全部所述多个掺杂区以及通过电阻器在内部电路端子和基准端子之间流动。
19.一种保护电路，包括：
晶闸管；
第一电阻器，连接在晶闸管的第一基极区与易遭遇过电流或过电压情况的内部电路端子之间；
第二电阻器，连接在晶闸管的第二基极区与基准端子之间；以及
二极管，与晶闸管串联在内部电路端子和基准端子之间，晶闸管和二极管之一直接连接到内部电路端子，晶闸管和二极管中的另一个直接连接到基准端子，晶闸管、电阻器和二极管一起被配置为能够：
工作在第一模式下，在所述第一模式下，出现在内部电路端子处的电压不足以将晶闸管的pn结正向偏置，并且内部电路端子和基准端子之间的漏电流被限制为晶闸管的漏电流，
响应于出现在内部电路端子处的击穿电压使晶闸管的pn结切换到正向偏置状态，通过将二极管切换到击穿状态并在内部电路端子和基准端子之间传导电流，来工作在第二击穿模式下，或者
在将二极管切换到击穿状态之后，通过响应于内部电路端子处出现的电压至少与保持电压一样高而继续在内部电路端子和基准端子之间传导电流，工作在第三保持模式下，其中所述保持电压的值是晶闸管和二极管的箝位电压之和并且小于击穿电压。
20.根据权利要求19所述的电路，其中，晶闸管和二极管被配置为：通过响应于击穿电压使电流流经电阻器之一、晶闸管的基极区和射极区以及二极管，进入并工作在击穿模式下。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/454,862 US9203237B2 (en) | 2012-04-24 | 2012-04-24 | Protection circuit |
| US13/454,862 | 2012-04-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103490399A CN103490399A (zh) | 2014-01-01 |
| CN103490399B true CN103490399B (zh) | 2016-12-28 |
Family
ID=49379891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310143018.2A Active CN103490399B (zh) | 2012-04-24 | 2013-04-23 | 保护电路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9203237B2 (zh) |
| CN (1) | CN103490399B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9478531B2 (en) * | 2012-08-03 | 2016-10-25 | Freescale Semiconductor, Inc. | Semiconductor device comprising an ESD protection device, an ESD protection circuitry, an integrated circuit and a method of manufacturing a semiconductor device |
| JP2014203838A (ja) * | 2013-04-01 | 2014-10-27 | ソニー株式会社 | 保護回路、電子機器および保護回路の駆動方法 |
| CN104037748B (zh) * | 2014-06-18 | 2016-08-31 | 电子科技大学 | 一种用于esd的抗闩锁触发电路 |
| EP3007232A1 (en) * | 2014-10-08 | 2016-04-13 | Nxp B.V. | Electrostatic discharge protection device |
| US10573637B2 (en) | 2016-11-21 | 2020-02-25 | Nexperia B.V. | Carrier bypass for electrostatic discharge |
| US10084449B2 (en) | 2016-12-07 | 2018-09-25 | Macronix International Co., Ltd. | Semiconductor structure and operation method of the same |
| US10700056B2 (en) * | 2018-09-07 | 2020-06-30 | Analog Devices, Inc. | Apparatus for automotive and communication systems transceiver interfaces |
| JP2022041671A (ja) * | 2020-09-01 | 2022-03-11 | オムロン株式会社 | 過電流保護回路及びスイッチング回路 |
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| CN1347568A (zh) * | 1999-12-17 | 2002-05-01 | 皇家菲利浦电子有限公司 | 改进的静电放电二极管结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671153B1 (en) * | 2000-09-11 | 2003-12-30 | Taiwan Semiconductor Manufacturing Company | Low-leakage diode string for use in the power-rail ESD clamp circuits |
-
2012
- 2012-04-24 US US13/454,862 patent/US9203237B2/en active Active
-
2013
- 2013-04-23 CN CN201310143018.2A patent/CN103490399B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN103490399A (zh) | 2014-01-01 |
| US20130279053A1 (en) | 2013-10-24 |
| US9203237B2 (en) | 2015-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20160907 Address after: Holland Ian Deho Finn Applicant after: Naizhiya Co., Ltd. Address before: Holland Ian Deho Finn Applicant before: Koninkl Philips Electronics NV |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: Nijmegen Patentee after: Yasuyo Co. Ltd. Address before: Holland Ian Deho Finn Patentee before: Naizhiya Co., Ltd. |