CN104205345A - 具有交替导电类型的区域的用于静电放电保护的半导体装置 - Google Patents

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Abstract

一种保护装置至少包括耦接在第一节点(1201)和第二节点(1202)之间的NPN晶体管(1203)和PNP晶体管(1204)，以便响应于静电放电(ESD)事件从第一节点到第二节点沉降电流。所述晶体管可以被耦接为使得NPN晶体管的N集电极(1222)被耦接到第一节点，NPN晶体管的P基极(1244)耦接到PNP晶体管的P发射极(1224)，NPN晶体管的N发射极(1225)被耦接到PNP晶体管的N基极(1225)，并且PNP晶体管的P集电极(1223)被耦接到第二节点，从而可以实现具有NPNP结构的装置。

Description

具有交替导电类型的区域的用于静电放电保护的半导体装置
相关申请的交叉引用
本申请要求2012年2月7日提出的美国临时申请61/595,893，通过引用将其内容并入在此。
技术领域
本公开一般涉及静电放电(ESD)保护、防止闩锁(Latch-up,LU)以及防止在过电应力(EOS)期间的损坏。更具体地，本公开涉及一种保护集成电路(IC)防止ESD损坏同时对LU和EOS保护维持高的鲁棒性水平的方法。
背景技术
在ESD期间，大的电流可能流过集成电路，并可能潜在地造成损坏。损坏可以发生在传导电流的装置内，以及在由于大的电流呈现大的电压降的装置中。为了避免由于ESD造成的损坏，可以将钳位器加到集成电路中。这些钳位器对大的ESD电流进行分流而没有在所述集成电路的敏感节点上造成高电压。
一种ESD钳位器设计考虑可以是：防止所述钳位器在正常操作情况期间偶然地分流。在正常操作情况期间的偶然分流会导致功能的暂时损失，并且可能要求人或其它集成电路的交互，以恢复正常操作。此外，由于过量电流抽拉(current draw)，在正常操作期间的钳位器触发会给集成电路带来永久性损坏。如果在正常操作期间钳位器以低传导(分流)模式触发，则通过钳位器的电流的能量可能是过高的以致可能发生暂时的或永久性的损坏。由ESD装置的错误触发所引起的在正常操作期间的(供给)电流增加可以被叫做闩锁事件，并且可能导致集成电路的暂时的功能损失、暂时的损坏、或永久的损坏。EOS可以是由在集成电路引脚处不希望的高电压所引起的。
克服这些问题的一种已知的方法可以包括创建具有高的箝位电压的ESD钳位器。钳位器的箝位电压可以是装置能够维持它的高传导状态的最低电压。通过将箝位电压增加超过电源电平，可以将ESD钳位器设计成即使在正常操作期间被触发，也可以从闩锁状态释放，从而使得功能的损失可以是暂时性的。
对于一些应用，例如汽车应用，可能优选使箝位电压比电源电平高得多，以避免由于噪声尖峰而导致暂时的功能损失，或允许芯片外ESD保护分流系统级的ESD电流而不触发芯片上的ESD保护。
对于ESD保护钳位器进一步的设计约束可以包括低的待机或漏泄电流。对于一些应用，也可以将加到垫盘(pad)的电容的量最小化。
一种提供ESD保护的方法可以是：使用齐纳二极管或反向二极管作为ESD钳位器。但是这些钳位器的性能可能很低并且可能需要大的面积。为了调节箝位电压常常需要附加的层。
可以通过使用栅极接地的N型金属氧化物半导体(GGNMOS)来改善单位面积性能，但是可能发生氧化物可靠性问题，并且在高电压应用中，NMOS可能经受不住回弹(snapback)。
需要改善的ESD保护，其具有高的箝位电压和高效的面积使用而没有氧化物可靠性问题。
概述
公开了一种静电放电(ESD)保护装置。该ESD保护装置可以耦接在第一节点和第二节点之间。该ESD保护装置可以包括：第二掺杂类型的第一低掺杂区，和，在第一低掺杂区内形成的第一掺杂类型的第二低掺杂区。该ESD保护装置可以进一步包括：第一掺杂类型的第一高掺杂区，其形成在第一低掺杂区内并且与第一节点耦接；以及第二掺杂类型的第二高掺杂区，其形成在第二低掺杂区内并且与第二节点耦接。该ESD保护装置可以被配置为触发以抑制在第一节点以及第二节点之间的ESD事件。
在一个实施例中，该ESD保护装置可以包括形成在第一低掺杂区内的第一掺杂类型的第三低掺杂区，其中第一高掺杂区可以形成在第三低掺杂区内。
在另一个实施例中，该ESD保护装置可以包括形成在第一低掺杂区内的第二掺杂类型的第三低掺杂区，其中第一高掺杂区可以形成在第三低掺杂区内。
在另一个实施例中，该ESD保护装置可以包括耦接在第一高掺杂区和第一低掺杂区之间的偏置元件，其中该偏置元件可以被配置来对跨由第一高掺杂区和第一低掺杂区形成的反偏结的电压进行控制，以及进一步其中该结电压可以决定该ESD保护装置的触发电流。
在另一个实施例中，该ESD保护装置可以包括耦接在第二高掺杂区和第二低掺杂区之间的偏置元件，其中该偏置元件可以被配置来对跨由第二高掺杂区和第二低掺杂区形成的反偏结的电压进行控制，以及进一步其中该结电压可以决定该ESD保护装置的触发电流。
在另一个实施例中，该偏置元件可以包括下列中的至少一个：电阻器、电阻性的连接、电感器、电容器、反向结、正向结、NMOS、PMOS以及双极型晶体管。
在另一个实施例中，该ESD保护装置可以包括P掺杂类型的第三低掺杂区以及形成在第三低掺杂区内的N掺杂类型的第四低掺杂区。第一低掺杂区可以形成在该第四低掺杂区内。
在另一个实施例中，该ESD保护装置可以耦接在第一节点和第二节点之间。该ESD保护装置可以包括第一掺杂类型的第一低掺杂区以及形成在第一低掺杂区内的第二掺杂类型的第二低掺杂区。该ESD保护装置可以进一步包括：第一掺杂类型的第一高掺杂区，其形成在第二低掺杂区内并且与第一节点耦接；以及第二掺杂类型的第二高掺杂区，其形成在第一低掺杂区内并且与第二节点耦接。该ESD保护装置可以被配置为触发以抑制在第一节点以及第二节点之间的ESD事件。
在另一个实施例中，该ESD保护装置可以包括形成在第一低掺杂区内的第一掺杂类型的第三低掺杂区，其中第二高掺杂区可以在形成第三低掺杂区内。
在另一个实施例中，该ESD保护装置可以包括形成在第一低掺杂区内的第二掺杂类型的第三低掺杂区，其中第二高掺杂区可以形成在第三低掺杂区内。
在另一个实施例中，该ESD保护装置可以包括耦接在第一高掺杂区和第二低掺杂区之间的偏置元件，其中该偏置元件可以被配置来对跨由第一高掺杂区和第二低掺杂区形成的反偏结的电压进行控制，以及进一步其中该结电压可以决定该ESD保护装置的触发电流。
在另一个实施例中，该ESD保护装置可以包括耦接在第二高掺杂区和第一低掺杂区之间的偏置元件，其中该偏置元件可以被配置来对跨由第二高掺杂区和第一低掺杂区形成的反偏结的电压进行控制，以及进一步其中该结电压可以决定该ESD保护装置的触发电流。
在另一个实施例中，第一掺杂类型可以是N型以及第二掺杂类型可以是P型。
在另一个实施例中，ESD保护装置可以耦接在第一节点和第二节点之间。该ESD保护装置可以包括NPN晶体管，其包括作为阳极(anode)的第一集电极，第一发射极，以及第一基极。该ESD保护装置可以进一步包括PNP晶体管，其包括作为阴极(cathode)的第二集电极，第二发射极，以及第二基极。第一集电极可以与第一节点耦接，第二集电极可以与第二节点耦接，第一基极可以与第二发射极耦接，以及第一发射极可以与第二基极耦接。该ESD保护装置可以进一步被配置来响应于ESD事件从第一节点到第二节点沉降(sink)电流。
在另一个实施例中，该ESD保护装置可以进一步包括耦接在第一集电极和第一基极之间的偏置元件，其中该偏置元件可以被配置来对跨由第一集电极和第一基极形成的反偏结的电压进行控制，以及进一步其中该结电压可以决定该ESD保护装置的触发电流。
在另一个实施例中，该ESD保护装置可以进一步包括耦接在第二基极和第二集电极之间的偏压元件，其中该偏置元件可以被配置来对跨由第二基极和第二集电极形成的结的反向电压进行控制，以及进一步其中该反向结电压可以决定该ESD保护装置的触发电流。
在另一个实施例中，该ESD保护装置可以进一步包括第一低掺杂区，其作为NPN晶体管的第一基极以及PNP晶体管的第二发射极，其中第一低掺杂区可以被以P型掺杂剂掺杂。该ESD保护装置可以进一步包括第二低掺杂区，其作为NPN晶体管的第一发射极以及PNP晶体管的第二基极，其中第二低掺杂区可以被以N型掺杂剂掺杂，以及第二低掺杂区可以形成在第一低掺杂区中。该ESD保护装置可以进一步包括第一高掺杂区，其作为NPN晶体管的第一集电极，其中第一高掺杂区可以被以N型的掺杂剂掺杂，该第一高掺杂区可以形成在第一低掺杂区中，以及该第一高掺杂区可以与第一节点耦接。该ESD保护装置可以进一步包括第二高掺杂区，其作为PNP晶体管的第二集电极，其中第二高掺杂区可以被以P型掺杂剂掺杂，第二高掺杂区可以形成在第二低掺杂区中，以及第二高掺杂区可以与第二节点耦接。
在另一个实施例中，该ESD保护装置可以进一步包括第三高掺杂区，其被以P型掺杂剂掺杂，其中第三高掺杂区可以形成在第一低掺杂区内，以及其中第一基极可以与第三高掺杂区耦接。
在另一个实施例中，该ESD保护装置可以进一步包括第三高掺杂区，其被以N型掺杂剂掺杂，其中第三高掺杂区可以形成在第二低掺杂区内，以及其中第二基极可以与第三高掺杂区耦接。
在另一个实施例中，该ESD保护装置可以进一步包括耦接在第一节点以及NPN晶体管之间的第二PNP晶体管，其包括第三集电极、第三发射极、以及第三基极。该第三发射极可以与第一节点耦接，第三基极可以与第一集电极耦接，以及第三集电极可以与第一基极耦接。
在另一个实施例中，该ESD保护装置可以进一步包括第一低掺杂区，其作为NPN晶体管的第一基极、PNP晶体管的第二发射极、以及第二PNP晶体管的第三集电极。第一低掺杂区可以被以P型掺杂剂掺杂。该ESD保护装置可以进一步包括第二低掺杂区，其作为NPN晶体管的第一发射极以及PNP晶体管的第二基极。第二低掺杂区可以被以N型掺杂剂掺杂，以及第二低掺杂区可以形成在第一低掺杂区中。该ESD保护装置可以进一步包括第三低掺杂区，其作为NPN晶体管的第一集电极以及第二PNP晶体管的第三基极。第三低掺杂区可以被以N型掺杂剂掺杂，以及第三低掺杂区可以形成在第一低掺杂区中。该ESD保护装置可以进一步包括第一高掺杂区，其作为PNP晶体管的第二集电极。第一高掺杂区可以被以P型掺杂剂掺杂，第一高掺杂区可以形成在第二低掺杂区中，以及第一高掺杂区可以耦接到第二节点。该ESD保护装置可以进一步包括第二高掺杂区，其作为第二PNP晶体管的第三发射极。第二高掺杂区可以被以P型掺杂剂掺杂，第二高掺杂区可以形成在第三低掺杂区中，以及第二高掺杂区可以耦接到第一节点。
在另一个实施例中，该ESD保护装置可以包括耦接在该PNP晶体管以及第二节点之间的第二NPN晶体管，其包括第三集电极、第三发射极、以及第三基极。该第三发射极可以与第二节点耦接，第三基极可以与第二集电极耦接，以及第三集电极可以与第二基极耦接。
在另一个实施例中，该ESD保护装置可以包括第一低掺杂区，其作为PNP晶体管的第二基极、NPN晶体管的第一发射极、以及第二NPN晶体管的第三集电极。第一低掺杂区可以被以N型的掺杂剂掺杂。ESD保护装置可以进一步包括第二低掺杂区，其作为PNP晶体管的第二发射极以及NPN晶体管的第一基极。第二低掺杂区可以被以P型的掺杂剂掺杂，以及第二低掺杂区可以形成在第一低掺杂区内中。该ESD保护装置可以进一步包括第三低掺杂区，其作为PNP晶体管的第二集电极以及第二NPN晶体管的第三基极。第三低掺杂区可以被以P型的掺杂剂掺杂，以及第三低掺杂区可以形成在第一低掺杂区中。该ESD保护装置可以进一步包括第一高掺杂区，其作为第二NPN晶体管的第三发射极。第一高掺杂区可以被以N型的掺杂剂掺杂，第一高掺杂区可以形成在该第三低掺杂区中，以及第一高掺杂区可以与第二节点耦接。该ESD保护装置可以进一步包括第二高掺杂区，其作为NPN晶体管的第一集电极。第二高掺杂区可以被以N型的掺杂剂掺杂，第二高掺杂区可以形成在第二低掺杂区中，以及第二高掺杂区可以与第一节点耦接。
在另一实施例中，该ESD保护装置可以包括第一低掺杂区，其作为NPN晶体管的第一基极以及PNP晶体管的第二发射极。第一低掺杂区可以被以P型的掺杂剂掺杂。该ESD保护装置可以进一步包括第二低掺杂区，其作为NPN晶体管的第一发射极以及PNP晶体管的第二基极。第二低掺杂区可以被以N型的掺杂剂掺杂，以及第二低掺杂区可以形成在第一低掺杂区中。该ESD保护装置可以进一步包括第三低掺杂区，其作为NPN晶体管的第一集电极。该第三低掺杂区可以被以N型的掺杂剂掺杂，以及第三低掺杂区可以形成在第一低掺杂区中。该ESD保护装置可以进一步包括第四低掺杂区，其作为PNP晶体管的第二集电极。该第四低掺杂区可以被以P型的掺杂剂掺杂，以及第四低掺杂区可以形成在第二低掺杂区中。
在另一实施例中，该ESD保护装置可以包括第一低掺杂区，其作为NPN晶体管的第一集电极。第一低掺杂区可以被以N型的掺杂剂掺杂。该ESD保护装置可以进一步包括第二低掺杂区，其作为NPN晶体管的第一基极以及PNP晶体管的第二发射极。第二低掺杂区可以被以P型的掺杂剂掺杂，以及第二低掺杂区可以形成在第一低掺杂区中。该ESD保护装置可以进一步包括第三低掺杂区，其作为NPN晶体管的第一发射极以及PNP晶体管的第二基极。该第三低掺杂区可以被以N型的掺杂剂掺杂，以及第三低掺杂区可以形成在第二低掺杂区中。该ESD保护装置可以进一步包括第四低掺杂区，其作为PNP晶体管的第二集电极。该第四低掺杂区可以被以P型的掺杂剂掺杂，以及第四低掺杂区可以形成在第三低掺杂区中。
在另一实施例中，该ESD保护装置可以包括第一低掺杂区，其作为PNP晶体管的第二集电极。第一低掺杂区被以P型的掺杂剂掺杂。该ESD保护装置可以进一步包括第二低掺杂区，其作为PNP晶体管的第二基极以及NPN晶体管的第一发射极。第二低掺杂区可以被以N型的掺杂剂掺杂，以及第二低掺杂区可以形成在第一低掺杂区中。该ESD保护装置可以进一步包括第三低掺杂区，其作为PNP晶体管的第二发射极以及NPN晶体管的第一基极。该第三低掺杂区可以被以P型的掺杂剂掺杂，以及第三低掺杂区可以形成在第二低掺杂区中。该ESD保护装置可以进一步包括第四低掺杂区，其作为NPN晶体管的第一集电极。该第四低掺杂区可以被以N型的掺杂剂掺杂，以及第四低掺杂区可以形成在第三低掺杂区中。
附图说明
从下面结合附图作为例子给出的说明，可以得到更详细的理解，在附图中：：
图1是ESD保护装置的实施例的示意图。
图2A是包括控制电路的第一实现方式的ESD保护装置的实施例的示意图。
图2B是包括控制电路的第二实现方式的ESD保护装置的实施例的示意图。
图2C是包括控制电路的第三实现方式的ESD保护装置的实施例的示意图。
图3A是包括控制电路的第四实现方式的ESD保护装置的实施例的示意图。
图3B是包括控制电路的第五实现方式的ESD保护装置的实施例的示意图。
图3C是包括控制电路的第六实现方式的ESD保护装置的实施例的示意图。
图4是包括偏置电路的ESD保护装置的实施例的示意图。
图5A是包括多个阳极的ESD保护装置的实施例的示意图。
图5B是包括多个阴极的ESD保护装置的实施例的示意图。
图5C是包括多个阳极以及多个阴极的ESD保护装置的实施例的示意图。
图6A是包括多个阳极的ESD保护装置的另一个实施例的示意图。
图6B是包括多个阴极的ESD保护装置的另一个实施例的示意图。
图6C是包括多个阳极以及多个阴极的ESD保护装置的另一个实施例的示意图。
图7A是被以堆叠布置配置的ESD保护装置的实施例的示意图。
图7B是被以另一个堆叠布置配置的ESD保护装置的实施例的示意图。
图7C是被以另一个堆叠布置配置的ESD保护装置的实施例的示意图。
图7D是被以另一个堆叠布置配置的ESD保护装置的实施例的示意图。
图7E是被以另一个堆叠布置配置的ESD保护装置的实施例的示意图。
图7F是被以另一个堆叠布置配置的ESD保护装置的实施例的示意图。
图7G是被以另一个堆叠布置配置的ESD保护装置的实施例的示意图。
图7H是被以另一个堆叠布置配置的ESD保护装置的实施例的示意图。
图7I是被以另一个堆叠布置配置的ESD保护装置的实施例的示意图。
图7J是被以另一个堆叠布置配置的ESD保护装置的实施例的示意图。
图8是被以又一个堆叠布置配置的ESD保护装置的实施例的示意图。
图9是被以又一个堆叠布置配置的ESD保护装置的实施例的示意图。
图10是被以又一个堆叠布置配置的ESD保护装置的实施例的示意图。
图11是多引脚ESD保护装置的实施例的示意图。
图12是ESD保护装置的一种可能实现方式的横截面图。
图13是ESD保护装置的另一个可能实现方式的横截面图。
图14是ESD保护装置的又一个可能实现方式的横截面图。
图15是ESD保护装置的又一个可能实现方式的横截面图。
图16是ESD保护装置的又一个可能实现方式的横截面图。
图17是ESD保护装置的又一个可能实现方式的横截面图。
图18是在图10中描绘的ESD保护装置的一种可能实现方式的横截面图。
图19是在图11中描绘的ESD保护装置的一种可能实现方式的横截面图。
图20是ESD保护装置的一般实现方式的横截面图。
图21是和ESD保护装置一同使用的第一可能的隔离的横截面图。
图22是和ESD保护装置一同使用的第二可能的隔离的横截面图。
具体实施方式
在下面的描述中，公共的数字标号可以被用于跨多个图的类似的、对应的组件。通常，组件号会以图号开始。例如，如图3中示出的NPN双极型晶体管303与图5A、5B以及5C中示出的类似的NPN双极型晶体管503对应。同样地，在图2A、2B以及2C中示出的基极203b与图4中示出的类似的基极403b对应。
本领域技术人员应该认识到，节点、装置、电路或者区域可以被看作起多种作用。此外，节点、装置、电路或区域可以被不同的描述引用。例如，图5A、5B以及5C的节点501与节点502还可以分别地被称作阳极501以及阴极502。再如，ESD保护装置可以被可互换地称作钳位器或ESD钳位器。数字标号将对于所考虑的节点、装置、电路、或区域提供清晰标示而其前面的描述词应有助于在所讨论的背景下描述的可读性。
图1描绘了ESD保护装置的第一实施例。ESD保护装置100包括NPN双极型晶体管103以及PNP双极型晶体管104。NPN双极型晶体管至少包括发射极103a、基极103b以及集电极103c。PNP双极型晶体管至少包括发射极104a、基极104b以及集电极104c。基极103b可以耦接到发射极104a，而基极104b可以耦接到发射极103a。在一些实施例中，基极103b可以被看作包括发射极104a，发射极104a可以被看作包括基极103b，或者，基极103b可以等效地被看作为发射极104a。在一些实施例中，基极104b可以被看作包括发射极103a，发射极103a可以被看作包括基极104b，或者，基极104b可以等效地被看作为发射极103a。集电极103c可以耦接到ESD保护装置100的阳极101，以及集电极104c耦接到ESD保护装置100的阴极102。在一些实施例中，阳极101可以被看作包括集电极103c，阴极102可以被看作包括集电极104c。在其他实施例中，集电极103c可以被看作包括阳极101，以及集电极104c可以被看作包括阴极102。在其他实施例中，阳极101可以等效地被看作为集电极103c，以及阴极102可以等效地被看作为集电极104c。
贯穿ESD保护装置的实施例的描述以及描绘ESD保护装置的实施例的图，可以如上所述地使用类似的逻辑。即，其中阳极和阴极被描述为耦接到集电极，阳极和阴极可以包括相应的集电极，集电极可以包括相应的阳极和阴极，或阳极和阴极可以作为相应的集电极。
当相对于阴极102处的电压，将正电压施加在阳极101时，在ESD保护装置100内可以发生分压。可以跨ESD保护装置100的三个结划分所施加的电压：反向的集电极103c-基极103b结，正向的基极103b-发射极103a结(与正向的发射极104a-基极104b结并联)，和反向的基极104b-集电极104c结。在一些实施例中，正向的基极103b-发射极103a结可以被看作为与正向的发射极104a-基极104b结相同的结。具有最低的漏电的结可以看到跨阳极和阴极施加的电压的大部分。在一些实施例中，对于相等的跨每个结的电压，反向的集电极103c-基极103b结或者反向的基极104b-集电极104c结可以有最低的漏电。每个结的漏电可能取决于，例如，形成结使用的工艺，构成结的区域的掺杂水平，结的掺杂梯度，对结有贡献的阱(一个或多个)的形状，以及结的尺寸/几何形状。
如果反向的集电极103c-基极103b结有最低的漏电，则该结可以看到跨阳极101和阴极102施加的电压的大部分。当在阳极处电压上升时，反向的集电极103c-基极103b结上的电压可以跟随直到达到该结的反向击穿电压。随后，随着阳极电压继续上升，可以在反向的基极104b-集电极104c结上看到该电压的剩余部分。该电压的剩余部分可以上升直到达到基极104b-集电极104c结上的反向击穿电压。由于发射极104a-基极104b结轻微地正向偏置，因此基极104b-集电极104c结的反向击穿电压可以低于在没有发射极104a-基极104b结存在的情况下其反向击穿电压。另外，流过集电极103c-基极103b结的电流可以降低基极104b-集电极104c结的反向击穿电压。结果，额外的发射极电流可以被注入到集电极104c。这个效应可以提高双极型晶体管104的电流能力并且可以降低反向击穿电压。该降低的击穿电压可以降低在该结处的热耗散，并且与标准的反向结相比可以增加电流的量。在基极104b-集电极104c反向结击穿之后，额外的发射极电流也可以被注射到双极型晶体管103。
如果反向的基极104b-集电极104c结有最低的漏电，则该结可以看到跨阳极101和阴极102施加的电压的大部分。当在阳极处电压上升时，反向的基极104b-集电极104c结上的电压可以跟随直到达到该结的反向击穿电压。随后，随着阳极电压继续上升，在反向的集电极103c-基极103b结上可以看到该电压的剩余部分。该电压的剩余部分可以上升直到达到集电极103c-基极103b结上的反向击穿电压。由于基极103b-发射极103a结轻微地正向偏置，因此集电极103c-基极103b结上的反向击穿电压可以低于在没有基极103b-发射极103a结的存在的情况下的反向击穿电压。另外，流过基极104b-集电极104c结的电流可以降低集电极103c-基极103b结的反向击穿电压。结果，额外的发射极电流可以被注入到集电极103c。该效应可以提高该双极型晶体管103的电流能力，并且可以降低反向击穿电压。该降低的击穿电压可以降低在该结处的热耗散，并且与标准的反向结相比可以增加电流的量。在集电极103c-基极103b反向结击穿之后，额外的发射极电流也可以被注入到双极型晶体管104。
如之前描述的，虽然基极103b-发射极103a结和发射极104a-基极104b在图1中被描绘成两个结，但是它们也可以是单个结。遍及在图中描绘的和在下文中描述的实施例，并联的基极-发射极/发射极-基极结的类似设置可以被实现为单一的结。此外，三个或更多的基极-发射极/发射极-基极结并联的图示也可以被实现为一个或比在图中描绘的结更少的结。例如，被描绘成包括3个并联的基极-发射极结的实施例可以被实现为具有两个基极-发射极结或一个基极-发射极结。对于ESD保护装置的任何所描绘的实施例被实现为比图中所描绘的具有更多的结也是可能的。
在图1中所示的和上述描述的晶体管的特定的掺杂类型，即，NPN103和PNP104的设置，应当不交换为使用相应的PNP和NPN，以避免提早触发和不希望的闩锁。通过改变N和P掺杂类型，可以形成寄生的可控硅整流器(SCR)。
图2A、2B和2C描绘了包括控制电路205和/或控制电路206三种可能的实现方式的ESD保护装置200。描绘的控制电路可以作为偏置元件以影响ESD保护装置的性能。通过将控制电路205与反向结204b-204c并联耦接及和/或通过将控制电路206与反向结203c-203b并联耦接，可以影响两个参数。可以增加漏电，以使得设计者能够控制哪个结将首先进入击穿，并如此控制ESD保护电路200的触发电压。这可能是期望的，因为相比204b-204c结，反向击穿电压对于203c-203b可能是不同的。另外，通过增加控制电路，可以降低电流可以流过ESD保护装置200的电压。控制电路允许ESD保护装置200在大电流模式下开启而不要求两个结都处于反向击穿。
控制电路205/206的可能的实现方式包括：电阻器、电阻性连接、电感器、电容器、反向结、正向结、NMOS、PMOS、双极型晶体管，或其任意组合。可以使用任何可以影响节点处的漏电或电流可以流过ESD保护装置200的电压的元件或元件的组合。
图3A，图3B和图3C中示出了耦接控制电路的替代方式显示。不是将控制电路205与反向结204b-204c并联耦接，如在图3A和3C中描绘的，可以将控制电路307与反向结304b-304c和正向结304a-304b的串联组合并联耦接。替代地或另外地，可以将控制电路307看作与反向结304b-304c和正向结303b-303a的串联组合并联耦接。如之前描述的，虽然正向结304a-304b和正向结303b-303a被描绘成两个结，但它们可以被实现为单一的结。类似地，代替将控制电路206与反向结203c-203b并联耦接，可以将控制电路308与反向结303c-303b和正向结303b-303a的串联组合并联耦接。替代地或另外地，可以将控制电路308看作与反向结303c-303b和正向结304a-304b的串联组合并联耦接。如之前描述的，虽然正向结303b-303a和正向结304a-304b被描绘成两个结，但它们可以被实现为单一的结。这些实施例的一个优点可以是控制ESD保护装置的触发电流。附加的控制电路的阻抗可以作为偏置元件，并可以在并联的双极管进入击穿之前和/或在相关联的双极管传导电流的同时决定其沉降的电流的量。
控制电路307和/或308的可能的实现方式可以包括：电阻性连接、电阻器、电感器、电容器、反向结、正向结、NMOS、PMOS、双极型晶体管，或其任意组合。可以使用任何可以影响节点处的漏电或电流可以流过ESD保护装置300的电压的元件。
图4显示了具有偏置电路409的ESD保护装置的实施例。为了开启双极型晶体管403和双极型晶体管404，双极型晶体管各自的基极发射极结必须正向偏置。如之前描述的，图4示出了两个基极-发射极结，然而ESD保护装置也可以被实现为具有单个基极-发射极结。正向偏置结所需的电压通过由该结形成的二极管的内建电压(built-in voltage)确定。在标准CMOS中这可以是大约0.7-0.8V。可以通过放置与这些基极-发射极结并联的偏置电路409延迟触发ESD保护装置。在低于基极-发射极结的内建电压的电压处，偏置电路可以比基极-发射极结传导更多的电流。效果是为双极型晶体管进入大电流模式可能需要更多的触发电流以适当地偏置反向结403c-403b及404b-404c。
偏置电路409的可能的实现方式包括：电阻器、电阻性连接、电感器、电容器、反向结、正向结、NMOS、PMOS、双极型晶体管，或其任意组合。可以使用任何可以影响在节点处的漏电或电流可以流过ESD保护装置400的电压的元件或元件的组合。
图5A示出了包括耦接到附加的集电极503d的附加的阳极510的ESD保护装置500的实施例。图5B示出了包括耦接到附加的集电极504d的附加的阴极511的ESD保护装置500的实施例。图5C示出了既包括耦接到附加的集电极503d的附加的阳极510也包括耦接到附加的集电极504d的附加的阴极511的ESD保护装置500的实施例。如与之前描述类似的，替代地，阳极510可以被看作包括集电极503d，集电极503d可以被看作包括阳极510，或者，阳极510可以被等效地看作也是集电极503d。此外，如与之前的描述类似的，阴极511可以替代地被看作包括发射极504d，发射极504d可以被看作包括阴极511，或者，阴极511可以被等效地看作也是发射极504d。
在图5A中示出的附加的阳极510可以耦接到节点501，或耦接到不同于节点501的节点。如果耦接到不同的节点，则可以提供从阳极501到阴极502以及从阳极510到阴极502的保护。该实现方式的面积可以小于使用两个分离的ESD保护装置的情况下的面积。替代地，阳极510可以被耦接到阳极501，这可以增强ESD保护装置的总的电流能力。注意，额外的集电极503d可以是由于工艺要求而导致的寄生的集电极或有意的集电极。在一些实施例中，如与之前的描述类似的，附加的阳极和附加的阴极可以被看作包括附加的集电极。
另外，在正常操作期间在节点510处的偏置信号可以影响在节点501和502之间的ESD保护装置500的触发和/或保持电压或者触发和/或保持电流。
图5B中的附加的阴极511可以耦接到节点502或耦接到不同于节点502的节点。如果耦接到不同的节点，则可以从阳极501到阴极502和从阳极501到阴极511提供保护。该实现方式的面积可以小于在使用两个分离的ESD保护装置的情况下的面积。替代地，阴极511可以耦接到阴极502。这可以增强ESD保护装置的总的电流能力。注意，额外的集电极504d可以是由于工艺要求导致的寄生的集电极或有意的集电极。在一些实施例中，附加的阳极和附加的阴极可以被看作包括附加的相应的集电极，附加的集电极可以被看作包括附加的相应的阳极和阴极，或者，该附加的阳极和阴极可以被看作是附加的相应的集电极。
另外，在正常操作期间节点511处的偏置信号可以影响在节点501和502之间的ESD保护装置500的触发和/或保持电压或者触发和/或保持电流。
在图5C中，附加的阴极511可以耦接到节点502或耦接到不同于节点502的节点。如果它耦接到不同的节点，则可以从阳极501到阴极502和从阳极501到阴极511提供保护。该实现方式的面积可以小于在使用两个分离的ESD保护装置的情况下的面积。替代地，阴极511可以耦接到阴极502，这可以增强ESD保护装置的总的电流能力。注意，额外的集电极504d可以是由于工艺要求导致的寄生的集电极或有意的集电极。附加的阳极510可以耦接到节点501或耦接到不同于节点501的节点。如果它耦接到不同的节点，则可以提供从阳极501到阴极502和从阳极510到阴极502的保护。该实现方式的面积可以小于在使用两个分离的ESD保护装置的情况下的面积。替代地，阳极510可以被耦接到阳极501，这可以增强ESD保护装置的总的电流能力。注意，额外的集电极503d可以是由于工艺要求导致的寄生的集电极或有意的集电极。在一些实施例中，附加的阳极和附加的阴极可以被看作包括附加的相应的集电极，附加的集电极可以被看作包括附加的相应的阳极和阴极，或者，附加的阳极和阴极可以被看作是附加的相应的集电极。
另外，在正常操作期间在节点510和/或节点511处的偏置信号可以影响在节点501和502之间的ESD保护装置500的触发和/或保持电压或者触发和/或保持电流。
图6A、图6B和图6C示出了包括附加的双极型晶体管的ESD保护装置600的附加实施例。可以增加第二NPN双极型晶体管612和/或第二PNP双极型晶体管613。如分别对于图5A、图5B和图5C所描述的，类似的操作适用于图6A、图6B和图6C。
注意，可以通过在发射极和/或基极处的附加的元件(在图中未示出)将附加的双极型晶体管612和双极型晶体管613耦接，以控制通过不同的双极型晶体管和双极型结/在不同的双极型晶体管和双极型结上的电流/电压分布。例如，ESD保护装置的一个实施例可以包括在发射极612a和发射极603a之间的附加的阱电阻。ESD保护装置的实施例的另一个例子可以包括在基极612b和基极603b之间的附加的阱电阻。应该认识到，可以使用在ESD保护装置的任何基极之间和任何发射极之间加入附加元件的类似的原则来控制电流/电压分布。此外，上述的附加的元件可以不限于阱电阻。可以使用任何可以影响电流/电压分布的元件。附加的元件的例子可以包括电阻器、二极管、MOS装置、电阻性连接、双极型晶体管等等。
可以将附加的电路与ESD保护电路的实施例串联耦接。例如，在图7A中，PNP双极型晶体管714耦接在阳极701和双极型晶体管703之间。如在图7A中示出的，基极714b可以耦接到集电极703c，集电极714c可以耦接到基极703b和/或发射极704a，发射极714a可以耦接到阳极701。如与之前的描述类似的，发射极714a可以包括阳极701，阳极701可以包括发射极714a，或者，阳极701可以是发射极714a。额外的电流可以被注入到双极型晶体管703的基极703b和发射极703a以及双极型晶体管704的基极704b和发射极704a。这可以影响发生反向击穿的电压。另外，可以影响漏电、保持电压/电流、和/或触发电流。附加的元件705可以耦接在基极704b/发射极703a与阴极702之间。此外，附加的元件715可以耦接在阳极701与基极714b/集电极703c之间。虽然图7A将附加的元件705和715示出为电阻器，但是元件704和715也可以被实现为：电阻性的连接、电感器、电容器、反向结、正向结、NMOS、PMOS、双极型晶体管，或其任意组合。可以使用任何可以影响节点处的漏电或电流将流过的电压的元件或元件的组合。
如图7B中的例子所示，NPN双极型晶体管716可以被耦接在阴极702和双极型晶体管704之间。额外的电流可以被注入到双极型晶体管703的基极703b和发射极703a以及双极型晶体管704的基极704b和发射极704a。这可以影响发生反向击穿的电压。另外，可以影响漏电、保持电压/电流、和/或触发电流。附加的元件706可以耦接在基极703b/发射极704a与阳极701之间。此外，附加的元件717可以耦接在阴极702与基极716b/集电极704c之间。虽然图7B将附加的元件706和717示出为电阻器，但是元件706和717也可以被实现为：电阻性的连接、电感器、电容器、反向结、正向结、NMOS、PMOS、双极型晶体管，或其任意组合。可以使用任何可以影响在节点处的漏电或电流将流过的电压的元件或元件的组合。
附加的双极型晶体管的数目可以扩充超过例如图7A和7B中示出的。图7C示出了包括PNP晶体管714和NPN晶体管716的ESD保护装置的示例性实施例。PNP晶体管714可以耦接在阳极701和双极型晶体管703之间。如图7C中所示，发射极714a可以耦接到阳极701，基极714b可以耦接到集电极703c，且集电极714c可以耦接到基极703b/发射极704a。NPN晶体管716可以耦接在阴极702和双极型晶体管704之间。如图7C中所示，发射极716a可以耦接到阴极702，基极716b可以耦接到集电极704c，集电极716c可以耦接到基极704b/发射极703a。如与之前描述类似的，本领域技术人员应该认识到，可以形成与图7C中显示的示例性实施例一致的ESD保护装置(对于被包括在本公开中的或与本公开的教导一致的ESD保护装置的任何实施例，也是类似的)，以使得可以使用更多或更少的阱、区域、结等等来实现ESD保护装置及其诸部分。例如，发射极714a可以作为阳极701，或者发射极714a可以是与阳极701分离并耦接到阳极701的区域。再如，可以使用单个区域作为集电极716c、基极704b、和发射极703a。
图7D示出了包括PNP晶体管735和NPN晶体管716的ESD保护装置的示例性实施例。PNP晶体管735可以耦接在阴极702和NPN晶体管716之间。如图7D所示，发射极735a可以耦接到基极716b/集电极704c，基极735b可以耦接到发射极716a，且集电极735c可以耦接到阴极702。注意，NPN晶体管716和PNP晶体管735形成与图1中示出的示例性ESD保护装置100类似的结构。再次，如与之前的描述类似的，尽管7D中的示例性的ESD保护装置的电路图的描述和图示将该ESD保护装置的元件描述为彼此耦接，但是本领域技术人员应该认识到，该装置的实现方式可以包括作为多个所示出的耦接在一起的元件的单个区域，作为第一元件的区域可以包括作为第二元件(该第二元件被示出为耦接到第一元件)的区域，单个元件可以通过多个区域来实现。
图7E-7J示出了包括附加的双极型晶体管的ESD保护装置的附加的实施例。贯穿在图7E-7J中示出的示例性实施例，可以将附加的晶体管增加到ESD保护装置的阳极和/或阴极侧，以使得双极型晶体管的类型，即NPN vs.PNP，对增加到ESD保护装置的每个相继的双极型晶体管切换。
图7E示出了ESD保护装置700的示例性实施例，其中可以将附加的双极型晶体管增加到ESD保护装置的阳极侧。图7E示出了将PNP晶体管714增加到阳极侧，但是，如上所述地，可以通过对每个相继的晶体管切换晶体管的类型，来增加附加的晶体管(未示出)。遵循该逻辑，可以将相继耦接的附加晶体管的链增加到图7E中示出的虚线区域中，使得每个附加的晶体管的类型切换，并且耦接到PNP晶体管714的该链的顶部的附加晶体管可以是NPN晶体管(未示出)，而耦接到NPN晶体管703的该链的底部的附加晶体管可以是PNP晶体管(未示出)。以这样的方式，在阳极701和阴极702之间的整个晶体管链中所包含的每个晶体管的类型对每个相继的晶体管切换类型。注意，在图7E中示出的示例性实施例中，PNP晶体管(诸如，PNP晶体管714)可以是整个链的顶部晶体管，并且PNP晶体管(诸如，PNP晶体管704)可以是整个链的底部晶体管。
图7F示出了ESD保护装置700的示例性实施例，其中可以将附加的双极型晶体管增加到ESD保护装置的阴极侧。图7F示出了将NPN晶体管716被增加到阴极侧，但是，如上所述，可以通过对每个相继的晶体管切换晶体管的类型，来增加附加的晶体管(未示出)。遵循此逻辑，可以将相继耦接的附加的晶体管链添加到图7F中示出的虚线区域中，以使得每个附加的晶体管的类型切换，并且耦接到PNP晶体管704的该链的顶端的附加的晶体管可以是NPN晶体管(未示出)，而耦接到NPN晶体管716的该链的底端的附加的晶体管可以是PNP晶体管(未示出)。以这样的方式，在阳极701和阴极702之间的整个晶体管链中所包含的每个晶体管的类型对每个相继的晶体管切换类型。注意，在图7F中示出的示例性实施例中，NPN晶体管(诸如，NPN晶体管703)可以是整个链的顶端的晶体管，而NPN晶体管(诸如，NPN晶体管716)可以是整个链的底端的晶体管。
图7G示出了ESD保护装置700的示例性实施例，其中可以将附加的双极型晶体管增加到ESD保护装置的阳极侧和阴极侧。图7G示出了将PNP晶体管714增加到阳极侧，但是，如上所述的，可以通过对每个相继的晶体管切换晶体管的类型来增加附加的晶体管(未示出)。图7G示出了将NPN晶体管716增加到阴极侧，但是，如上所述，可以通过对每个相继的晶体管切换晶体管的类型来增加附加的晶体管(未示出)。遵循该逻辑，如与对于图7E和7F中示出的实施例的描述类似地，可以将相继耦接的附加的晶体管链增加到图7G中示出的虚线区域中，以使得阳极701和阴极702之间的整个链中所包含的每个晶体管的类型对每个相继的晶体管切换类型。注意，在图7G中示出的示例性实施例中，PNP晶体管(诸如，PNP晶体管714)可以是整个链的顶部晶体管，而NPN晶体管(诸如，NPN晶体管716)可以是整个链的底部晶体管。
图7H示出了ESD保护装置700的另一个示例性实施例，其中可以将附加的双极型晶体管增加到ESD保护装置的阳极侧和阴极侧。在阳极701和阴极702之间的整个晶体管链的设置遵循与如上所述的同样的原则。注意，在图7H中示出的示例性实施例中，NPN晶体管(诸如，NPN晶体管737)可以是整个链的顶部晶体管，而NPN晶体管(诸如，NPN晶体管716)可以是整个链的底部晶体管。
图7I示出了ESD保护装置700的又一个示例性实施例，其中可以将附加的双极型晶体管增加到ESD保护装置的阳极侧和阴极侧。在阳极701和阴极702之间的整个晶体管链的设置遵循如上所述的同样的原则。注意，在图7I中示出的示例性实施例中，PNP晶体管(诸如，PNP晶体管714)可以是整个链的顶部晶体管，而PNP晶体管(诸如，PNP晶体管738)可以是整个链的底部晶体管。
图7J示出了ESD保护装置700又一个示例性实施例，其中可以将附加的双极型晶体管增加到ESD保护装置的阳极侧和阴极侧。在阳极701和阴极702之间的整晶体管链的设置遵循如上所述同样的原则。注意，在图7J中示出的示例性实施例中，诸如NPN晶体管737的NPN晶体管可以是整个链的顶部的晶体管，而诸如PNP晶体管738的PNP晶体管可以是整个链的底部的晶体管。
可以堆叠一个或多个的ESD保护装置以获得较高的箝位电压。图8显示了堆叠两个ESD保护装置的例子，但是注意，可以使用任何数量的装置。此外，图8示出了NPN晶体管803-1和NPN晶体管803-2，可以用相同类型的结来构造它们。图8还示出了PNP晶体管804-1和PNP晶体管804-2，可以用相同类型的结来构造它们。然而，利用至少一个不同类型的结形成晶体管也是可能的。此外，在一个堆叠内可以使用ESD保护装置的不同的实施例，诸如那些贯穿本公开示出和描述的。
图9和图10示出了在各自的结构中包括一些可能的额外的寄生装置的ESD保护装置的堆叠的实施例。包括在示例性的ESD保护装置中的双极型晶体管可以与衬底隔离。如此，图9中的示例性的寄生双极型晶体管919和918以及图10中的示例性的寄生双极型晶体管1020和1021可以由堆叠的ESD保护装置的区域和隔离结(一个或多个)形成和/或形成在堆叠的ESD保护装置的区域和隔离结(一个或多个)之间。
图11显示了类似于图9的ESD保护装置的实施例。如图所示，集电极1104c-l和集电极1103c-2可以耦接到两个外部的节点1102和1122而不是耦接在一起，类似于如图9中示出的。通过将集电极1104c-l和1103-2耦接到不同的节点，另外的实现方式是可能的。例如，可以将附加的装置耦接在节点1102和1122之间以提高箝位电压。在另一实例中，ESD保护装置1100可以在节点1101和1102之间以及在节点1122和1123之间提供ESD保护。另外，可以在节点1101和1123之间提供ESD保护，其对于域间保护可以是有用的。
可以用独立的双极型晶体管实现在图1到图11中示出的装置，以使得每个晶体管的每个发射极、基极和集电极是由其自己的单独的区域形成的，或者可以将它们合并到紧凑的结构中以共享例如NPN晶体管和PNP晶体管的基极-发射极结或者区域。图12到图19示出了用于实现ESD保护装置的不同的可能的布局。注意，图中示出的ESD保护电路是示例性的。落在总体公开的精神或者范围内的其它的实现方式是可能的，并且本领域技术人员能够认识到这些其他实现方式。
图12示出了ESD保护装置(诸如，在图1中示出的ESD保护装置100)的示例性的半导体结构1200的横截面。例如，可以由第一掺杂类型(例如N型掺杂)的高掺杂区1222形成集电极103c。可以在第二掺杂类型(例如P型掺杂)的低掺杂区1224内形成区域1222。可以由低掺杂区1224形成基极103b。可以由低掺杂区1224内的第一掺杂类型的低掺杂区1225形成发射极103a。低掺杂区1224也可以作为发射极104a，并且低掺杂区1225也可以作为基极104b。可以由低掺杂区1225中的第二掺杂类型的高掺杂区1223形成集电极104c。低掺杂区1224可以，或者可以不，完全围绕低掺杂区1225，以使得低掺杂区1225可以，或者可以不，完全地在低掺杂区1224内。低掺杂区1225可以，或者可以不，完全地围绕高掺杂区1223，以使得于高掺杂区1223可以，或者可以不，完全地在低掺杂区1225内。此外，低掺杂区1224可以，或者可以不，完全地围绕高掺杂区1222，以使得高掺杂区1222可以，或者可以不，完全地在低掺杂区1224内。第一和第二掺杂类型可以分别是n和p掺杂。在一些实施例中，区域1222可以另外作为阳极1201(类似于图1的阳极101)，而区域1223可以另外作为阴极1202(类似于图1的阴极102)。
图13显示了类似于在图12中示出的半导体结构1200的示例性的半导体结构1300的横截面。半导体结构1300进一步包括第一掺杂类型(例如，N型)的附加的低掺杂区1322b，其围绕第一掺杂类型的高掺杂区1322a。以这样的方式，可以在低掺杂区1322b中形成高掺杂区1322a。注意，低掺杂区1324可以，或者可以不，完全地围绕低掺杂区1322b，以使得低掺杂区1322b可以，或者可以不，完全地在低掺杂区1324内。还注意，低掺杂区1322b可以，或者可以不，完全地围绕高掺杂区1322a，以使得高掺杂区1322a可以，或者可以不，完全地在低掺杂区1322b内。虽然将低掺杂区1325和1322b示出为具有相同的深度，但这些区域的深度或者形状可以被不同地形成。
应该认识到，对示出的全部的图，每个单独的N或P类型的区域可以是多个N或者P区域的组合。
图14示出了类似于在图12中示出的半导体结构1200的示例性的半导体结构1400的横截面。半导体结构1400进一步包括第二掺杂类型(例如，P型)的附加的低掺杂区1424b，其围绕第一掺杂类型的高掺杂区1422。以这样的方式，可以在低掺杂区1424b中形成高掺杂区1422。注意，第二掺杂类型的低掺杂区1424a可以，或者可以不，完全地围绕低掺杂区1424b，以使得低掺杂区1424b可以，或者可以不，完全地在低掺杂区1424a内。还注意，低掺杂区1424b可以，或者可以不，完全地围绕高掺杂区1422，以使得高掺杂区1422可以，或者可以不，完全地在低掺杂区1424b内。虽然将低掺杂区1425和1424b示出为具有相同的深度，但这些区域的深度或者形状可以被不同地形成。
图15示出了ESD保护装置(诸如，图1中示出的ESD保护装置100)的另一个示例性的半导体结构1500的横截面。集电极103c可以由第一掺杂类型(例如N型)的高掺杂区1522形成。基极103b可以由第二掺杂类型(例如P型)的低掺杂区1524形成。低掺杂区1524可以围绕高掺杂区1522。发射极103a可以由围绕第二掺杂类型的低掺杂区1524的第一掺杂类型的低掺杂区1525形成。低掺杂区1524也可以作为发射极104a，低掺杂区1525也可以作为基极104b。集电极104c可以由低掺杂区1525内的第二掺杂类型的高掺杂区1523形成。注意，低掺杂区1525可以，或者可以不，完全地围绕低掺杂区1524，以使得低掺杂区1524可以，或者可以不，完全地在低掺杂区1525内。还注意，低掺杂区1525可以，或者可以不，完全地围绕高掺杂1523，以使得高掺杂区1523可以，或者可以不，完全地在低掺杂区1525内。还注意，低掺杂区1524可以，或者可以不，完全地围绕高掺杂区1522，以使得高掺杂区1522可以，或者可以不，完全地在低掺杂区1524内。第一和第二掺杂类型可以分别是n和p掺杂。在一些实施例中，区域1522可以另外作为阳极1501(类似于图1的阳极101)，区域1523可以另外作为阴极1502(类似于图1的阴极102)。
图16显示了类似于图15中示出的半导体结构1500的示例性的半导体结构1600的横截面。半导体结构1600进一步包括围绕高掺杂区1623的第一掺杂类型(例如，N型)的低掺杂区1625b。注意，低掺杂区1625a可以，或者可以不，完全地围绕低掺杂区1625b，以使得低掺杂区1625b可以，或者可以不，完全地在低掺杂区1625a内。还注意，低掺杂区1625b可以，或者可以不，完全地围绕高掺杂区1623，以使得高掺杂区1623可以，或者可以不，完全地在低掺杂区1625b内。虽然低掺杂区1624和1625b被示出为具有相同的深度，但这些区域的深度或者形状可以被不同地形成。
图17示出了类似于图15中示出的半导体结构1500的示例性的半导体结构1700的横截面。半导体结构1700进一步包括附加的第二掺杂类型(例如P型)的低掺杂区1723b，其围绕高掺杂区1723a。注意，低掺杂区1725可以，或者可以不，完全地围绕低掺杂区1723b，以使得低掺杂区1723b可以，或者可以不，完全地在低掺杂区1725内。还注意，低掺杂区1723b可以，或者可以不，完全地围绕高掺杂区1723a，以使得高掺杂区1723a可以，或者可以不，完全地在低掺杂区1723b内。虽然低掺杂区1724和1723b被示出为具有相同的深度，但这些区域的深度或者形状可以被不同地形成。
图18显示了ESD保护装置(诸如在图7A中示出的ESD保护装置700)的示例性的半导体结构1800的横截面。例如，图7A的集电极703c可以由第一掺杂类型(例如N型掺杂剂)的低掺杂区1822形成。区域1822可以在第二掺杂类型(例如P型掺杂剂)的低掺杂区1824内形成。图7A的基极703b可以由低掺杂区1824形成。图7A的发射极703a可以由低掺杂区1824内的第一掺杂类型的低掺杂区1825形成。低掺杂区1824也可以作为图7A的发射极704a，低掺杂区1825也可以作为图7A的基极704b。图7A的集电极704c可以由第一掺杂类型的低掺杂区1825内的第二掺杂类型的高掺杂区1823形成。图7A的发射极714a可以由低掺杂区1822内的第二掺杂类型的高掺杂区1826形成。低掺杂区1822也可以作为图7A的基极714b，低掺杂区1824也可以作为图7A的集电极714c。注意，低掺杂区1824可以，或者可以不，完全地围绕低掺杂区1825，以使得低掺杂区1825可以，或者可以不，完全地在低掺杂1824内。还注意，低掺杂区1825可以，或者可以不，完全地围绕高掺杂1523，以使得高掺杂区1823可以，或者可以不，完全地在低掺杂区1825内。还注意，低掺杂区1824可以，或者可以不，完全地围绕低掺杂区1822，以使得低掺杂区1822可以，或者可以不，完全地在低掺杂区1824内。还注意，低掺杂区1822可以，或者可以不，完全地围绕高掺杂区1826，以使得高掺杂区1826可以，或者可以不，完全地在低掺杂区1822内。第一和第二掺杂类型可以分别是n和p掺杂。在一些实施例中，区域1826可以另外作为阳极1801(类似于图7A的阳极701)，区域1823可以另外作为阴极1802(类似于图7A的阴极702)。
图19示出了ESD保护装置(诸如，在图7B中示出的ESD保护装置700)的示例性的半导体结构1900的横截面。图7B的集电极703c可以由第一掺杂类型(例如N型)的高掺杂区1922形成。第一掺杂类型的高掺杂区1922可以在第二掺杂类型(例如P型)的低掺杂区1924中形成。图7B的基极703b可以由低掺杂区1924形成。图7B的发射极703a可以是由围绕低掺杂区1924的第一掺杂类型的低掺杂区1925形成。低掺杂区1924也可以作为图7B的发射极704a，低掺杂区1925也可以作为图7B的基极704b。图7B的集电极704c可以由低掺杂区1925内的第二掺杂类型的低掺杂区1923形成。图7B的发射极716a可以由低掺杂区1923内的第二掺杂类型的高掺杂区1927形成。低掺杂区1923也可以作为图7B的基极716b，低掺杂区1924也可以作为图7B的集电极716c。注意，低掺杂区1924可以，或者可以不，完全地围绕高掺杂区1922，以使得高掺杂区1922可以，或者可以不，完全地在低掺杂区1924内。还注意，低掺杂区1925可以，或者可以不，完全地围绕低掺杂区1923，以使得低掺杂区1923可以，或者可以不，完全地在低掺杂区1925内。还注意，低掺杂区1925可以，或者可以不，完全地围绕低掺杂区1924，以使得低掺杂区1924可以，或者可以不，完全地在低掺杂区1925内。还注意，低掺杂区1923可以，或者可以不，完全地围绕高掺杂区1927，以使得高掺杂区1927可以，或者可以不，完全地在低掺杂区1923内。第一和第二掺杂类型可以分别是n和p掺杂。在一些实施例中，区域1922可以另外作为阳极1901(类似于图7B的阳极701)，区域1927可以另外作为阴极1902(类似于图7B的阴极702)。
图20示出了通过其可以实现在图7C到7J中示出的ESD保护装置的一般性的半导体结构的横截面。在区域2025中可以形成至少整数"n"个阱2036-1到2036-n。连接到阱2036-1的节点2001可以作为阳极，并且如此，区域2036-1可以作为阳极。在区域2025中可以形成至少整数"m"个阱2037-1到2037-m。连接到阱2037-1的节点2002可以作为阴极，并且如此，区域2037-m可以作为阴极。与之前对在图7C到7J中示出的ESD保护装置的示例性实施例的描述类似的，在晶体管链中的相继的晶体管应当具有相反的类型。如此，相继的阱2036-1到2036-n可以有相反的掺杂类型(n或者p掺杂)。同样地，相继的阱2037-1到2027-n可以有相反的掺杂类型。在图20中示出的每个阱或区域可以是高或低掺杂的。
如上面参考例如图2A、2B和2C所述的，可以添加附加的控制电路，诸如在图2C中示出的控制电路205和206。在根据本公开教导的ESD保护装置的任何实施例中，可以包括类似的控制电路。例如，可以将控制电路实现在图12到20的横截面中示出的半导体结构中。为了实现连接到基极的控制电路，可以将一或多个高掺杂区域增加到可以作为其连接到的该晶体管的基极的阱中。增加的作为控制电路(一个或多个)的阱(一个或多个)可以与它们在其中形成的阱的掺杂类型相同，即P型或者N型。形成控制电路的高掺杂区可以包括在基极阱中的与基极阱的掺杂类型一致的条带。替代地，可以将控制电路阱实现为例如在作为相应的晶体管基极的阱中的围绕阳极和/或阴极的环(当从上面看时)。
将ESD保护装置与衬底隔离可能是有用的。这样做可以防止不希望的寄生的形成，或者允许堆叠不同的装置。例如，图21和图22示出了将装置与衬底隔离的可能的方法。
图21示出了可以与ESD保护装置的任何实施例结合使用的隔离的第一例子的横截面。装置2128可以包括，例如，在图12到图20中示出的任何装置。环2129可以围绕装置2128形成。注意，图21是横截面图，因此环2129被示出成两个区域，但是当从上面看时其可以是单个环。也可以将埋层2130放置在至少环区域(一个或多个)2129和/或装置2128的一部分之下。这样的配置可以将装置2128与衬底2131隔离。区域2129和2130可以具有第一掺杂类型，例如N型，并且区域2131可以具有与第一掺杂类型相反的第二掺杂类型，例如P型。
图22示出了可以与ESD保护装置的任何实施例结合使用的隔离的第二例子的横截面。装置2228可以包括例如在图12到图20中示出的任何ESD保护装置。第一环2229可以围绕装置2228形成。注意，图22是横截面图，因此环2229被示出成两个区域，但是当从上面看时其额可以是单个环。也可以将第一埋层2230放置在至少区域(一个或多个)2229和/或装置2228的一部分之下。第二环2232可以在至少装置2228和第一环2229的一部分之间形成，且第二埋层2233可以在至少第一埋层2230和装置2228的一部分之间形成。这样的配置可以将装置2228与衬底2231隔离。区域2229和2230可以具有第一掺杂类型，例如N型，而区域2231、2233和2232可以具有第二掺杂类型，例如P型。
如上所述的隔离技术仅是两个例子，也可以实现本领域技术人员所知的其它技术。例如，在像绝缘体上硅(SOI)那样的工艺中，可以利用氧化层来实现隔离。
应该认识到，图中示出的相对的几何特征、尺寸和取向是示例性的。也可以实现所示出的区域与装置的其它的相对的几何特征、尺寸和取向，并且这些也在本公开的教导的范围之内。

Claims (27)

1.一种静电放电(ESD)保护装置，其耦接在第一节点和第二节点之间，所述ESD保护装置包括：
P掺杂类型的第一低掺杂区；
在第一低掺杂区内形成的N掺杂类型的第二低掺杂区；
在第一低掺杂区内形成的并且耦接到第一节点的N掺杂类型的第一高掺杂区；以及
在第二低掺杂区内形成的并且耦接到第二节点的P掺杂类型的第二高掺杂区；以及
其中，该ESD保护装置被配置为响应于ESD事件从第一节点到第二节点沉降电流。
2.如权利要求1所述的ESD保护装置，进一步包括：
在第一低掺杂区内形成的N掺杂类型的第三低掺杂区；
其中，所述第一高掺杂区形成在所述第三低掺杂区内。
3.如权利要求1所述的ESD保护装置，进一步包括：
在所述第一低掺杂区内形成的P掺杂类型的第三低掺杂区；
其中，所述第一高掺杂区形成在所述第三低掺杂区内。
4.如权利要求1所述的ESD保护装置，进一步包括：
耦接在所述第一高掺杂区和所述第一低掺杂区之间的偏置元件，其中该偏置元件被配置来对跨由所述第一高掺杂区和所述第一低掺杂区形成的反偏结的电压进行控制，所述偏置元件包括下列中的至少一个：电阻器、电阻性的连接、电感器、电容器、反向结、正向结、NMOS、PMOS和双极型晶体管。
5.如权利要求1所述的ESD保护装置，进一步包括：
耦接在所述第二高掺杂区和所述第二低掺杂区之间的偏置元件，其中所述偏置元件被配置来对跨由所述第二高掺杂区和所述第二低掺杂区形成的反偏结的电压进行控制，所述偏置元件包括下列中的至少一个：电阻器、电阻性的连接、电感器、电容器、反向结、正向结、NMOS、PMOS和双极型晶体管。
6.如权利要求1所述的ESD保护装置，进一步包括：
P掺杂类型的第三低掺杂区；以及
在所述第三低掺杂区内形成的N掺杂类型的第四低掺杂区；
其中所述第一低掺杂区形成在所述第四低掺杂区内。
7.一种静电放电(ESD)保护装置，其耦接在第一节点和第二节点之间，所述ESD保护装置包括：
N掺杂类型的第一低掺杂区；
在所述第一低掺杂区内形成的P掺杂类型的第二低掺杂区；
在所述第二低掺杂区内形成的并且耦接到第一节点的N掺杂类型的第一高掺杂区；以及
在所述第一低掺杂区内形成的并且耦接到第二节点的P掺杂类型的第二高掺杂区；
其中，该ESD保护装置被配置为响应于ESD事件从第一节点到第二节点沉降电流。
8.如权利要求7所述的ESD保护装置，进一步包括：
在所述第一低掺杂区内形成的N掺杂类型的第三低掺杂区；
其中所述第二高掺杂区形成在所述第三低掺杂区内。
9.如权利要求7所述的ESD保护装置，进一步包括：
在所述第一低掺杂区内形成的P掺杂类型的第三低掺杂区；
其中所述第二高掺杂区形成在所述第三低掺杂区内。
10.如权利要求7所述的ESD保护装置，进一步包括：
耦接在所述第一高掺杂区和所述第二低掺杂区之间的偏置元件，其中所述偏置元件被配置来对跨由所述第一高掺杂区和所述第二低掺杂区形成的反偏结的电压进行控制，所述偏置元件包括下列中的至少一个：电阻器、电阻性的连接、电感器、电容器、反向结、正向结、NMOS、PMOS和双极型晶体管。
11.如权利要求7所述的ESD保护装置，进一步包括：
耦接在所述第二高掺杂区和所述第一低掺杂区之间的偏置元件，所述偏置元件被配置来对跨由所述第二高掺杂区和所述第一低掺杂区形成的反偏结的电压进行控制，所述偏置元件包括下列中的至少一个：电阻器、电阻性的连接、电感器、电容器、反向结、正向结、NMOS、PMOS和双极型晶体管。
12.如权利要求1所述的ESD保护装置，进一步包括：
P掺杂类型的第三低掺杂区；
在所述第三低掺杂区内形成的N掺杂类型的第四低掺杂区；以及
在所述第四低掺杂区内形成的P掺杂类型的第五低掺杂区；
其中所述第一低掺杂区形成在所述第五低掺杂区内。
13.一种静电放电(ESD)保护装置，其耦接在第一节点和第二节点之间，所述ESD保护装置包括：
NPN晶体管，其包括第一集电极、第一发射极和第一基极；以及
PNP晶体管，其包括第二集电极、第二发射极和第二基极；
其中第一集电极被耦接到第一节点，第二集电极被耦接到第二节点，第一基极耦接到第二发射极，第一发射极被耦接到第二基极，并且该ESD保护装置被配置为响应于ESD事件从第一节点到第二节点沉降电流。
14.如权利要求13所述的ESD保护装置，进一步包括：
耦接在所述第一集电极和所述第一基极之间的偏置元件，其中所述偏置元件被配置来对跨由所述第一集电极和所述第二基极形成的反偏结的电压进行控制，所述偏置元件包括下列中的至少一个：电阻器、电阻性的连接、电感器、电容器、反向结、正向结、NMOS、PMOS和双极型晶体管。
15.如权利要求13所述的ESD保护装置，进一步包括：
耦接在所述第二基极和所述第二集电极之间的偏置元件，其中所述偏置元件被配置来对跨由所述第二基极和所述第二集电极形成的反偏结的电压进行控制，所述偏置元件包括下列中的至少一个：电阻器、电阻性的连接、电感器、电容器、反向结、正向结、NMOS、PMOS和双极型晶体管。
16.如权利要求13所述的ESD保护装置，进一步包括：
第一低掺杂区，其作为所述NPN晶体管的所述第一基极和所述PNP晶体管的所述第二发射极，其中所述第一低掺杂区被掺杂以P型掺杂剂；
第二低掺杂区，其作为所述NPN晶体管的所述第一发射极和所述PNP晶体管的所述第二基极，其中所述第二低掺杂区被掺杂以N型掺杂剂，并且所述第二低掺杂区形成在所述第一低掺杂区中；
第一高掺杂区，其作为所述NPN晶体管的所述第一集电极，其中所述第一高掺杂区被掺杂以N型的掺杂剂，所述第一高掺杂区形成在所述第一低掺杂区中，并且所述第一高掺杂区耦接到所述第一节点；以及
第二高掺杂区，其作为所述PNP晶体管的所述第二集电极，其中所述第二高掺杂区被掺杂以P型掺杂剂，所述第二高掺杂区形成在所述第二低掺杂区内，并且所述第二高掺杂区被耦接到所述第二节点。
17.如权利要求16所述的ESD保护装置，进一步包括：
被以N型掺杂剂掺杂的第三低掺杂区，其中所述第三低掺杂区形成在所述第一低掺杂区内，并且其中所述第一高掺杂区形成在所述第三低掺杂区内。
18.如权利要求16所述的ESD保护装置，进一步包括：
被以P型掺杂剂掺杂的第三低掺杂区，其中所述第三低掺杂区形成在所述第一低掺杂区内，并且其中所述第一高掺杂区形成在所述第三低掺杂区内。
19.如权利要求16所述的ESD保护装置，进一步包括：
被以P型掺杂剂掺杂的第三高掺杂区，其中所述第三高掺杂区形成在所述第一低掺杂区内，并且其中所述第一基极耦接到所述第三高掺杂区。
20.如权利要求16所述的ESD保护装置，进一步包括：
被以N型掺杂剂掺杂的第三高掺杂区，其中所述第三高掺杂区形成在所述第二低掺杂区内，并且其中所述第二基极耦接到所述第三高掺杂区。
21.如权利要求13所述的ESD保护装置，进一步包括：
耦接在所述第一节点和所述NPN晶体管之间的第二PNP晶体管，其包括第三集电极、第三发射极、和第三基极；
其中所述第三发射极被耦接到所述第一节点，所述第三基极被耦接到所述第一集电极，并且所述第三集电极被耦接到所述第一基极。
22.如权利要求21所述的ESD保护装置，进一步包括：
第一低掺杂区，其作为所述NPN晶体管的所述第一基极、所述PNP晶体管的所述第二发射极、和所述第二PNP晶体管的所述第三集电极，其中所述第一低掺杂区被掺杂以P型的掺杂剂；
第二低掺杂区，其作为所述NPN晶体管的所述第一发射极和所述PNP晶体管的所述第二基极，其中所述第二低掺杂区被掺杂以N型的掺杂剂，并且所述第二低掺杂区形成在所述第一低掺杂区中；
第三低掺杂区，其作为所述NPN晶体管的所述第一集电极和所述第二PNP晶体管的所述第三基极，其中所述第三低掺杂区被以N型的掺杂剂掺杂，并且所述第三低掺杂区形成在所述第一低掺杂区中；
第一高掺杂区，其作为所述PNP晶体管的所述第二集电极，其中第一高掺杂区被以P型的掺杂剂掺杂，所述第一高掺杂区形成在所述第二低掺杂区中，并且所述第一高掺杂区被耦接到所述第二节点；
第二高掺杂区，其作为所述第二PNP晶体管的第三发射极，其中所述第二高掺杂区被以P型掺杂剂掺杂，所述第二高掺杂区形成在所述第三低掺杂区中，并且所述第二高掺杂区被耦接到所述第一节点。
23.如权利要求13所述的ESD保护装置，进一步包括：
耦接在所述PNP晶体管和所述第二节点之间的第二NPN晶体管，其包括第三集电极、第三发射极和第三基极；
其中所述第三发射极被耦接到所述第二节点，所述第三基极被耦接到所述第二集电极，并且所述第三集电极被耦接到所述第二基极。
24.如权利要求23所述的ESD保护装置，进一步包括：
第一低掺杂区，其作为所述PNP晶体管的所述第二基极、所述NPN晶体管的所述第一发射极和所述第二NPN晶体管的所述第三集电极，其中所述第一低掺杂区被以N型的掺杂剂掺杂；
第二低掺杂区，其作为所述PNP晶体管的所述第二发射和所述NPN晶体管的所述第一基极，其中所述第二低掺杂区被以P型的掺杂剂掺杂，并且所述第二低掺杂区形成在所述第一低掺杂区中；
第三低掺杂区，其作为所述PNP晶体管的所述第二集电极和所述第二NPN晶体管的所述第三基极，其中所述第三低掺杂区被以P型的掺杂剂掺杂，并且所述第三低掺杂区形成在所述第一低掺杂区中；
第一高掺杂区，其作为所述第二NPN晶体管的所述第三发射极，其中第一高掺杂区被以N型的掺杂剂掺杂，所述第一高掺杂区形成在所述第三低掺杂区中，并且所述第一高掺杂区被耦接到所述第二节点；以及
第二高掺杂区，其作为所述NPN晶体管的第一集电极，其中所述第二高掺杂区被以N型掺杂剂掺杂，所述第二高掺杂区形成在所述第二低掺杂区中，并且所述第二高掺杂区被耦接到所述第一节点。
25.如权利要求13所述的ESD保护装置，进一步包括：
第一低掺杂区，其作为所述NPN晶体管的所述第一基极和所述PNP晶体管的所述第二发射极，其中所述第一低掺杂区被以P型的掺杂剂掺杂；
第二低掺杂区，其作为所述NPN晶体管的所述第一发射极和所述PNP晶体管的所述第二基极，其中所述第二低掺杂区被以N型的掺杂剂掺杂，所述第二低掺杂区形成在所述第一低掺杂区中；
所述第三低掺杂区，其作为所述NPN晶体管的所述第一集电极，其中所述第三低掺杂区被以N型的掺杂剂掺杂，所述第三低掺杂区形成在所述第一低掺杂区中；以及
第四低掺杂区，其作为所述PNP晶体管的所述第二集电极，其中所述第四低掺杂区被以P型的掺杂剂掺杂，所述第四低掺杂区形成在所述第二低掺杂区内。
26.如权利要求13所述的ESD保护装置，进一步包括：
第一低掺杂区，其作为所述NPN晶体管的所述第一集电极，其中所述第一低掺杂区被以N型的掺杂剂掺杂，
第二低掺杂区，其作为所述NPN晶体管的所述第一基极和所述PNP晶体管的所述第二发射极，其中所述第二低掺杂区被以P型的掺杂剂掺杂，所述第二低掺杂区在所述第一低掺杂区中形成；
第三低掺杂区，其作为所述NPN晶体管的所述第一发射极和所述PNP晶体管的所述第二基极，其中所述第三低掺杂区被以N型的掺杂剂掺杂，并且所述第三低掺杂区形成在所述第二低掺杂区中；以及
第四低掺杂区，其作为所述PNP晶体管的所述第二集电极，其中所述第四低掺杂区被以P型的掺杂剂掺杂，所述第四低掺杂区形成在所述第三低掺杂区中。
27.如权利要求13所述的ESD保护装置，进一步包括：
第一低掺杂区，其作为所述PNP晶体管的所述第二集电极，其中所述第一低掺杂区被以P型的掺杂剂掺杂；
第二低掺杂区，其作为所述PNP晶体管的所述第二基极和所述NPN晶体管的所述第一发射极，其中所述第二低掺杂区被以N型的掺杂剂掺杂，并且所述第二低掺杂区形成在所述第一低掺杂区中；
第三低掺杂区，其作为所述PNP晶体管的所述第二发射极和所述NPN晶体管的所述第一基极，其中所述第三低掺杂区被以P型的掺杂剂掺杂，并且所述第三低掺杂区形成在所述第二低掺杂区中；以及
第四低掺杂区，其作为所述NPN晶体管的所述第一集电极，其中所述第四低掺杂区被以N型的掺杂剂掺杂，并且所述第四低掺杂区形成在所述第三低掺杂区中。
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