CN108109959B - 基于bjt的集成电路抗静电转接板及其制备方法 - Google Patents
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Abstract
本发明涉及一种基于BJT的集成电路抗静电转接板及其制备方法，该制备方法包括：(a)选取衬底；(b)在所述衬底中制作BJT、TVS孔及隔离沟槽；(c)在所述TSV孔与所述BJT上表面制作金属互连线以使所述TSV孔与所述BJT相连接；(d)去除所述衬底底部部分材料，以在所述衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；(e)在所述TSV孔与所述BJT下表面制作凸点。本发明提供的基于BJT的集成电路抗静电转接板，通过在TSV转接板上加工BJT作为ESD防护器件，增强了层叠封装芯片的抗静电能力。
Description
技术领域
本发明涉及半导体器件设计及制造领域，特别涉及一种基于BJT的集成电路抗静电转接板及其制备方法。
背景技术
目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更多的功能，这种方法克服了原有集成度的限制，采用新兴技术硅片通孔(Through Silicon Vias，简称TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。
在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由静电释放(Electro-Static discharge，简称ESD)所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。然而不同芯片的的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的3D集成电路的抗静电能力成为半导体行业亟待解决的问题。
发明内容
为解决现有技术存在的技术缺陷和不足，本发明提出一种可以提高集成电路的抗静电能力的转接板及其制备方法。
在本发明的一个实施例中提供了一种基于双极结型晶体管(Bipolar JunctionTransistor，简称BJT)的集成电路抗静电转接板的制备方法。该制备方法包括：
(a)选取衬底；
(b)在所述衬底中制作BJT、TVS孔及隔离沟槽；
(c)在所述TSV孔与所述BJT上表面制作金属互连线以使所述TSV孔与所述BJT相连接；
(d)去除所述衬底底部部分材料，以在所述衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；
(e)在所述TSV孔与所述BJT下表面制作凸点。
在本发明的一个实施例中，所述衬底为N型硅基衬底。
在本发明的一个实施例中，步骤(b)包括：
(b11)采用光刻工艺，在所述衬底上制作第一待刻蚀区域；
(b12)采用干法刻蚀工艺，在所述第三待刻蚀区域刻蚀所述衬底，形成器件沟槽；
(b13)采用CVD工艺，在所述器件沟槽中淀积硅材料；
(b14)对所述硅材料进行掺杂以形成所述BJT的基区；
(b15)采用带胶离子注入工艺，在所述基区中第一指定区域进行P+离子注入以形成基区接触区；
(b16)采用带胶离子注入工艺，在所述基区中第二指定区域进行N+离子注入以形成所述BJT的发射区；
(b17)采用带胶离子注入工艺，在所述衬底中的基区下方进行N+离子注入以形成所述BJT的集电区。
在本发明的一个实施例中，步骤(b)还包括：
(b21)采用光刻工艺，在所述衬底上制作第二待刻蚀区域与第三待刻蚀区域；
(b22)采用深度反应离子刻蚀工艺，在所述第二待刻蚀区域与所述第三待刻蚀区域刻蚀所述衬底，分别形成所述TSV孔与所述隔离沟槽；
(b23)采用等离子增强化学气相淀积工艺，在所述TSV孔与隔离沟槽内壁淀积二氧化硅材料作为绝缘层；
(b24)采用湿法刻蚀工艺，选择性刻蚀所述氧化层以使所述TSV孔与所述隔离沟槽的内壁平整；
(b25)采用化学气相淀积工艺，在所述隔离沟槽中填充二氧化硅材料；
(b26)采用物理气相淀积工艺，在所述TSV孔中填充铜材料。
在本发明的一个实施例中，步骤(c)包括：
(c1)采用化学气相淀积工艺，在所述TSV孔与所述BJT上表面淀积钨材料作为第一插塞；
(c2)采用电化学镀铜工艺，在所述第一插塞表面生长铜材料作为金属互连线以使所述TSV孔与所述BJT相连接。
在本发明的一个实施例中，步骤(d)包括：
(d1)采用机械磨削工艺，对所述衬底进行减薄处理；
(d2)采用化学机械抛光工艺，对所述衬底底部进行平整化处理，以露出所述TSV孔、所述隔离沟槽及所述BJT。
在本发明的一个实施例中，步骤(e)包括：
(e1)采用化学气相淀积工艺，在所述TSV孔与所述BJT下表面淀积钨材料作为第二插塞；
(e2)采用电化学镀铜工艺，在述第二插塞表面生长铜材料作为凸点。
在本发明的另一个实施例中，提供了一种基于BJT的集成电路抗静电转接板，该转接板包括：衬底、TSV孔、隔离槽、BJT、插塞、金属互连线、凸点及钝化层；其中，所述转接板由上述任一项所述的方法制备形成。
与现有技术相比，本发明至少具有以下有益效果：
1、本发明提供的集成电路抗静电转接板的制备工艺，其工艺步骤简单，可行性高；
2、本发明提供的集成电路抗静电转接板，通过在TSV转接板上加工BJT作为ESD防护器件，增强了层叠封装芯片的抗静电能力；此外，上述BJT周围采用上下贯通的隔离沟槽，具有较小的漏电流和寄生电容。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例提供的一种基于BJT的集成电路抗静电转接板的制备方法流程图；
图2a-图2g为本发明实施例提供的一种基于BJT的集成电路抗静电转接板的制备方法示意图；
图3为本发明实施例提供的一种基于BJT的集成电路抗静电转接板的结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种基于BJT的集成电路抗静电转接板的制备方法流程图，该制备方法包括：
(a)选取衬底；
(b)在所述衬底中制作BJT、TVS孔及隔离沟槽；
(c)在所述TSV孔与所述BJT上表面制作金属互连线以使所述TSV孔与所述BJT相连接；
(d)去除所述衬底底部部分材料，以在所述衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；
(e)在所述TSV孔与所述BJT下表面制作凸点。
其中，所述衬底为N型硅基衬底。
步骤(b)可以包括：
(b11)采用光刻工艺，在所述衬底上制作第一待刻蚀区域；
(b12)采用干法刻蚀工艺，在所述第三待刻蚀区域刻蚀所述衬底，形成器件沟槽；
(b13)采用CVD工艺，在所述器件沟槽中淀积硅材料；
(b14)对所述硅材料进行掺杂以形成所述BJT的基区；
(b15)采用带胶离子注入工艺，在所述基区中第一指定区域进行P+离子注入以形成基区接触区；
(b16)采用带胶离子注入工艺，在所述基区中第二指定区域进行N+离子注入以形成所述BJT的发射区；
(b17)采用带胶离子注入工艺，在所述衬底中的基区下方进行N+离子注入以形成所述BJT的集电区。
步骤(b)还可以包括：
(b21)采用光刻工艺，在所述衬底上制作第二待刻蚀区域与第三待刻蚀区域；
(b22)采用深度反应离子刻蚀工艺，在所述第二待刻蚀区域与所述第三待刻蚀区域刻蚀所述衬底，分别形成所述TSV孔与所述隔离沟槽；
(b23)采用等离子增强化学气相淀积工艺，在所述TSV孔与隔离沟槽内壁淀积二氧化硅材料作为绝缘层；
(b24)采用湿法刻蚀工艺，选择性刻蚀所述氧化层以使所述TSV孔与所述隔离沟槽的内壁平整；
(b25)采用化学气相淀积工艺，在所述隔离沟槽中填充二氧化硅材料；
(b26)采用物理气相淀积工艺，在所述TSV孔中填充铜材料。
步骤(c)可以包括：
(c1)采用化学气相淀积工艺，在所述TSV孔与所述BJT上表面淀积钨材料作为第一插塞；
(c2)采用电化学镀铜工艺，在所述第一插塞表面生长铜材料作为金属互连线以使所述TSV孔与所述BJT相连接。
步骤(d)可以包括：
(d1)采用机械磨削工艺，对所述衬底进行减薄处理；
(d2)采用化学机械抛光工艺，对所述衬底底部进行平整化处理，以露出所述TSV孔、所述隔离沟槽及所述BJT。
步骤(e)可以包括：
(e1)采用化学气相淀积工艺，在所述TSV孔与所述BJT下表面淀积钨材料作为第二插塞；
(e3)采用电化学镀铜工艺，在述第二插塞表面生长铜材料作为凸点。
本实施例提供的基于BJT的集成电路抗静电转接板的制备方法，通过在TSV转接板上加工BJT作为ESD防护器件，增强了层叠封装芯片的抗静电能力；此外，该制备方法相对简单，可行性高。
实施例二
本实施例是在实施例一的基础上对本发明的实现方式进行说明。
具体的，请参见图2a～图2g，图2a～图2g为本发明实施例提供的一种基于BJT的集成电路抗静电转接板的制备方法示意图，该制备方法包括如下步骤：
S1、选取衬底201，如图2a所示。
其中，衬底201为N型硅基衬底，其掺杂浓度为1014～1017cm-3，厚度为450～550μm，此外，该衬底201晶向可以是(100)或者(110)或者(111)，此处不做任何限制。
S2、在所述衬底中第一指定区域制作BJT202；如图2b所示。具体的，S2可以包括如下步骤：
S21、采用光刻工艺，在所述衬底上制作第一待刻蚀区域；
S22、采用干法刻蚀工艺，在所述第三待刻蚀区域刻蚀所述衬底，形成器件沟槽；其中，器件沟槽的深度为80～120μm；
S23、在600℃～950℃温度下，采用低压化学气相淀积工艺，在器件沟槽中淀积硅材料，并对所述硅材料掺杂以形成所述BJT202的基区2021；其中，基区2021的掺杂杂质为硼，掺杂浓度为6×1017cm-3～1×1019cm-3，优选为5×1018cm-3；
S24、采用带胶离子注入工艺，在所述基区2021中第一指定区域进行P+离子注入以形成基区接触区2022；其中，基区接触区2022的掺杂杂质为硼，掺杂浓度为6×1020cm-3～3×1021cm-3，优选为1×1021cm-3；
S25、采用带胶离子注入工艺，在所述基区中第二指定区域进行N+离子注入以形成所述BJT的发射区2023；其中，发射区2023的掺杂杂质为磷，掺杂浓度为6×1020cm-3～3×1021cm-3，优选为1×1021cm-3；
S26、采用带胶离子注入工艺，在所述衬底中的基区下方进行N+离子注入以形成所述BJT的集电区2024；其中，集电区2024的掺杂杂质为磷，掺杂浓度为3×1018cm-3～5×1019cm-3，优选为1×1019cm-3。
S3、在所述衬底201中第二指定区域与第三指定区域分别制作TSV孔203与隔离沟槽204，如图2c所示。具体的，S3可以包括如下步骤：
S31、采用光刻工艺，在所述衬底上制作第二待刻蚀区域与第三待刻蚀区域；
S32、采用深度反应离子刻蚀工艺，在所述第二待刻蚀区域与所述第三待刻蚀区域刻蚀所述衬底，分别形成所述TSV孔203与所述隔离沟槽204；其中，所述TSV孔与所述隔离沟槽的深度为300～400μm；
S33、采用热氧化工艺，在所述TSV孔与所述隔离沟槽的内壁形成氧化层；采用湿法刻蚀工艺，选择性刻蚀所述氧化层以使所述TSV孔203与所述隔离沟槽204的内壁平整。通过该步骤，可以防止TSV孔侧壁突起形成电场集中区域。
S4、分别对所述隔离沟槽204与所述TSV孔203进行填充；如图2d所示。具体的，S4可以包括如下步骤：
S41、采用光刻工艺，在所述衬底201表面形成隔离沟槽填充区域；
S42、在690℃～710℃的温度下，采用化学气相淀积工艺，通过所述隔离沟槽填充区域在所述隔离沟槽内淀积二氧化硅材料以完成对所述隔离沟槽204的填充；其中，可以采用未掺杂的多晶硅材料替代二氧化硅材料；
S43、采用光刻工艺，在所述衬底表面形成TSV孔填充区域；
S44、采用物理气相淀积工艺，通过所述TSV孔填充区域在所述TSV孔203内淀积铜材料。
S5、在所述TSV孔203与所述BJT202上表面制作金属互连线205以使所述TSV孔203与所述BJT202相连接，如图2e所示。具体的，S5可以包括如下步骤：
S51、在所述TSV孔203与所述BJT202上表面淀积二氧化硅材料作为第一钝化层206，选择性刻蚀所述钝化层206，在所述TSV孔202与所述BJT204上表面形成第一插塞孔；在所述第一插塞孔中淀积钨材料作为第一插塞207；
S52、采用电化学镀铜工艺，在所述第一插塞207表面生长铜材料作为金属互连线以使所述TSV孔与所述BJT202相连接；其中，同时可利用金属互连线围绕成螺旋状而使其具有电感的特性以更好用于射频集成电路的静电防护。
S6、去除所述衬底201底部部分材料，以在所述衬底201底部露出所述TSV孔203、所述隔离沟槽204及所述BJT202；如图2f所示。具体的，S6、可以包括：
S61、采用机械磨削工艺，对所述衬底201下表面进行减薄处理；
S62、采用化学机械抛光工艺，对所述衬底201下表面进行平整化处理，以在所述衬底201底部露出所述TSV孔203、所述隔离沟槽204及所述BJT202。经该步骤处理过后，衬底201的厚度为300～400μm。
S7、在所述TSV孔203与所述BJT202下表面制作凸点208，如图2g所示。具体的，S7可以包括：
S71、在所述TSV孔203与所述BJT202下表面淀积二氧化硅材料作为第二钝化层209，选择性刻蚀所述第二钝化层209，在所述TSV孔203与所述BJT202下表面形成第二插塞孔；在所述第二插塞孔中淀积铜材料作为第二插塞210；
S72、在所述TSV孔203与所述BJT202下表面的第二插塞210上淀积铜材料作为凸点208。
需要说明的是，隔离沟槽是为了隔断BJT与转接板中其他结构的连接，故隔离沟槽可以制作为封闭结构(例如环状结构)并贯穿衬底材料，BJT位于该封闭结构内部。
本实施例提供的基于BJT的集成电路抗静电转接板的制备方法，通过在TSV转接板上制作BJT作为ESD防护器件，增强了集成电路的的抗静电能力；另外，上述BJT周围采用上下贯通的隔离沟槽，具有较小的漏电流和寄生电容。
实施例三
本实施例是以上述实施例所述的制备方法为基础，重点对基于BJT的集成电路抗静电转接板的结构进行描述。
请参照图3，图3为本发明实施例提供的一种基于BJT的集成电路抗静电转接板的结构示意图。该基于BJT的集成电路抗静电转接板采用上述实施例所述的制备方法制备形成。具体地，该转接板300包括：衬底301、TSV孔302、隔离槽303、BJT304、插塞305、金属互连线306、凸点307及钝化层308；其中，TSV孔302中填充铜材料，隔离槽303中填充二氧化硅材料。
本实施例提供的基于BJT的集成电路抗静电转接板，通过在转接板中制作BJT作为ESD防护器件，增强了集成电路的的抗静电能力；此外，通过在BJT周围设置上下贯通的隔离沟槽，可以减小转接板的漏电流和寄生电容。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (6)
1.一种基于BJT的集成电路抗静电转接板的制备方法，其特征在于，包括：
(a)选取衬底；
(b)在所述衬底中制作BJT、TSV孔及隔离沟槽，所述TSV孔与所述隔离沟槽的深度一致，步骤(b)包括：
(b11)采用光刻工艺，在所述衬底上制作第一待刻蚀区域；
(b12)采用干法刻蚀工艺，在所述第一待刻蚀区域刻蚀所述衬底，形成器件沟槽；
(b13)采用CVD工艺，在所述器件沟槽中淀积硅材料；
(b14)对所述硅材料进行掺杂以形成所述BJT的基区；
(b15)采用带胶离子注入工艺，在所述基区中第一指定区域进行P+离子注入以形成基区接触区；
(b16)采用带胶离子注入工艺，在所述基区中第二指定区域进行N+离子注入以形成所述BJT的发射区；
(b17)采用带胶离子注入工艺，在所述衬底中的基区下方进行N+离子注入以形成所述BJT的集电区；
(b21)采用光刻工艺，在所述衬底上制作第二待刻蚀区域与第三待刻蚀区域；
(b22)采用深度反应离子刻蚀工艺，在所述第二待刻蚀区域与所述第三待刻蚀区域刻蚀所述衬底，分别形成所述TSV孔与所述隔离沟槽；
(b23)采用等离子增强化学气相淀积工艺，在所述TSV孔与隔离沟槽内壁淀积二氧化硅材料作为绝缘层；
(b24)采用湿法刻蚀工艺，选择性刻蚀所述氧化层以使所述TSV孔与所述隔离沟槽的内壁平整；
(b25)采用化学气相淀积工艺，在所述隔离沟槽中填充二氧化硅材料；
(b26)采用物理气相淀积工艺，在所述TSV孔中填充铜材料；
(c)在所述TSV孔与所述BJT上表面制作金属互连线以使所述TSV孔与所述BJT相连接，其中，所述金属互连线围绕成螺旋状；
(d)去除所述衬底底部部分材料，以在所述衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；
(e)在所述TSV孔与所述BJT下表面制作凸点；
所述隔离沟槽内填充有SiO2，所述BJT周边被SiO2绝缘层包围，所述TSV孔内填充有铜材料。
2.根据权利要求1所述的制备方法，其特征在于，所述衬底为N型硅基衬底。
3.根据权利要求1所述的制备方法，其特征在于，步骤(c)包括：
(c1)采用化学气相淀积工艺，在所述TSV孔与所述BJT上表面淀积钨材料作为第一插塞；
(c2)采用电化学镀铜工艺，在所述第一插塞表面生长铜材料作为金属互连线以使所述TSV孔与所述BJT相连接。
4.根据权利要求1所述的制备方法，其特征在于，步骤(d)包括：
(d1)采用机械磨削工艺，对所述衬底进行减薄处理；
(d2)采用化学机械抛光工艺，对所述衬底底部进行平整化处理，以露出所述TSV孔、所述隔离沟槽及所述BJT。
5.根据权利要求4所述的制备方法，其特征在于，步骤(e)包括：
(e1)采用化学气相淀积工艺，在所述TSV孔与所述BJT下表面淀积钨材料作为第二插塞；
(e2)采用电化学镀铜工艺，在述第二插塞表面生长铜材料作为凸点。
6.一种基于BJT的集成电路抗静电转接板，其特征在于，包括衬底、TSV孔、隔离槽、BJT、插塞、金属互连线、凸点及钝化层；其中，所述集成电路抗静电转接板由权利要求1～5任一项所述的方法制备形成。
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