CN208655641U - 集成电路转接板 - Google Patents

Abstract

本实用新型涉及一种集成电路转接板，包括：硅基衬底101、第一TSV孔102、第二TSV孔103、第一隔离沟槽104、第二隔离沟槽105、第三隔离沟槽106、第一二极管107、第二二极管108、插塞109、金属互连线110、凸点111及隔离层112；所述第一TSV孔102、所述第一隔离沟槽104、所述第一二极管107、所述第二隔离沟槽105、所述第二TSV孔103、所述第三隔离沟槽106及所述第二二极管108沿横向依次间隔地设置于所述硅基衬底101中。本实用新型提供的集成电路转接板，增强了层叠封装芯片的抗静电能力。

Description

集成电路转接板

技术领域

本发明涉及半导体器件设计及制造领域，特别涉及一种集成电路转接板。

背景技术

目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更多的功能，这种方法克服了原有集成度的限制，采用新兴技术硅片通孔(Through SiliconVias，简称TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。

在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由静电释放(Electro-Static discharge，简称ESD)所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。然而不同芯片的的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的3D集成电路的抗静电能力成为半导体行业亟待解决的问题。

发明内容

为解决现有技术存在的技术缺陷和不足，本发明提出一种适用于集成电路抗静电的转接板。

本发明的一个实施例提供了一种集成电路转接板，包括：硅基衬底101、第一TSV孔102、第二TSV孔103、第一隔离沟槽104、第二隔离沟槽105、第三隔离沟槽106、第一二极管107、第二二极管108、插塞109、金属互连线110、凸点111及隔离层112；

所述第一TSV孔102、所述第一隔离沟槽104、所述第一二极管107、所述第二隔离沟槽105、所述第二TSV孔103、所述第三隔离沟槽106及所述第二二极管108沿横向依次间隔地设置于所述硅基衬底101中；

所述第一TSV孔102、所述第二TSV孔103、所述第一隔离沟槽104、所述第二隔离沟槽105及所述第三隔离沟槽106均沿纵向贯穿所述硅基衬底101；其中，所述第一TSV孔102与所述第二TSV孔103中填充多晶硅，所述第一隔离沟槽104、所述第二隔离沟槽105及所述第三隔离沟槽106中填充二氧化硅；

所述第一二极管107与所述第二二极管108的阳极设置于所述硅基衬底101上部，阴极设置于与所述硅基衬底101下部；

所述隔离层112设置于所述硅基衬底101上下表面；

所述插塞109设置于所述隔离层112中并分别位于所述多晶硅、所述第一二极管107及所述第二二极管108上下表面；

所述金属互连线110设置于所述隔离层112中并经所述插塞109使所述第一TSV孔102、所述第一二极管107、所述第二TSV孔103及所述第二二极管108串行连接，所述金属互连线110为铜；

所述凸点111设置于所述隔离层112中并经所述插塞109分别与所述第一TSV孔102的下端、所述第二TSV孔103的下端、所述第一二极管107的阴极及所述第二二极管108的阴极相连接。

与现有技术相比，本发明至少具有以下有益效果：

1、本发明提供的集成电路转接板，通过在TSV转接板上加工ESD防护器件——二极管，增强了层叠封装芯片的抗静电能力；

2、上述二极管周围采用上下贯通的隔离沟槽，具有较小的漏电流和寄生电容；

3、由于本发明所提出的工艺方法均可在现有的TSV工艺平台中实现，因此可以在不用追加任何资金和设备投入的情况下，增加TSV转接板的抗静电能力。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为本发明实施例提供的一种集成电路转接板的结构示意图；

图2a-图2i为本发明实施例提供的一种集成电路转接板的制备方法示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1为本发明实施例提供的一种集成电路转接板的结构示意图，该集成电路转接板100包括：硅基衬底101、第一TSV孔102、第二TSV孔103、第一隔离沟槽104、第二隔离沟槽105、第三隔离沟槽106、第一二极管107、第二二极管108、插塞109、金属互连线110、凸点111及隔离层112；

第一TSV孔102、第一隔离沟槽104、第一二极管107、第二隔离沟槽105、第二TSV孔103、第三隔离沟槽106及第二二极管108沿横向依次间隔地设置于硅基衬底101中；

第一TSV孔102、第二TSV孔103、第一隔离沟槽104、第二隔离沟槽105及第三隔离沟槽106均沿纵向贯穿硅基衬底101；其中，第一TSV孔102与第二TSV孔103中填充多晶硅，第一隔离沟槽104、第二隔离沟槽105及第三隔离沟槽106中填充二氧化硅；

第一二极管107与第二二极管108的阳极设置于硅基衬底101上部，阴极设置于与硅基衬底101下部；

隔离层112设置于硅基衬底101上下表面；

插塞109设置于隔离层112中并分别位于多晶硅、第一二极管107及第二二极管108上下表面；

金属互连线110设置于隔离层112中并经插塞109使第一TSV孔102、第一二极管107、第二TSV孔103及第二二极管108串行连接；

凸点111设置于隔离层112中并经插塞109分别与第一TSV孔102的下端、第二TSV孔103的下端、第一二极管107的阴极及第二二极管108的阴极相连接。

优选地，硅基衬底101的晶向为100或者110或者111，掺杂浓度为10¹⁴～10¹⁷cm^-3，厚度为450～550μm。

优选地，多晶硅的掺杂杂质为磷，掺杂浓度为2×10²¹cm^-3。

优选地，第一二极管107与第二二极管108的阳极掺杂杂质为硼，掺杂浓度优选5×10¹⁸cm^-3。

优选地，第一二极管107与第二二极管108的阴极掺杂杂质为磷，掺杂浓度优选5×10¹⁸cm^-3。

优选地，插塞109为钨。

优选地，金属互连线110为铜。

优选地，凸点111为铜。

优选地，隔离层112为二氧化硅。

本实施例提供的集成电路转接板，通过在TSV转接板上加工ESD防护器件——二极管(其中，二极管的数量可根据需要设定)，增强了层叠封装芯片的抗静电能力；另外，上述二极管周围采用上下贯通的隔离沟槽，具有较小的漏电流和寄生电容。

实施例二

请参照图2a-图2i，图2a-图2i为本发明实施例提供的一种集成电路转接板的制备方法示意图，该制备方法包括如下步骤：

第1步、选取硅基衬底201；硅基衬底201的晶向可以是(100)或者(110)或者(111)，此处不做任何限制，另外，硅基衬底201的掺杂类型可以为N型，也可以是为P型，掺杂浓度例如为10¹⁴～10¹⁷cm-3，厚度例如为450～550um。如图2a所示。

第2步、在1050～1100℃温度下,利用热氧化工艺在硅基衬底201上生长厚度为800～1000nm的二氧化硅层；利用光刻工艺，在二氧化硅层上制作第一待刻蚀区域、第二待刻蚀区域、第三待刻蚀区域、第四待刻蚀区域及第五待刻蚀区域；利用深度反应离子刻蚀工艺，在第一待刻蚀区域、第二待刻蚀区域、第三待刻蚀区域、第四待刻蚀区域及第五待刻蚀区域刻蚀硅基衬底，分别形成第一TSV孔202、第二TSV孔203、第一隔离沟槽204、第二隔离沟槽205及第三隔离沟槽206；利用化学机械抛光工艺去除二氧化硅层并对硅基衬底表面进行平坦化处理，如图2b所示。

第3步、利用热氧化工艺，在TSV孔与隔离沟槽以使盲孔的内壁形成氧化层；其中，热氧化温度为1050～1100℃，氧化层的厚度为200～300nm；利用湿法刻蚀工艺，选择性刻蚀氧化层以使TSV孔与隔离沟槽内壁平整，如图2c所示；该步骤的目的是为了防止每一个TSV孔侧壁的突起形成电场集中区域。

第4步、利用光刻工艺，在硅基衬底表面形成隔离沟槽填充区域；在690～710℃温度下，利用化学气相淀积工艺，通过隔离沟槽填充区域在隔离沟槽中淀积二氧化硅，如图2d所示。

第5步、利用光刻工艺，在硅基衬底表面形成TSV孔填充区域；在600～620℃温度下，利用化学气相淀积工艺，通过TSV孔填充区域在TSV孔中淀积多晶硅，并引入掺杂气体以对多晶硅进行原位掺杂；其中，多晶硅掺杂浓度优选为2×10²¹cm^-3，掺杂杂质优选磷，如图2e所示。

第6步、利用化学机械抛光工艺，对硅基衬底上表面进行平整化处理；利用光刻工艺，选择性刻蚀光刻胶，在硅基衬底上表面形成第一离子待注入区域与第二离子待注入区域；通过第一离子待注入区域与第二离子待注入区域向硅基衬底201掺入硼离子以在硅基衬底上部分别形成第一P区207与第二P区208；其中，第一P区207与第二P区208的掺杂浓度优选5×10¹⁸cm^-3，掺杂杂质优选硼，如图2f所示。

第7步、利用机械磨削工艺，去除硅基衬底下部部分材料；利用化学机械抛光工艺，对硅基衬底201下表面进行平整化处理，第一TSV孔202、第二TSV孔203、第一隔离沟槽204、第二隔离沟槽205及第三隔离沟槽206贯穿硅基衬底201；其中，剩余部分的硅基衬底201厚度优选为300μm～400μm，如图2g所示。

第8步、利用光刻工艺，选择性刻蚀光刻胶，在硅基衬底上表面形成第三离子待注入区域与第四离子待注入区域；通过第三离子待注入区域与第四离子待注入区域向硅基衬底201掺入磷离子以在硅基衬底201下部形成第一N区209与第二N区210，在950～1100℃温度下，对整个材料退火15～120s，以将所掺入杂质激活，N型区域掺杂浓度优选5×10¹⁸cm^-3，掺杂杂质优选磷；其中，第一P区207、第一N区209及其之间的硅基衬底形成第一二极管，第二P区208、第二N区210及其之间的硅基衬底形成第二二极管，如图2h所示。

第9步、在多晶硅、第一二极管及第二二极管的上下表面制作插塞211；在指定区域的插塞211表面制作金属互连线212以使第一TSV孔202、第一二极管、第二TSV孔203及第二二极管形成串行连接；在第一TSV孔202下方的插塞211表面及第二二极管阴极的插塞211表面制作凸点213，如图2i所示；其中，同时可利用金属互连线围绕成螺旋状而使其具有电感的特性以更好用于射频集成电路的静电防护。

需要说明的是，隔离沟槽是为了隔断二极管与转接板中其他结构的连接，故隔离沟槽可以制作为封闭结构(例如环状结构)并贯穿衬底材料，二极管位于该封闭结构内部。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (1)

1.一种集成电路转接板(100)，其特征在于，包括：硅基衬底(101)、第一TSV孔(102)、第二TSV孔(103)、第一隔离沟槽(104)、第二隔离沟槽(105)、第三隔离沟槽(106)、第一二极管(107)、第二二极管(108)、插塞(109)、金属互连线(110)、凸点(111)及隔离层(112)；

所述第一TSV孔(102)、所述第一隔离沟槽(104)、所述第一二极管(107)、所述第二隔离沟槽(105)、所述第二TSV孔(103)、所述第三隔离沟槽(106)及所述第二二极管(108)沿横向依次间隔地设置于所述硅基衬底(101)中；

所述第一TSV孔(102)、所述第二TSV孔(103)、所述第一隔离沟槽(104)、所述第二隔离沟槽(105)及所述第三隔离沟槽(106)均沿纵向贯穿所述硅基衬底(101)；其中，所述第一TSV孔(102)与所述第二TSV孔(103)中填充多晶硅，所述第一隔离沟槽(104)、所述第二隔离沟槽(105)及所述第三隔离沟槽(106)中填充二氧化硅；

所述第一二极管(107)与所述第二二极管(108)的阳极设置于所述硅基衬底(101)上部，阴极设置于与所述硅基衬底(101)下部；

所述隔离层(112)设置于所述硅基衬底(101)上下表面；

所述插塞(109)设置于所述隔离层(112)中并分别位于所述多晶硅、所述第一二极管(107)及所述第二二极管(108)上下表面；

所述金属互连线(110)设置于所述隔离层(112)中并经所述插塞(109)使所述第一TSV孔(102)、所述第一二极管(107)、所述第二TSV孔(103)及所述第二二极管(108)串行连接，其中，所述金属互连线(110)为铜；

所述凸点(111)设置于所述隔离层(112)中并经所述插塞(109)分别与所述第一TSV孔(102)的下端、所述第二TSV孔(103)的下端、所述第一二极管(107)的阴极及所述第二二极管(108)的阴极相连接；

所述硅基衬底(101)厚度为300μm～400μm。