CN208208757U - 集成电路抗静电转接板 - Google Patents

Abstract

本实用新型涉及一种集成电路抗静电转接板，包括：硅基衬底11、TSV孔12、隔离沟槽13、二极管14、插塞15、互连线16、凸点17及隔离层18；所述TSV孔12竖直贯穿于所述硅基衬底11且所述TSV孔12中填充多晶硅材料；所述隔离沟槽13竖直贯穿于所述硅基衬底11且所述隔离沟槽13中填充二氧化硅材料；所述二极管14设置于所述硅基衬底11内且与所述TSV孔12分别位于所述隔离沟槽13两侧；所述隔离层18分别设置于所述硅基衬底11相对的表面；所述插塞15分别设置于所述隔离层18中并位于所述多晶硅材料、所述二极管14表面。本实用新型提供的集成电路抗静电转接板，增强了层叠封装芯片的抗静电能力。

Description

集成电路抗静电转接板

技术领域

本实用新型涉及半导体器件设计及制造领域，特别涉及一种集成电路抗静电转接板。

背景技术

目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更多的功能，这种方法克服了原有集成度的限制，采用新兴技术硅片通孔(Through SiliconVias，简称TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。

在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由静电释放(Electro-Static discharge，简称ESD)所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。然而不同芯片的的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的3D集成电路的抗静电能力成为半导体行业亟待解决的问题。

实用新型内容

为解决现有技术存在的技术缺陷和不足，本实用新型提出一种适用于集成电路抗静电的转接板。

本实用新型的一个实施例提供了一种集成电路抗静电转接板，包括：硅基衬底11、TSV孔12、隔离沟槽13、二极管14、插塞15、互连线16、凸点17及隔离层18；

所述TSV孔(12)竖直贯穿于所述硅基衬底(11)且所述TSV孔(12)中填充多晶硅材料；

所述隔离沟槽(13)竖直贯穿于所述硅基衬底(11)且所述隔离沟槽(13)中填充二氧化硅材料；

所述二极管(14)设置于所述硅基衬底(11)内且与所述TSV孔(12)分别位于所述隔离沟槽(13)两侧；

所述隔离层(18)分别设置于所述硅基衬底(11)相对的表面；

所述插塞(15)分别设置于所述隔离层(18)中并位于所述多晶硅材料、所述二极管(14)表面；

所述互连线(16)设置于所述隔离层(18)中并经所述插塞(15)与所述多晶硅材料与所述二极管(14)的P区相连接；

所述凸点(17)分别设置于所述隔离层(18)中并经所述插塞(15)与所述多晶硅材料及所述二极管(14)的N区相连接。

在本实用新型的一个实施例中，所述互连线16为铜。

在本实用新型的一个实施例中，所述凸点17为铜。

在本实用新型的一个实施例中，所述隔离层18为二氧化硅。

与现有技术相比，本实用新型至少具有以下有益效果：

1、本实用新型提供的集成电路抗静电转接板，通过在TSV转接板上加

工ESD防护器件——二极管，增强了层叠封装芯片的抗静电能力；

2、上述二极管周围采用上下贯通的隔离沟槽，具有较小的漏电流和寄

生电容；

3、由于本实用新型所提出的工艺方法均可在现有的TSV工艺平台中实现，因此可以在不用追加任何资金和设备投入的情况下，增加TSV转接板的抗静电能力。

附图说明

下面将结合附图，对本实用新型的具体实施方式进行详细的说明。

图1为本实用新型实施例提供的一种集成电路抗静电转接板的结构示意图；

图2为本实用新型实施例提供的一种集成电路抗静电转接板的制备方法流程图；

图3a-图3h为本实用新型实施例提供的一种集成电路抗静电转接板的制备方法示意图。

具体实施方式

下面结合具体实施例对本实用新型做进一步详细的描述，但本实用新型的实施方式不限于此。

实施例一

请参见图1，图1为本实用新型实施例提供的一种集成电路抗静电转接板的结构示意图，该集成电路抗静电转接板10包括：硅基衬底11、TSV孔12、隔离沟槽13、二极管14的P区、二极管14的N区、插塞15、互连线16、凸点17及隔离层18；

所述TSV孔12竖直贯穿于所述硅基衬底11且所述TSV孔12中填充多晶硅材料；

所述隔离沟槽13竖直贯穿于所述硅基衬底11且所述隔离沟槽13中填充二氧化硅材料

所述二极管14设置于所述硅基衬底11内且与所述TSV孔12分别位于所述隔离沟槽13两侧；

所述隔离层18分别设置于所述硅基衬底11相对的表面；

所述插塞15分别设置于所述隔离层18中并位于所述多晶硅材料、所述二极管14表面；

所述互连线16设置于所述隔离层18中并经所述插塞15与所述多晶硅材料与所述二极管14的P区相连接；

所述凸点17分别设置于所述隔离层18中并经所述插塞15与所述多晶硅材料及所述二极管14的N区相连接。

优选地，所述硅基衬底11的晶向为100、110或者111，掺杂浓度为10¹⁴～10¹⁷cm^-3，厚度为450～550μm。

优选地，所述多晶硅材料的掺杂杂质为磷，掺杂浓度为2×10²¹cm^-3。

优选地，所述二极管14的P区的掺杂杂质为硼，掺杂浓度为5×10¹⁸cm^-3。

优选地，所述二极管14的N区的掺杂杂质为磷，掺杂浓度为5×10¹⁸cm^-3。

优选地，所述插塞15的材料为钨。

优选地，所述互连线16与所述凸点17的材料均为铜。

优选地，所述隔离层18的材料为二氧化硅。

本实施例提供的集成电路抗静电转接板，通过在TSV转接板上加工ESD防护器件——二极管，增强了层叠封装芯片的抗静电能力；另外，上述二极管周围采用上下贯通的隔离沟槽，具有较小的漏电流和寄生电容。

实施例二

请参照图2，图2为本实用新型实施例提供的一种集成电路抗静电转接板的制备方法流程图，本实施例在上述实施例的基础上重点对其制作工艺进行详细描述如下。

具体地，该制备方法可以包括：

(a)选取硅基衬底；

(b)在所述硅基衬底上制作TSV孔及隔离沟槽；

(c)利用SiO₂材料填充所述隔离沟槽；

(d)利用多晶硅材料填充所述TSV孔，并引入掺杂气体对所述多晶硅材料进行原位掺杂；

(e)在所述硅基衬底上部制作P区，其中，所述P区与所述TSV孔分别位于所述隔离沟槽两侧；

(f)去除所述硅基衬底底部部分材料，以使所述TSV孔与所述隔离沟槽贯穿所述硅基衬底；

(g)在所述硅基衬底下部制作N区，其中，所述N区位于所述P区下方，所述P区、所述N区及其之间的硅基衬底形成二极管；

(h)在所述硅基衬底上制作金属互连线以使所述多晶硅材料与所述二极管相连接，在所述多晶硅材料与所述N区底部制作铜凸点。

本实施例提供的集成电路转接板，通过在转接板上加工二极管，增强了层叠封装芯片的抗静电能力，解决了三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力的问题；同时，所形成的二极管器件周边均被SiO₂绝缘层包围，可有效减小有源区与衬底间的寄生电容。

实施例三

请参照图3a-图3h，图3a-图3h为本实用新型实施例提供的一种集成电路抗静电转接板的制备方法示意图，本实施例在上述实施例的基础上，以硅基衬底的晶向为(100)、掺杂类型为P型为例对本实用新型的抗静电转接板的制备工艺进行详细描述该制备方法包括如下步骤：

第1步、选取晶向为(100)的P型硅基衬底21；其掺杂浓度例如为10¹⁴～10¹⁷cm-3，厚度例如为450～550um。如图3a所示。

第2步、在1050～1100℃温度下，利用热氧化工艺在所述硅基衬底上生长厚度为800～1000nm的二氧化硅层；利用光刻工艺，在所述二氧化硅层上制作第一待刻蚀区域与第二待刻蚀区域；利用深度反应离子刻蚀工艺，在所述第一待刻蚀区域与所述第二待刻蚀区域刻蚀所述硅基衬底，分别形成所述TSV孔22与所述隔离沟槽23；利用化学机械抛光工艺去除二氧化硅层并对硅基衬底表面进行平坦化处理，如图3b所示。

第3步、利用热氧化工艺，在所述TSV孔与隔离沟槽以使盲孔的内壁形成氧化层；其中，热氧化温度为1050～1100℃，氧化层的厚度为200～300nm；利用湿法刻蚀工艺，选择性刻蚀所述氧化层以使所述TSV孔与所述隔离沟槽内壁平整；利用光刻工艺，在所述硅基衬底表面形成隔离沟槽填充区域；在690～710℃温度下，利用化学气相淀积工艺，在所述隔离沟槽填充区域淀积二氧化硅以对所述隔离沟槽进行填充，如图3c所示。

第4步、利用光刻工艺，在所述硅基衬底表面形成TSV孔填充区域；在600～620℃温度下，利用化学气相淀积工艺，在所述TSV孔填充区域淀积多晶硅材料以对所述TSV孔进行填充，并引入掺杂气体以对所述多晶硅材料进行原位掺杂；其中，多晶硅材料掺杂浓度优选为2×10²¹cm^-3，掺杂杂质优选磷，如图3d所示。

第5步、利用化学机械抛光工艺，对所述硅基衬底上表面进行平整化处理；利用光刻工艺，选择性刻蚀光刻胶，在所述硅基衬底上表面形成第一离子待注入区域；在所述第一离子待注入区域掺入硼离子以在所述硅基衬底上部形成所述P型区域24；其中，该P型区域24的掺杂浓度优选5×10¹⁸cm^-3，掺杂杂质优选硼，如图3e所示。

第6步、利用机械磨削工艺，去除所述硅基衬底下部部分材料；利用化学机械抛光工艺，对所述硅基衬底下表面进行平整化处理，使所述TSV孔22与所述隔离沟槽23贯穿所述硅基衬底；其中，剩余部分的硅基衬底厚度优选为300μm～400μm，如图3f所示。

第7步、利用光刻工艺，选择性刻蚀光刻胶，在所述硅基衬底上表面形成第二离子待注入区域；在所述第二离子待注入区域掺入磷离子以在所述硅基衬底下部形成所述N型区域25，在950～1100℃温度下，对整个材料退火15～120s，以将所掺入杂质激活；其中，N型区域掺杂浓度优选5×10¹⁸cm^-3，掺杂杂质优选磷，所述P型区域、所述N型区域及其之间的硅基衬底形成二极管，如图3g所示。

第8步、在所述多晶硅材料与所述二极管上下表面分别制作上插塞26与下插塞27；在所述上插塞26表面制作所述金属互连线以使所述多晶硅材料与所述二极管形成串行连接；在所述下插塞表面制作所述凸点28，如图3h所示；其中，同时可利用金属互连线围绕成螺旋状而使其具有电感的特性以更好用于射频集成电路的静电防护。

需要说明的是，隔离沟槽是为了隔断二极管与转接板中其他结构的连接，故隔离沟槽可以制作为封闭结构(例如环状结构)并贯穿衬底材料，二极管位于该封闭结构内部。

以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。

Claims (1)

1.一种集成电路抗静电转接板，其特征在于，包括：硅基衬底(11)、TSV孔(12)、隔离沟槽(13)、二极管(14)、插塞(15)、互连线(16)、凸点(17)及隔离层(18)；

所述TSV孔(12)竖直贯穿于所述硅基衬底(11)且所述TSV孔(12)中填充多晶硅材料；

所述隔离沟槽(13)竖直贯穿于所述硅基衬底(11)且所述隔离沟槽(13)中填充二氧化硅材料；

所述二极管(14)设置于所述硅基衬底(11)内且与所述TSV孔(12)分别位于所述隔离沟槽(13)两侧；

所述隔离层(18)分别设置于所述硅基衬底(11)相对的表面；

所述插塞(15)分别设置于所述隔离层(18)中并位于所述多晶硅材料、所述二极管(14)表面；

所述互连线(16)设置于所述隔离层(18)中并经所述插塞(15)与所述多晶硅材料与所述二极管(14)的P区相连接；

所述凸点(17)分别设置于所述隔离层(18)中并经所述插塞(15)与所述多晶硅材料及所述二极管(14)的N区相连接；

所述硅基衬底(11)的厚度为300μm～400μm。