CN101630680B - 半导体装置及其制作方法 - Google Patents
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Abstract
本发明提供一种半导体装置及其制作方法，该半导体装置包括：一基底；一绝缘埋层，形成于该基底内；至少一深沟渠绝缘结构，形成于该绝缘埋层上；以及一深沟渠接触结构，形成于所述这些深沟渠绝缘结构之间，且该深沟渠接触结构与于位于该绝缘埋层下的该基底电性连接。包含未掺杂的多晶硅的绝缘材料，其可缓冲由于外延层与包含氧化物的衬垫层彼此之间的晶格差异度大，而在接合界面处产生的应力，因此能够提升元件的稳定性及其功效。深沟渠接触结构可利用形成与元件电性连接的接触插塞的工艺予以形成，因此深沟渠接触结构可与接触插塞以相同的工艺同时形成，而不需要进行额外的工艺步骤，因此能达到降低成本的目的。
Description
技术领域
本发明是有关于一种半导体装置及其制造方法，特别是有关于深沟渠接触结构及深沟渠绝缘结构及其制造方法。
背景技术
于现今半导体技术中，为了达成单晶片系统(single-chipsystem)的操作，将控制器、存储器、低压操作的电路以及高压操作的功率元件高度整合至单一晶片上，其中功率元件的研发种类包含有垂直式双扩散金氧半晶体管(VDMOS)、绝缘栅极双载子晶体管(IGBT)、横向式功率晶体管(LDMOS)等几种，其研发目的在于提高电源转换效率来降低能源的损耗。由于在单一晶片上需同时提供高压晶体管元件以及低压CMOS电路元件，因此在工艺上需制作用以隔绝相邻的元件的隔离结构。
请参阅图1，其显示已知半导体元件的剖面图。一般可使用由介电材料所形成的深沟渠绝缘结构20隔离邻近的元件，因此能够个别的控制被隔离的元件的电源参数。但是深沟渠绝缘结构20容易产生寄生电容。另外，位于元件主动区与基底10之间的绝缘埋层30，也会产生寄生电容。当元件在一电压环境下操作时，会由于上述寄生电容产生充电而造成耦合效应，此效应在高压元件中尤其明显。电容耦合效应不但使得邻近元件的特性表现受到影响，甚至会通过基材程度不一的影响到其他电性相连的高低压元件。
随着半导体制造工艺的不断进步，集成电路的尺寸愈来愈小、电路愈来愈密，同时工作时钟(clock)愈来愈快，晶片内电路内的寄生电阻效应、寄生电容效应也就愈来愈严重，进而使频率无法再提升，此称为阻容延迟、阻容迟滞(RCDelay)，RCDelay不仅阻碍时钟成长，同时也会增加电路的无谓功耗。这些效应对电路的运作产生不同程度的影响，也引发对电路稳定性的疑虑，尤其在现今电路高速运行的时代，电路对这些干扰的容忍度也越来越低，更加深此问题的严重性。
因此有需要提供一种半导体装置及其形成方法，以克服先前技术的不足。
发明内容
为达上述、其它与本发明的目的，本发明提供一种半导体装置，包括：一基底；导体埋层，形成于所述基底中；一绝缘埋层，形成于所述导体埋层上；外延层，形成于所述绝缘埋层上；至少两个深沟渠绝缘结构，形成于所述绝缘埋层上，并位于所述外延层中；以及一深沟渠接触结构，形成于所述至少两个深沟渠绝缘结构之间，且所述深沟渠接触结构通过所述导体埋层与位于所述导体埋层下的所述基底电性连接；其中，所述的深沟渠绝缘结构包括衬垫层及绝缘材料，所述衬垫层形成于所述绝缘材料的底表面及侧壁上；所述的深沟渠接触结构包括障碍层及导电材料，所述障碍层位于所述的深沟渠接触结构所在的深沟渠的底部及侧壁上，所述导电材料填充在所述深沟渠中，所述绝缘材料包含未掺杂的多晶硅，所述深沟渠绝缘结构及绝缘材料上形成有一层间介电层；所述的深沟渠接触结构利用形成与元件电性连接的接触插塞的工艺形成；所述的深沟渠接触结构上端设有金属层。
本发明也提供一种半导体装置的制造方法，包括下列步骤：提供一基底，其具有一绝缘埋层、一导体埋层位于其中；于所述绝缘埋层上形成至少两个深沟渠绝缘结构；以及于所述至少两个深沟渠绝缘结构之间形成一深沟渠接触结构，其中所述深沟渠接触结构与位于所述绝缘埋层下的所述基底电性连接；其中，所述深沟渠绝缘结构的制造方法包括：于所述基底内形成一第一深沟渠以暴露所述绝缘埋层；于所述第一深沟渠的侧壁及底表面上形成一衬垫层；形成一绝缘材料，以填充所述第一深沟渠；所述深沟渠接触结构的制造方法包括：于所述至少两个深沟渠绝缘结构之间形成一第二深沟渠以暴露位于所述绝缘埋层下的部分深度的所述导体埋层，或暴露位于所述绝缘埋层下的所述导体埋层的上表面；于所述第二深沟渠的底部及侧壁上形成一阻障层；形成一导电材料，以填充所述第二深沟渠，其中，所述导体埋层形成于所述基底中，所述绝缘埋层形成于所述导体埋层上，外延层形成于所述绝缘埋层上，所述绝缘材料包含未掺杂的多晶硅，所述深沟渠绝缘结构及绝缘材料上形成有一层间介电层；所述的深沟渠接触结构利用形成与元件电性连接的接触插塞的工艺形成；所述的深沟渠接触结构上端设有金属层。
本发明的所揭露的半导体装置及其形成的方法中，包含未掺杂的多晶硅的绝缘材料，其可缓冲由于外延层与包含氧化物的衬垫层彼此之间的晶格差异度大，而在接合界面处产生的应力，因此能够提升元件的稳定性及其功效。深沟渠接触结构可利用形成与元件电性连接的接触插塞的工艺予以形成，因此深沟渠接触结构可与接触插塞以相同的工艺同时形成，而不需要进行额外的工艺步骤，因此能达到降低成本的目的。
附图说明
图1显示已知半导体元件的剖面图。
图2至图9显示根据本发明实施例的形成深沟渠绝缘结构及深沟渠接触结构的剖面图。
图10显示根据图2至图9的实施例的另一实施例其剖面图。
附图标号：
10～基底；30～绝缘埋层；20～深沟渠绝缘结构埋；100～基底；120～导体埋层；140～绝缘埋层；150～层间介电层；160～外延层；165～深沟渠；180～掩膜层；185～掩膜层；190～深沟渠；200～衬垫层；220～绝缘材料；260～深沟渠绝缘结构；300～阻障层；320～导电材料；330～金属层；360～深沟渠接触结构；360′～接触插塞。
具体实施方式
本发明的实施例提供一种半导体装置及其制造方法。有关各实施例的制造方式和使用方式如下所详述，并伴随图示加以说明。其中，图式和说明书中使用的相同的元件编号表示相同或类似的元件。而在图式中，为清楚和方便说明起见，有关实施例的形状和厚度或有不符实际的情形。而以下所描述的特别针对本发明的装置的各项元件或其整合加以说明，然而，值得注意的是，上述元件并不特别限定于所显示或描述者，而是可以本领域技术人员所得知的各种形式，此外，当一层材料层是位于另一材料层或基底之上时，其可以是直接位于其表面上或另外插入有其他中介层。
图2至图9显示根据本发明实施例的制作一种半导体装置的剖面图。请参考图2，提供一基底100，其上方可具有导体埋层120、绝缘埋层140，以及外延层160。基底100可包含硅或其它合适的半导体材料的基材。绝缘埋层140可包含如二氧化硅等的氧化物。导体埋层120的电阻可小于基底100的电阻。在其他实施例中，当基底的电阻够小时，导体埋层120可不存在(未显示于图中)。于外延层160上方形成一掩膜层180后，可将上述掩膜层180进行图案化，以露出待去除的外延层160的表面。掩膜层180包含氧化物、氮化物、氮氧化物，或一般光阻材料。
请参考图3，在形成图案化的掩膜层180于外延层160的上方后，可进行一刻蚀工艺将掩膜层180所暴露的外延层160去除，以形成一深沟渠165，其中所形成的深沟渠165暴露绝缘埋层140的上表面。在其他实施例中，可进行刻蚀工艺将掩膜层180所暴露的外延层160，及位于外延层160下方的部分的绝缘埋层140去除，以形成深沟渠165，其中所形成的深沟渠165暴露绝缘埋层140的上表面下方的部分(未显示于图中)。接着将掩膜层180移除。
请参考图4，在深沟渠165形成后，接着可在深沟渠165的侧壁及底表面上形成衬垫层200。衬垫层200亦可延伸至外延层160的表面上。衬垫层200可包含例如四乙氧基硅烷(tetraethoxysilane,TEOS)的氧化物。
请参考图5，在形成衬垫层200后，接着可形成一绝缘材料220以填充深沟渠165，且绝缘材料220可延伸至衬垫层200的表面上。于一较佳实施例中，绝缘材料220可包含例如未掺杂的多晶硅的绝缘物质。由于一般包含氧化物的衬垫层200与外延层160彼此之间的晶格差异度大，因此在其接合界面处容易产生应力，尤其在后续制造步骤中所进行的高温工艺，更可能增大晶格的差异性而造成结构上的缺陷。选择未掺杂的多晶硅作为绝缘材料220能够缓冲上述材料之间的应力问题，进而提升元件的稳定性及其功效。于其他实施例中，绝缘材料220可包含其他适合的绝缘物质。
请参考图6，接着可进行一回刻蚀(etchingback)工艺，或利用化学机械研磨工艺进行平坦化，以将形成于衬垫层200上的绝缘材料220予以移除并形成深沟渠绝缘结构260。
请参考图7，形成一层间介电层150于深沟渠绝缘结构260及绝缘材料220上。接着形成一掩膜层185后，可将上述掩膜层185进行图案化，以露出待去除的层间介电层150的表面。掩膜层185包含氧化物、氮化物、氮氧化物，或一般光阻材料。
请参考图8，在形成图案化的掩膜层185于层间介电层150上后，可进行一刻蚀工艺将掩膜层185所暴露的层间介电层150，以及位于层间介电层150下方的绝缘材料220、外延层160、绝缘埋层140及部分深度的导体埋层120予以去除，以在深沟渠绝缘结构260之间形成深沟渠190，其中所形成的深沟渠190暴露导体埋层120的上表面下方的部分。于另一实施例中，所进行的刻蚀工艺可将掩膜层185所暴露的层间介电层150，以及位于层间介电层150下方的绝缘材料220、外延层160及绝缘埋层140予以去除，以在深沟渠绝缘结构260之间形成深沟渠190，其中所形成的深沟渠190暴露导体埋层120的上表面(未显示于图中)。于其他实施例中，当导体埋层120不存在时，所形成的深沟渠190可暴露基底100的上表面，或基底100的上表面下方的部分(未显示于图中)。接着将掩膜层185移除。
请参考图9，于深沟渠190的底部及侧壁上形成一阻障层300后，可形成一导电材料320以填充深沟渠190，当导电材料320延伸至层间介电层150上时，可再进行一回刻蚀(etchingback)工艺，或利用化学机械研磨工艺进行平坦化，以将形成于层间介电层150上的导电材料320予以移除并形成深沟渠接触结构360。阻障层300可包含钛、氮化钛或其他适合的材料。导电材料320可包含钨或其他适合的导电物质。
图10显示根据上述图2至图9的实施例的另一实施例其剖面图。请参考图10，深沟渠绝缘结构260可用以隔离邻近的元件。深沟渠接触结构360可利用形成与元件电性连接的接触插塞360′的工艺予以形成，因此深沟渠接触结构360可与接触插塞360′以相同的工艺同时形成，而不需要进行额外的工艺步骤，因此能达到降低成本的目的。金属层330可形成于深沟渠接触结构360上。导体埋层120及深沟渠接触结构360可通过金属层330与外部电性连接。于其他实施例中，当导体埋层120不存在时，位于绝缘埋层下的基底100可通过深沟渠接触结构360及金属层330与外部电性连接(未显示于图中)。
由于导体埋层120(或基底100)及深沟渠接触结构360可通过金属层330与外部电性连接，因此当由于操作元件而于绝缘埋层140、深沟渠绝缘结构260，或与导体埋层120(或基底100)或深沟渠接触结构360邻近的外延层160内形成寄生电荷时，可将与导体埋层120(或基底100)及深沟渠接触结构360电性连接的外部电源接地，使寄生电荷能够通过分别与绝缘埋层140及深沟渠绝缘结构260或外延层160接近的导体埋层120(或基底100)及深沟渠接触结构360传导至外部，以避免因寄生电容所产生的噪声问题。导体埋层120(或基底100)的电压亦可经由深沟渠接触结构360由外部予以控制。
本发明的实施例所揭露的半导体装置及其形成的方法中，可于具有绝缘埋层及导体埋层于其中的基底内，形成至少两个深沟渠绝缘结构，并于深沟渠绝缘结构之间，形成与深沟渠绝缘结构邻近，并与导体埋层电性连接的深沟渠接触结构。深沟渠绝缘结构是利用在外延层内刻蚀出身深沟渠后，于深沟渠的底表面及侧壁上形成衬垫层，再以绝缘材料填充深沟渠予以形成。包含未掺杂的多晶硅的绝缘材料，其可缓冲由于外延层与包含氧化物的衬垫层彼此之间的晶格差异度大，而在接合界面处产生的应力，因此能够提升元件的稳定性及其功效。
形成于深沟渠绝缘结构之间，且与深沟渠绝缘结构邻近的深沟渠接触结构，其与导体埋层(或基底)可通过金属层与外部电性连接。因此，由于操作元件而于绝缘埋层或深沟渠绝缘结构中所形成的寄生电荷，其可经由深沟渠接触结构、导体埋层(或基底)传导至外部，以避免由于寄生电容所产生的噪声问题。导体埋层(或基底)的电压亦可经由深沟渠接触结构由外部予以控制。深沟渠接触结构可利用形成与元件电性连接的接触插塞的工艺予以形成，因此深沟渠接触结构可与接触插塞以相同的工艺同时形成，而不需要进行额外的工艺步骤，因此能达到降低成本的目的。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。
Claims (2)
1.一种半导体装置，其特征在于，所述半导体装置包括：
一基底；
导体埋层，形成于所述基底中；
一绝缘埋层，形成于所述导体埋层上；
外延层，形成于所述绝缘埋层上；
至少两个深沟渠绝缘结构，形成于所述绝缘埋层上，并位于所述外延层中；以及
一深沟渠接触结构，形成于所述至少两个深沟渠绝缘结构之间，且所述深沟渠接触结构通过所述导体埋层与位于所述导体埋层下的所述基底电性连接；
其中，所述的深沟渠绝缘结构包括衬垫层及绝缘材料，所述衬垫层形成于所述绝缘材料的底表面及侧壁上；所述的深沟渠接触结构包括障碍层及导电材料，所述障碍层位于所述的深沟渠接触结构所在的深沟渠的底部及侧壁上，所述导电材料填充在所述深沟渠中，所述绝缘材料包含未掺杂的多晶硅，所述深沟渠绝缘结构及绝缘材料上形成有一层间介电层；所述的深沟渠接触结构利用形成与元件电性连接的接触插塞的工艺形成；所述的深沟渠接触结构上端设有金属层。
2.一种半导体装置的制造方法，其特征在于，所述方法包括下列步骤：
提供一基底，其具有一绝缘埋层、一导体埋层位于其中；
于所述绝缘埋层上形成至少两个深沟渠绝缘结构；以及
于所述至少两个深沟渠绝缘结构之间形成一深沟渠接触结构，其中所述深沟渠接触结构与位于所述绝缘埋层下的所述基底电性连接；
其中，所述深沟渠绝缘结构的制造方法包括：于所述基底内形成一第一深沟渠以暴露所述绝缘埋层；于所述第一深沟渠的侧壁及底表面上形成一衬垫层；形成一绝缘材料，以填充所述第一深沟渠；
所述深沟渠接触结构的制造方法包括：于所述至少两个深沟渠绝缘结构之间形成一第二深沟渠以暴露位于所述绝缘埋层下的部分深度的所述导体埋层，或暴露位于所述绝缘埋层下的所述导体埋层的上表面；于所述第二深沟渠的底部及侧壁上形成一阻障层；形成一导电材料，以填充所述第二深沟渠；
其中，所述导体埋层形成于所述基底中，所述绝缘埋层形成于所述导体埋层上，外延层形成于所述绝缘埋层上，所述绝缘材料包含未掺杂的多晶硅，所述深沟渠绝缘结构及绝缘材料上形成有一层间介电层；所述的深沟渠接触结构利用形成与元件电性连接的接触插塞的工艺形成；所述的深沟渠接触结构上端设有金属层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200810131572.8A CN101630680B (zh) | 2008-07-17 | 2008-07-17 | 半导体装置及其制作方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200810131572.8A CN101630680B (zh) | 2008-07-17 | 2008-07-17 | 半导体装置及其制作方法 |
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|---|---|
| CN101630680A CN101630680A (zh) | 2010-01-20 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200810131572.8A Active CN101630680B (zh) | 2008-07-17 | 2008-07-17 | 半导体装置及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101630680B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102142392B (zh) * | 2010-01-28 | 2014-03-12 | 世界先进积体电路股份有限公司 | 半导体装置及其制作方法 |
| TWI566365B (zh) * | 2014-07-07 | 2017-01-11 | 旺宏電子股份有限公司 | 接觸結構及形成方法以及應用其之回路 |
| CN110364476B (zh) * | 2018-04-09 | 2022-03-22 | 无锡华润上华科技有限公司 | 一种半导体器件的制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1536642A (zh) * | 2003-04-10 | 2004-10-13 | 联华电子股份有限公司 | 制作钨插塞的方法 |
| US7256456B2 (en) * | 2002-12-20 | 2007-08-14 | Nec Electronics Corporation | SOI substrate and semiconductor integrated circuit device |
| US7262109B2 (en) * | 2005-08-03 | 2007-08-28 | Texas Instruments Incorporated | Integrated circuit having a transistor level top side wafer contact and a method of manufacture therefor |
-
2008
- 2008-07-17 CN CN200810131572.8A patent/CN101630680B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256456B2 (en) * | 2002-12-20 | 2007-08-14 | Nec Electronics Corporation | SOI substrate and semiconductor integrated circuit device |
| CN1536642A (zh) * | 2003-04-10 | 2004-10-13 | 联华电子股份有限公司 | 制作钨插塞的方法 |
| US7262109B2 (en) * | 2005-08-03 | 2007-08-28 | Texas Instruments Incorporated | Integrated circuit having a transistor level top side wafer contact and a method of manufacture therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101630680A (zh) | 2010-01-20 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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