CN107481929A - 一种半导体器件及其制造方法、电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供形成有P型掺杂体区和沟槽状栅极的半导体衬底，在其上形成图案化的掩膜层，仅露出位于沟槽状栅极之间且邻接沟槽状栅极的半导体衬底部分；以掩膜层为掩膜，去除部分未被掩膜层遮蔽的位于沟槽状栅极之间且邻接沟槽状栅极的半导体衬底，同时在半导体衬底上形成一凸起部分；去除掩膜层后，在半导体衬底上形成牺牲层；在所述凸起部分与沟槽状栅极之间的半导体衬底中形成N+型掺杂区；在N+型掺杂区之间的半导体衬底内形成第一P+型掺杂区；去除牺牲层，在半导体衬底上形成层间介质层。根据本发明，可以降低阈值电压并改善多个IGBT单元的阈值电压的均一性。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)，是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET的高输入阻抗和BJT的低导通压降两方面的优点。BJT饱和压降低，载流密度大，但驱动电流较大；MOSFET驱动功率很小，开关速度快，但导通压降大，载流密度小。IGBT综合了以上两种器件的优点，驱动功率小而饱和压降低，非常适合应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域。
采用现有工艺制备IGBT时，需要在衬底中形成环状沟槽，之后依次形成栅极介电层和栅极材料层以填充所述沟槽，再通过刻蚀去除位于沟槽之间的衬底上的栅极材料层以形成栅极，实施所述刻蚀之后，在栅极之间的衬底中形成N+注入区以构成源区。由于所述刻蚀过程造成对位于沟槽侧壁的栅极介电层的过蚀刻，因此，后续形成的N+注入区与邻接的栅极介电层的接触面积过小，导致阈值电压的升高。同时，由于所述刻蚀过程的不均一性，即所述刻蚀过程对于不同IGBT单元的栅极材料层的过蚀刻的不均一，进而造成阈值电压的不均一。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底中形成有P型掺杂体区和沟槽状栅极，所述沟槽状栅极包括自下而上层叠的栅极介电层和栅极材料层；在所述半导体衬底上形成图案化的掩膜层，仅露出位于所述沟槽状栅极之间且邻接所述沟槽状栅极的半导体衬底部分；以所述掩膜层为掩膜，去除部分未被所述掩膜层遮蔽的位于所述沟槽状栅极之间且邻接所述沟槽状栅极的半导体衬底，同时在所述半导体衬底上形成一凸起部分；去除所述掩膜层后，在所述半导体衬底上形成牺牲层；在所述凸起部分与所述沟槽状栅极之间的半导体衬底中形成N+型掺杂区；在所述N+型掺杂区之间的半导体衬底内形成第一P+型掺杂区；去除所述牺牲层，在所述半导体衬底上形成层间介质层，并在所述层间介质层中形成底部电连接所述N+型掺杂区和所述第一P+型掺杂区的接触塞。
在一个示例中，所述沟槽状栅极的深度大于所述P型掺杂体区的深度。
在一个示例中，所述半导体器件为绝缘栅双极型晶体管，所述沟槽状栅极在平面上为环形结构。
在一个示例中，所述掩膜层为单层结构或多层结构，具有单层结构的所述掩膜层为图案化的光刻胶层，具有多层结构的所述掩膜层包括自下而上层叠的图案化的先进图案化层、抗反射涂层和光刻胶层。
在一个示例中，去除部分未被所述掩膜层遮蔽的位于所述沟槽状栅极之间且邻接所述沟槽状栅极的半导体衬底的厚度为0.1微米-0.2微米。
在一个示例中，所述N+型掺杂区和所述第一P+型掺杂区的深度相同，均小于所述P型掺杂体区的深度。
在一个示例中，所述N+型掺杂区中的掺杂杂质包括磷、氮、砷、锑或铋，所述第一P+型掺杂区中的掺杂杂质包括硼、铝、镓、铟或铊。
在一个示例中，形成所述接触塞后，还包括：在所述半导体衬底的下部形成第二P+型掺杂区，以及在所述半导体衬底的下部表面上形成覆盖所述第二P+型掺杂区的金属层。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，可以增大N+型掺杂区与其邻接的沟槽状栅极的栅极介电层之间的接触面积，降低阈值电压并改善多个IGBT单元的阈值电压的均一性，同时，还可以增大底部电连接N+型掺杂区和第一P+型掺杂区的接触塞与第一P+型掺杂区之间的接触面积，减小接触电阻的阻值。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1D为根据现有技术依次实施的步骤所分别获得的器件的示意性剖面图；
图2A-图2E为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图；
图4为根据本发明示例性实施例三的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
参照图1A-图1D，其为根据现有技术依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，在半导体衬底100中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在隔离结构所限定的需要形成IGBT的半导体衬底100中形成有P型掺杂体区101，所述P型掺杂杂质可以为硼、铝、镓、铟、铊等。
通过光刻、刻蚀工艺在半导体衬底100中形成平面上为环形的沟槽，所述沟槽的深度不低于P型掺杂体区101的深度，所述沟槽的直径根据器件版图的设计需要而定。然后，在半导体衬底100上依次形成栅极介电层102和栅极材料层103，栅极介电层102形成于所述沟槽的侧壁和底部，栅极材料层103完全填充所述沟槽。
接着，如图1B所示，通过光刻、刻蚀工艺去除位于沟槽之间的半导体衬底100上的栅极材料层103和栅极介电层102，以形成沟槽状栅极。
接着，如图1C所示，在半导体衬底100上形成牺牲层104，例如氧化物层，覆盖如图1B所示的器件结构。然后，通过离子注入工艺在位于沟槽之间的半导体衬底100的上部形成N+型掺杂区105和第一P+型掺杂区106，其中，第一P+型掺杂区106位于N+型掺杂区105之间。N+型掺杂区105和第一P+型掺杂区106构成IGBT单元的源区，N+型掺杂区105和第一P+型掺杂区106的深度相同，均小于P型掺杂区101的深度。N+型掺杂区105中的掺杂杂质可以为磷、氮、砷、锑、铋等，第一P+型掺杂区106中的掺杂杂质可以为硼、铝、镓、铟、铊等。
接着，如图1D所示，通过刻蚀去除牺牲层104后，在半导体衬底100上形成层间介质层107。然后，通过光刻、刻蚀工艺在层间介质层107中形成底部电连接N+型掺杂区105和第一P+型掺杂区106的接触塞108。接下来，通过离子注入工艺在半导体衬底100的下部形成第二P+型掺杂区106’，以构成IGBT单元的漏区注入区，第二P+型掺杂区106’中的掺杂杂质可以为硼、铝、镓、铟、铊等。最后，在半导体衬底100的下部表面上形成覆盖第二P+型掺杂区106’的金属层109。
对于上述工艺过程而言，由于去除位于沟槽之间的半导体衬底100上的栅极材料层103和栅极介电层102时采用的刻蚀工艺对栅极介电层102存在过蚀刻，导致后续形成的N+型掺杂区105与其邻接的栅极介电层102之间的接触面积过小，阈值电压的升高。所述刻蚀过程具有不均一性，即所述刻蚀过程对于不同IGBT单元的栅极材料层的过蚀刻的程度不均一，进而造成阈值电压的不均一。此外，所述刻蚀过程还会在栅极材料层103的表面形成凹坑等缺陷。
为了解决上述问题，如图3所示，本发明提供了一种半导体器件的制造方法，该方法包括：
在步骤301中，提供半导体衬底，在半导体衬底中形成有P型掺杂体区和沟槽状栅极；
在步骤302中，在半导体衬底上形成图案化的掩膜层，仅露出位于沟槽状栅极之间且邻接沟槽状栅极的半导体衬底部分；
在步骤303中，以掩膜层为掩膜，去除部分未被掩膜层遮蔽的位于沟槽状栅极之间且邻接沟槽状栅极的半导体衬底，同时在半导体衬底上形成一凸起部分；
在步骤304中，去除掩膜层后，在半导体衬底上形成牺牲层；
在步骤305中，在所述凸起部分与沟槽状栅极之间的半导体衬底中形成N+型掺杂区；
在步骤306中，在N+型掺杂区之间的半导体衬底内形成第一P+型掺杂区；
在步骤307中，去除牺牲层，在半导体衬底上形成层间介质层，并在层间介质层中形成底部电连接N+型掺杂区和第一P+型掺杂区的接触塞。
根据本发明提出的半导体器件的制造方法，可以增大N+型掺杂区与其邻接的沟槽状栅极的栅极介电层之间的接触面积，降低阈值电压并改善多个IGBT单元的阈值电压的均一性，同时，还可以增大底部电连接N+型掺杂区和第一P+型掺杂区的接触塞与第一P+型掺杂区之间的接触面积，减小接触电阻的阻值。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[示例性实施例一]
参照图2A-图2E，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅等。在半导体衬底200中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。
在隔离结构所限定的需要形成IGBT的半导体衬底200中形成P型掺杂体区201，所述P型掺杂杂质可以为硼、铝、镓、铟、铊等，作为示例，采用依次实施的离子注入和退火工艺形成P型掺杂体区201。
接下来，通过光刻、刻蚀工艺在半导体衬底200中形成平面上为环形的沟槽，所述沟槽的深度大于P型掺杂体区201的深度，所述沟槽的直径根据器件版图的设计需要而定。
然后，在半导体衬底200上依次形成栅极介电层202和栅极材料层203，栅极介电层202形成于所述沟槽的侧壁和底部，栅极材料层203完全填充所述沟槽。
作为示例，栅极介电层202包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层203包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。
栅极介电层202和栅极材料层203的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
接着，如图2B所示，通过光刻、刻蚀工艺去除位于所述沟槽之间的半导体衬底200上的栅极材料层203和栅极介电层202，以形成沟槽状栅极。
作为示例，在半导体衬底200上形成图案化的掩膜层，仅露出需要通过刻蚀去除的栅极材料层203部分，所述掩膜层可以为单层结构或多层结构，具有单层结构的掩膜层为图案化的光刻胶层，具有多层结构的掩膜层可以包括自下而上层叠的图案化的先进图案化层、抗反射涂层和光刻胶层。而后，以所述掩膜层为掩膜，通过刻蚀工艺去除未被所述掩膜层遮蔽的位于两个沟槽之间的半导体衬底200上的栅极材料层203和栅极介电层202。最后，通过灰化工艺去除所述掩膜层。
接着，如图2C所示，在半导体衬底200上形成另一图案化的掩膜层210，仅露出位于两个沟槽状栅极之间且邻接所述沟槽状栅极的半导体衬底200部分。作为示例，掩膜层210可以为单层结构或多层结构，具有单层结构的掩膜层为图案化的光刻胶层，具有多层结构的掩膜层可以包括自下而上层叠的图案化的先进图案化层、抗反射涂层和光刻胶层，所述先进图案化层的材料可以为无定形碳等，所述抗反射涂层可以底部抗反射涂层等。
接下来，以掩膜层210为掩膜，通过刻蚀工艺去除部分未被掩膜层210遮蔽的位于两个沟槽状栅极之间且邻接所述沟槽状栅极的半导体衬底200，同时在半导体衬底200上形成一凸起部分，所去除的半导体衬底200部分的厚度为0.1微米-0.2微米。作为示例，所述刻蚀可以为反应离子蚀刻等。
接着，如图2D所示，通过灰化工艺去除掩膜层210后，在半导体衬底200上形成牺牲层204，以覆盖整个器件结构。作为示例，牺牲层204的材料为氧化物等，厚度为150埃-250埃，采用共形沉积工艺形成牺牲层204，以使牺牲层204具有良好的台阶覆盖特性。
接下来，通过离子注入工艺在位于沟槽状栅极之间的半导体衬底200中形成N+型掺杂区205和第一P+型掺杂区206，其中，第一P+型掺杂区206位于两个N+型掺杂区205之间，第一P+型掺杂区206形成于所述凸起部分中。N+型掺杂区205和第一P+型掺杂区206构成IGBT单元的源区，N+型掺杂区205和第一P+型掺杂区206的深度相同，均小于P型掺杂区201的深度。N+型掺杂区205中的掺杂杂质可以为磷、氮、砷、锑、铋等，第一P+型掺杂区206中的掺杂杂质可以为硼、铝、镓、铟、铊等。
接着，如图2E所示，通过刻蚀工艺去除牺牲层204后，在半导体衬底200上形成层间介质层207，以覆盖整个器件结构。作为示例，层间介质层207的材料优选具有低介电常数的材料，所述具有低介电常数的材料包括但不限于k值为2.5-2.9的硅酸盐化合物(HydrogenSilsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、以及化学气相沉积方法形成的多孔性二氧化硅等等。
层间介质层207的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等。
接下来，通过光刻、刻蚀工艺在层间介质层207中形成底部电连接N+型掺杂区205和第一P+型掺杂区206的接触塞208。作为示例，在层间介质层207上形成具有接触塞208图案的掩膜层，以该掩膜层为掩膜，蚀刻露出的层间介质层207，在层间介质层207中形成底部连通N+型掺杂区205和第一P+型掺杂区206的通孔，去除该掩膜层后，在所述通孔中填充金属层，以形成接触塞208。
接下来，通过离子注入工艺在半导体衬底200的下部形成第二P+型掺杂区206’，以构成IGBT单元的漏区注入区，第二P+型掺杂区206’中的掺杂杂质可以为硼、铝、镓、铟、铊等。最后，在半导体衬底200的下部表面上形成覆盖第二P+型掺杂区206’的金属层209。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制作方法的范围内。
与现有工艺相比，根据本发明提出的方法，可以增大N+型掺杂区205与其邻接的栅极介电层202之间的接触面积，降低阈值电压并改善多个IGBT单元的阈值电压的均一性，同时，还可以增大底部电连接N+型掺杂区205和第一P+型掺杂区206的接触塞208与第一P+型掺杂区206之间的接触面积，减小接触电阻的阻值。
[示例性实施例二]
首先，提供根据本发明示例性实施例一的方法实施的工艺步骤获得的半导体器件，如图2E所示，包括：半导体衬底200，在半导体衬底200中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。
在隔离结构所限定的需要形成IGBT的半导体衬底200中形成有P型掺杂体区201，所述P型掺杂杂质可以为硼、铝、镓、铟、铊等，作为示例，采用依次实施的离子注入和退火工艺形成P型掺杂体区201。
形成在半导体衬底200中的沟槽状栅极，所述沟槽状栅极的深度大于P型掺杂体区201的深度。对于一个IGBT单元而言，从半导体衬底200的上方看所述沟槽状栅极，所述沟槽状栅极呈平面上环形，所述沟槽状栅极的直径根据器件版图的设计需要而定。作为示例，所述沟槽状栅极包括自下而上层叠的栅极介电层202和栅极材料层203。
形成于位于所述沟槽状栅极之间的P型掺杂体区201中的N+型掺杂区205和第一P+型掺杂区206，其中，第一P+型掺杂区206位于两个N+型掺杂区205之间，第一P+型掺杂区206的深度大于N+型掺杂区205的深度。N+型掺杂区205和第一P+型掺杂区206构成IGBT单元的源区，N+型掺杂区205和第一P+型掺杂区206的深度相同，均小于P型掺杂区201的深度。N+型掺杂区205中的掺杂杂质可以为磷、氮、砷、锑、铋等，第一P+型掺杂区206中的掺杂杂质可以为硼、铝、镓、铟、铊等。
形成在半导体衬底200上的层间介质层207，在层间介质层207中形成有底部电连接N+型掺杂区205和第一P+型掺杂区206的接触塞208。
在半导体衬底200的下部形成有第二P+型掺杂区206’，以构成IGBT单元的漏区注入区，第二P+型掺杂区206’中的掺杂杂质可以为硼、铝、镓、铟、铊等。在半导体衬底200的下部表面上形成有覆盖第二P+型掺杂区206’的金属层209。
N+型掺杂区205与其邻接的所述沟槽状栅极中的栅极介电层202之间具有更大的接触面积，由此可以降低阈值电压并改善多个IGBT单元的阈值电压的均一性。底部电连接N+型掺杂区205和第一P+型掺杂区206的接触塞208与第一P+型掺杂区206之间也具有更大的接触面积，由此可以减小接触电阻的阻值。
然后，通过后续工艺完成整个半导体器件的制作，包括：形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。
[示例性实施例三]
本发明还提供一种电子装置，其包括根据本发明示例性实施例二的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。
其中，图4示出手机的示例。手机400的外部设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
所述电子装置的内部元件包括示例性实施例二所述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底中形成有P型掺杂体区和沟槽状栅极，所述沟槽状栅极包括自下而上层叠的栅极介电层和栅极材料层；
在所述半导体衬底上形成图案化的掩膜层，仅露出位于所述沟槽状栅极之间且邻接所述沟槽状栅极的半导体衬底部分；
以所述掩膜层为掩膜，去除部分未被所述掩膜层遮蔽的位于所述沟槽状栅极之间且邻接所述沟槽状栅极的半导体衬底，同时在所述半导体衬底上形成一凸起部分；
去除所述掩膜层后，在所述半导体衬底上形成牺牲层；
在所述凸起部分与所述沟槽状栅极之间的半导体衬底中形成N+型掺杂区；
在所述N+型掺杂区之间的半导体衬底内形成第一P+型掺杂区；
去除所述牺牲层，在所述半导体衬底上形成层间介质层，并在所述层间介质层中形成底部电连接所述N+型掺杂区和所述第一P+型掺杂区的接触塞。
2.根据权利要求1所述的方法，其特征在于，所述沟槽状栅极的深度大于所述P型掺杂体区的深度。
3.根据权利要求1所述的方法，其特征在于，所述半导体器件为绝缘栅双极型晶体管，所述沟槽状栅极在平面上为环形结构。
4.根据权利要求1所述的方法，其特征在于，所述掩膜层为单层结构或多层结构，具有单层结构的所述掩膜层为图案化的光刻胶层，具有多层结构的所述掩膜层包括自下而上层叠的图案化的先进图案化层、抗反射涂层和光刻胶层。
5.根据权利要求1所述的方法，其特征在于，去除部分未被所述掩膜层遮蔽的位于所述沟槽状栅极之间且邻接所述沟槽状栅极的半导体衬底的厚度为0.1微米-0.2微米。
6.根据权利要求1所述的方法，其特征在于，所述N+型掺杂区和所述第一P+型掺杂区的深度相同，均小于所述P型掺杂体区的深度。
7.根据权利要求1所述的方法，其特征在于，所述N+型掺杂区中的掺杂杂质包括磷、氮、砷、锑或铋，所述第一P+型掺杂区中的掺杂杂质包括硼、铝、镓、铟或铊。
8.根据权利要求1所述的方法，其特征在于，形成所述接触塞后，还包括：在所述半导体衬底的下部形成第二P+型掺杂区，以及在所述半导体衬底的下部表面上形成覆盖所述第二P+型掺杂区的金属层。
9.一种采用权利要求1-8之一所述的方法制造的半导体器件。
10.一种电子装置，其特征在于，所述电子装置包括权利要求9所述的半导体器件。
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