CN107919282A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：在第一纳米线和第二纳米线上形成功函数层；在半导体衬底上形成第一金属栅电极层；去除位于第一纳米线上的部分所述功函数层；在从所述第一金属栅电极层中露出的所述第一纳米线的侧壁上形成硬掩膜层；以所述硬掩膜层为掩膜，回蚀刻去除位于第一纳米线上的部分高度的所述功函数层以及部分第一金属栅电极层；在第一金属栅电极层形成第二金属栅电极层，以形成包围部分第一纳米线的第一金属栅极结构，其包括位于所述第一纳米线部分侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层上方的第二厚度的功函数层，所述第一厚度大于所述第二厚度。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。
相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能，平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出；同时又更加紧凑，提高了器件的集成度，因此在模拟电路(analog circuits)和静态存储器(SRSMs)中得到广泛应用。
随着CMOS技术的不断发展，无论是平面型MOSFET还是FinFET对短沟道效应的控制越来越困难，进而出现了周围栅极(gate all around，GAA)晶体管，周围栅极晶体管具有优异的静电控制能力，并可以使栅极长度(Lg)和阈值电压(Vth)显著缩小。
另外，典型的GAA晶体管通过栅极介电层和栅极电极层完整的包围半导体纳米线的沟道区，能够增强沿着长度方向的电荷载流子的控制能力，并且GAA晶体管还可以降低短沟道效应，因为沟道区被金属栅电极层所包围，可以使得源/漏区对沟道区电场的影响降低。
虽然GAA晶体管具有以上的多个优点，但是在互补金属氧化物半导体(CMOS)的制造工艺中实现这些特征和过程的制备工艺仍然面临诸多问题的挑战，例如，GAA晶体管很难有效的关闭，由于其高的导通电流(on-current)，从而降低了器件的性能。
因此，有必要提出一种半导体器件及其制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区，在所述第一晶体管区和第二晶体管区内的半导体衬底上分别形成有第一纳米线和第二纳米线，所述第一纳米线和所述第二纳米线垂直于所述半导体衬底的表面；
在所述第一纳米线和所述第二纳米线上形成功函数层，并延伸到所述半导体衬底上；
在所述半导体衬底上形成第一金属栅电极层，其中，所述第一金属栅电极层的顶面低于所述第一纳米线和所述第二纳米线的顶面；
去除位于第一纳米线上的部分所述功函数层，使所述第一纳米线上剩余的所述功函数层的顶面与所述第一金属栅电极层的顶面齐平；
在从所述第一金属栅电极层中露出的所述第一纳米线的侧壁上形成硬掩膜层，其中，位于所述第一纳米线侧壁上的所述硬掩膜层的厚度小于所述功函数层的厚度；
以所述硬掩膜层为掩膜，回蚀刻去除位于所述第一纳米线上的部分高度的所述功函数层以及所述第一纳米线外侧的部分所述第一金属栅电极层；
在所述第一金属栅电极层形成第二金属栅电极层，以形成包围部分所述第一纳米线的第一金属栅极结构，其中，所述第一金属栅极结构包括位于所述第一纳米线部分侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层上方的第二厚度的功函数层，所述第一厚度大于所述第二厚度。
进一步，在形成所述功函数层之前，还包括以下步骤：
在所述第一纳米线和所述第二纳米线底部分别形成源极；
在所述第一纳米线和所述第二纳米线外侧的所述半导体衬底上形成第一隔离层，所述第一隔离层的顶面低于所述第一纳米线和所述第二纳米线的顶面，用于限定所述源极的区域。
进一步，形成所述硬掩膜层的步骤包括：
在从所述第一金属栅电极层中露出的所述第一纳米线和所述第二纳米线上形成所述硬掩膜层，并延伸到所述第一金属栅电极层的表面上，其中，位于所述第二纳米线侧壁上的所述硬掩膜层形成于所述第二纳米线上的所述功函数层的外侧，并覆盖部分的所述第一金属栅电极层。
进一步，在回蚀刻去除位于所述第一纳米线上的部分高度的所述功函数层以及所述第一纳米线外侧的部分所述第一金属栅电极层的步骤中，还包括同时以位于所述第二纳米线侧壁上的所述硬掩膜层为掩膜，回蚀刻去除所述第二纳米线外侧的部分所述第一金属栅电极层的步骤。
进一步，形成所述第二金属栅电极层的步骤包括：
沉积形成第二金属栅电极层覆盖所述半导体衬底；
平坦化所述第二金属栅电极层，停止于所述第一纳米线和所述第二纳米线的顶面上；
回蚀刻部分所述第二金属栅电极层，以使所述第一纳米线和所述第二纳米线中预定用于形成漏极的部分从所述第二金属栅电极层中露出，并将所述第二纳米线侧壁上多余的功函数层去除，使所述第二纳米线侧壁上剩余的所述功函数层的顶面与所述第二金属栅电极层的顶面齐平。
进一步，去除位于第一纳米线上的部分所述功函数层的步骤包括：
形成图案化的第一光刻胶层，以覆盖所述第二晶体管区，暴露所述第一晶体管区；
以所述图案化的第一光刻胶层为掩膜，蚀刻去除暴露的位于第一纳米线上的所述功函数层；
去除所述图案化的第一光刻胶层。
进一步，在形成所述第二金属栅电极层之后，还包括以下步骤：
在所述半导体衬底上形成图案化的第二光刻胶层，所述图案化的第二光刻胶层中形成有开口，所述开口暴露所述第一晶体管区和所述第二晶体管区相邻的区域；
通过所述开口依次蚀刻所述第二金属栅电极层、第一金属栅电极层、功函数层，从而形成沟槽，并去除所述图案化的第二光刻胶层；
在所述沟槽中以及所述第二金属栅电极层和暴露的功函数层的表面上沉积形成第二隔离层，其中，所述第一纳米线和所述第二纳米线预定形成漏极的部分从所述第二隔离层中露出；
执行离子注入，以分别在所述第一纳米线和所述第二纳米线中形成漏极。
进一步，在形成所述功函数层之前，还包括步骤：在所述半导体衬底中形成隔离所述第一晶体管区和所述第二晶体管区的浅沟槽隔离结构，且之后形成的所述第二隔离层位于所述沟槽中的部分连接所述浅沟槽隔离结构。
进一步，在形成所述功函数层之前，还包括步骤：在所述第一纳米线和所述第二纳米线的底面和侧壁上形成栅极介电层，并延伸到所述半导体衬底上。
进一步，所述回蚀刻使用各向异性的干法蚀刻方法。
本发明实施例二提供一种半导体器件，包括：
半导体衬底，形成于半导体衬底上的第一晶体管，其中，所述第一晶体管包括：形成于所述半导体衬底上的第一纳米线，设置于所述第一纳米线底部的第一源极和设置于所述第一纳米线顶部的第一漏极，设置于所述第一源极和所述第一漏极之间的包围部分所述第一纳米线的第一金属栅极结构，所述第一金属栅极结构包括位于所述第一纳米线侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层上方的第二厚度的功函数层，以及位于所述第一厚度的功函数层外侧的第一金属栅电极层，位于所述第二厚度的功函数层外侧的第二金属栅电极层，其中，所述第一厚度大于所述第二厚度。
进一步，在所述半导体衬底上还形成有第二晶体管，所述第二晶体管包括：形成于所述半导体衬底上的第二纳米线，设置于所述第二纳米线底部的第二源极和设置于所述第二纳米线顶部的第二漏极，设置于所述第二源极和所述第二漏极之间的包围部分所述第二纳米线的第二金属栅极结构，所述第二金属栅极结构包括位于所述第二纳米线部分侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层外侧的第一金属栅电极层，以及位于所述第一金属栅电极层上的第二金属栅电极层。
进一步，在所述第一纳米线和所述第二纳米线外侧的所述半导体衬底上形成第一隔离层，所述第一隔离层的顶面低于所述第一纳米线和所述第二纳米线的顶面，用于限定所述第一源极和所述第二源极的区域。
进一步，在所述半导体衬底中形成有隔离所述第一晶体管和所述第二晶体管的浅沟槽隔离结构。
进一步，在所述浅沟槽隔离结构的上方相邻所述第一晶体管和所述第二晶体管之间还形成有第二隔离层，所述第二隔离层还进一步延伸到所述第二金属栅电极层的表面上。
进一步，在所述功函数层的下方，还形成有分别包围部分所述第一纳米线和部分所述第二纳米线的栅极介电层，所述栅极介电层进一步延伸到所述半导体衬底上。
本发明实施例三提供一种电子装置，其包括前述的半导体器件。
根据本发明的制造方法，在所述第一晶体管区形成第一金属栅极结构，所述第一金属栅极结构包括位于所述第一纳米线部分侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层上方的具有第二厚度的功函数层，所述第一厚度大于所述第二厚度，不同厚度的功函数层所对应的栅极部分功函数也会相应存在差异，因此能够抑制晶体管的关断电流(off current)，进而提高了器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1K示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图2示出了本发明的一实施例的一种半导体器件的制造方法的示意性流程图；
图3示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
鉴于现有技术中存在的问题，本发明提供一种半导体器件的制造方法，如图2所示，其主要包括以下步骤：
步骤S201，提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区，在所述第一晶体管区和第二晶体管区内的半导体衬底上分别形成有第一纳米线和第二纳米线，所述第一纳米线和所述第二纳米线垂直于所述半导体衬底的表面；
步骤S202，在所述第一纳米线和所述第二纳米线上形成功函数层，并延伸到所述半导体衬底上；
步骤S203，在所述半导体衬底上形成第一金属栅电极层，其中，所述第一金属栅电极层的顶面低于所述第一纳米线和所述第二纳米线的顶面；
步骤S204，去除位于第一纳米线上的部分所述功函数层，使所述第一纳米线上剩余的所述功函数层的顶面与所述第一金属栅电极层的顶面齐平；
步骤S205，在从所述第一金属栅电极层中露出的所述第一纳米线的侧壁上形成硬掩膜层，其中，位于所述第一纳米线侧壁上的所述硬掩膜层的厚度小于所述功函数层的厚度；
步骤S206，以所述硬掩膜层为掩膜，回蚀刻去除位于所述第一纳米线上的部分高度的所述功函数层以及所述第一纳米线外侧的部分所述第一金属栅电极层；
步骤S207，在所述第一金属栅电极层形成第二金属栅电极层，以形成包围部分所述第一纳米线的第一金属栅极结构，其中，所述第一金属栅极结构包括位于所述第一纳米线部分侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层上方的第二厚度的功函数层，所述第一厚度大于所述第二厚度。
根据本发明的制造方法，在所述第一晶体管区形成第一金属栅极结构，所述第一金属栅极结构包括位于所述第一纳米线部分侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层上方的具有第二厚度的功函数层，所述第一厚度大于所述第二厚度，不同厚度的功函数层所对应的栅极部分功函数也会相应存在差异，因此能够抑制晶体管的关断电流(off current)，进而提高了器件的性能和良率。
下面，参考图1A至图1K对本发明的半导体器件的制造方法的进行详细描述，其中，图1A至图1K示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。
具体地，首先，如图1A所示，提供半导体衬底100，所述半导体衬底100包括第一晶体管区11和第二晶体管区12，在所述第一晶体管区11和第二晶体管区12内的半导体衬底上分别形成有第一纳米线1021和第二纳米线1022，所述第一纳米线1021和所述第二纳米线1022垂直于所述半导体衬底100的表面。
具体地，半导体衬底100其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，半导体衬底1000内可以形成有各种阱区，根据具体的器件设计要求，可以为P型阱区或者N型阱区，其可以根据阱区的类型选择合适的掺杂剂，例如，可以使用P型或者N型掺杂剂进行掺杂，以形成P型阱区或者N型阱区，P型掺杂剂可以包括但不限于硼或BF2；N型掺杂剂可以包括但不限于磷或砷或者它们的组合。可以根据具体的器件的类型选择合适的阱区类型，例如N型GAA晶体管可以选择为P型阱区；P型GAA晶体管可以选择为N型阱区。
在一个示例中，在所述半导体衬底100中形成隔离所述第一晶体管区11和所述第二晶体管区12的浅沟槽隔离结构101，具体地，该浅沟槽隔离结构101形成于半导体衬底中用于隔离各个阱区。
在形成所述功函数层之前，还包括步骤：在所述半导体衬底中形成隔离所述第一晶体管区和所述第二晶体管区的浅沟槽隔离结构，且之后形成的所述第二隔离层位于所述沟槽中的部分连接所述浅沟槽隔离结构。
在所述第一晶体管区11和第二晶体管区12内的半导体衬底上分别形成有第一纳米线1021和第二纳米线1022，所述第一纳米线1021和所述第二纳米线1022垂直于所述半导体衬底100的表面。本实施例中，主要以每个GAA晶体管包括一个纳米线的结构对本发明的器件的制造方法做详细说明，但是GAA晶体管还可以包括多个纳米线结构。
在一个示例中，形成纳米线(第一纳米线1021和第二纳米线1022)和浅沟槽隔离结构101的方法包括以下步骤：
首先，在半导体衬底100的顶面上依次形成衬垫层和掩膜层。衬垫层可以是氧化硅层，可以使用化学气相沉积工艺或者热氧化工艺形成。衬垫层可以作为半导体衬底和掩膜层之间的粘结层，也可以用作蚀刻其上的掩膜层时的蚀刻停止层。在一个示例中，掩膜层可以为氮化硅，可以使用化学气相沉积工艺或等离子体增强化学气相沉积工艺形成，掩膜层可以用作随后的光刻工艺的硬掩膜。
之后，在掩膜层上形成图案化的光刻胶层，该光刻胶层包括开口，用于定义预定形成的浅沟槽隔离的位置和尺寸，具体地，可首先在掩膜层的表面旋涂光刻胶层，在进行曝光显影等步骤，形成图案化的光刻胶层；随后，以该图案化的光刻胶层为掩膜依次蚀刻掩膜层和衬垫层，以在掩膜层和衬垫层中形成开口，再去除光刻胶层；随后以掩膜层和衬垫层为掩膜，蚀刻开口中暴露出的部分半导体衬底，以在半导体衬底中形成浅沟槽，在所述浅沟槽中沉积形成隔离材料层，该隔离材料层填充满浅沟槽，并溢出到掩膜层的表面上，再对隔离材料层进行化学机械研磨，停止于掩膜层上，以形成浅沟槽隔离结构101，隔离材料层可以包括氧化物，例如氧化硅，也可包括诸如氮化硅、氮氧化硅等的介电材料。
接着，在形成浅沟槽隔离结构101之后，在掩膜层上再形成图案化的光刻胶层，该图案化的光刻胶层定义预定形成的纳米线的尺寸和位置，该纳米线包括第一纳米线1021和第二纳米线1022。首先，从图案化的光刻胶层中的开口中蚀刻掩膜层和衬垫层，以暴露下方的半导体衬底100；然后对露出的半导体衬底100进行蚀刻，以形成位于半导体衬底上的第一纳米线1021和第二纳米线1022；然后将光刻胶层去除。
其中，本实施中，第一纳米线1021和第二纳米线1022可以为垂直于半导体衬底100的近似圆柱形的形状，也可以为其他任意的形状例如横截面形状为椭圆形、矩形，以及任意的多边型的柱状结构。
在一个示例中，由离子注入工艺在第一纳米线1021和第二纳米线1022的底部分别形成源极1031和源极1032，该源极1031和源极1032并进一步延伸到第一纳米线1021和第二纳米线1022下方的半导体衬底100中。在一个示例中，还包括在源极1031和源极1032上形成金属硅化物的步骤。
当GAA晶体管为N型晶体管时，源极1031和源极1032区域中掺杂有N型掺杂剂(例如磷或砷)，当GAA晶体管为P型晶体管时，源极1031和源极1032区域中掺杂有P型掺杂剂(例如硼)。在一个示例中，离子注入后，还可进行退火处理步骤，以激活源极区中的掺杂剂，退火处理的工艺使用快速热退火(RTA)，或其他适合的退火方法。
随后，还包括步骤：在所述第一纳米线1021和所述第二纳米线1022外侧的所述半导体衬底100上形成第一隔离层104，所述第一隔离层104的顶面低于所述第一纳米线1021和所述第二纳米线1022的顶面，用于限定所述源极的区域。第一隔离层104从所述半导体衬底100的表面向上延伸第一高度，以完全包围第一纳米线1021和所述第二纳米线1022中的源极。
第一隔离层104可以用于使纳米线上的每一个晶体管的源极和栅极之间绝缘。
第一隔离层104可通过使用诸如氧化硅层、氮化硅层、或氮氧化硅层的无机绝缘层，诸如包含聚乙烯苯酚、聚酰亚胺、或硅氧烷等的层的绝缘层等来形成。此外，聚乙烯苯酚、聚酰亚胺、或硅氧烷可有效地通过微滴排放法、印刷术或旋涂法形成。硅氧烷根据其结构可被分类成二氧化硅玻璃、烷基硅氧烷聚合物、烷基倍半硅氧烷(alkylsilsesquioxane)聚合物、倍半硅氧烷氢化物(silsesquioxane hydride)聚合物、烷基倍半硅氧烷氢化物(alkylsilsesquioxane hydride)聚合物等。此外，第一隔离层104可用包括具有Si-N键的聚合物(聚硅氨烷)的材料形成。此外，可层叠这些膜以形成第一隔离层104。
形成第一隔离层104的过程包括沉积、平坦化以及回蚀刻的步骤，回蚀刻第一隔离层104至所述第一高度，在此过程中前述的浅沟槽中填充的部分隔离材料层也会同步被回蚀刻至第一高度，使浅沟槽隔离结构101的顶面和第一隔离层104的顶面齐平。
随后，继续如图1A所示，在第一纳米线1021和第二纳米线1022上形成栅极介电层105，并延伸到所述第一隔离层104和所述浅沟槽隔离结构101的表面上。
栅极介电层105可以为高k介电层，高k介电层的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成栅极介电层105。栅极介电层105的厚度范围可以为5至50埃。
随后，继续如图1A所示，在所述第一纳米线1021和所述第二纳米线1022上形成功函数层106，并延伸到所述半导体衬底100上。
具体地，在栅极介电层105上沉积形成功函数层106，在一个示例中，功函数层106为P型功函数材料层，其材料可以选择为但不限于TiN、TaC、MoN、TaN或者它们的组合或者其他适合的薄膜层。在另一个示例中，功函数层106可以为N型功函数材料层，其材料可以选择为但不限于可以选择为但不限于TaAlC、TaC、Ti、Al、TiAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成功函数层106。
功函数层106的厚度t1的范围可以为10埃至200埃，此数值范围仅作为示例。
随后，如图1B所示，在所述半导体衬底100上形成第一金属栅电极层1071，其中，所述第一金属栅电极层1071的顶面低于所述第一纳米线1021和所述第二纳米线1022的顶面。
在所述半导体衬底100上沉积形成第一金属栅电极层1071，以填充相邻纳米线之间的间隙并溢出到所述第一纳米线1021和所述第二纳米线1022的上方；随后，平坦化第一金属栅电极层1071，停止于所述功函数层106上；随后，回蚀刻去除部分所述第一金属栅电极层1071，以使所述第一金属栅电极层1071顶面低于所述第一纳米线1021和所述第二纳米线1022的顶面，且使第一金属栅电极层1071对准第一纳米线1021和第二纳米线1022中的沟道区，在本步骤中，回蚀刻的过程可以使用包括但不限于湿法蚀刻或者干法蚀刻或者它们的组合。干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
第一金属栅电极层1071的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成第一金属栅电极层1071。
在一个示例中，使用化学气相沉积工艺形成金属W作为第一金属栅电极层1071。其中，CVD工艺使用WF6作为反应气体，分解WF6沉积形成金属W。
接着，如图1C所示，形成图案化的第一光刻胶层108，以覆盖所述第二晶体管区12，暴露所述第一晶体管区11。
具体地，利用光刻工艺(包括涂覆光刻胶，以及曝光显影等过程)形成该图案化的第一光刻胶层108，进一步地，该第一光刻胶层108暴露位于第一晶体管区11内的第一金属栅极介电层1071之上的功函数层106。
随后，以所述图案化的第一光刻胶层108为掩膜，蚀刻去除暴露的位于第一纳米线1021上的所述功函数层106，露出部分所述栅极介电层105，使所述第一纳米线1021上剩余的所述功函数层106的顶面与所述第一金属栅电极层1071的顶面齐平。
具体地，可采用本领域技术人员熟知的任何适合的方法蚀刻去除暴露的位于第一纳米线1021上的所述功函数层106，包括但不限于湿法蚀刻或者干法蚀刻或者它们的组合，湿法蚀刻可以使用对功函数层具有高的蚀刻速率，而对于栅极介电层和金属栅极层具有低的蚀刻速率的方法，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
之后，去除所述图案化的第一光刻胶层。可以使用灰化的方法去除所述第一光刻胶层。
接着，如图1D所示，在从所述第一金属栅电极层1071中露出的所述第一纳米线1021和所述第二纳米线1022上形成所述硬掩膜层109，并延伸到所述第一金属栅电极层1071的表面上，其中，位于所述第一纳米线1021侧壁上的所述硬掩膜层109的厚度小于所述功函数层106的厚度，位于所述第二纳米线1022侧壁上的所述硬掩膜层109形成于所述第二纳米线1022上的所述功函数层106的外侧。
所述硬掩膜层109的材料包括氮化硅(SiN)、SiCN、SiC、SiOF、非晶碳(a-C)和SiON中的一种或几种，也可以为其他适合的材料。可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成硬掩膜层109。
硬掩膜层109的厚度可以根据实际的功函数层106的厚度来设定，只要使硬掩膜层109的厚度小于功函数层106的厚度的任意厚度范围均可适用于本发明，例如，其厚度可以为3埃至180埃。
如图1E所示，以位于所述第一纳米线1021和所述第二纳米线1022侧壁上的所述硬掩膜层109为掩膜，回蚀刻去除位于所述第一纳米线1021上的部分高度的所述功函数层106以及所述第一纳米线1021外侧的部分所述第一金属栅电极层1071，还包括同时回蚀刻去除所述第二晶体管区12内的部分高度的所述第一金属栅电极层1071的步骤。
具体地，可采用本领域技术人员熟知的任何适合的方法回蚀刻去除部分所述硬掩膜层109、功函数层106和第一金属栅电极层1071，例如利用各向异性的干法蚀刻方法，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。
干法蚀刻通常可以使用以下气体：Cl2、HBr、BCl3、Ar、NF3、N2、CHF3和C2H4等，Cl2作为主要的蚀刻气体。
该回蚀刻过程中首先去除了与半导体衬底表面平行的面上的硬掩膜层109，剩余位于第一纳米线1021和第二纳米线1022侧壁上的部分硬掩膜层109，其中，此时在第一晶体管区11中暴露出了部分的功函数层106，再以位于侧壁上的硬掩膜层109为掩膜，继续向下蚀刻去除部分高度的功函数层106和第一金属栅电极层1071，而第二晶体管区12内的硬掩膜层109覆盖的部分第一金属栅电极层1071未被蚀刻去除。
示例性地，本步骤中蚀刻去除的功函数层106的厚度可以根据实际的器件工艺进行适当的设定，该高度小于位于第一纳米线中的沟道区的长度。
随后，将剩余的硬掩膜层109全部去除，可根据具体的硬掩膜层109的材料选择合适的蚀刻方法去除该硬掩膜层109，包括但不限于干法蚀刻或者湿法蚀刻，例如，在硬掩膜层109为氮化硅时，可使用热的磷酸溶液湿法蚀刻去除硬掩膜层109，该蚀刻具有对硬掩膜层109高的蚀刻选择比。
接着，如图1G所示，在所述第一金属栅电极层1071上形成第二金属栅电极层1072，以形成包围部分所述第一纳米线1021的第一金属栅极结构，其中，所述第一金属栅极结构包括位于所述第一纳米线部分侧壁上的第一厚度t1的功函数层106，以及位于所述第一厚度的功函数层106上方的第二厚度t2的功函数层，所述第一厚度t1大于所述第二厚度t2。
其中，第一金属栅极结构包围第一纳米线1021的至少部分沟道区，或者全部的沟道区。
在一个示例中，形成第二金属栅电极层1072的过程包括以下步骤：
首先，如图1F所示，沉积形成第二金属栅电极层1072覆盖所述半导体衬底100，并溢出到第一纳米线1021和第二纳米线1022上。
第二金属栅电极层1072的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成第二金属栅电极层1072。
第二金属栅电极层1072可使用与第一金属栅电极层1071相同的材料，也可以使用与第一金属栅电极层1071不同的材料，例如第一金属栅电极层1071包括Al、第二金属栅电极层1072包括W，或者，第一金属栅电极层1071包括W、第二金属栅电极层1072包括Al。
接着，继续如图1F所示，平坦化所述第二金属栅电极层1072，停止于所述第一纳米线1021和所述第二纳米线1022的顶面上，具体地还可停止于栅极介电层105的表面上。
可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械研磨(CMP)方法。化学机械研磨方法更常用。
随后，如图1G所示，回蚀刻部分所述第二金属栅电极层1072，以使所述第一纳米线1021和所述第二纳米线1022中预定用于形成漏极的部分从所述第二金属栅电极层1072中露出，并且同时将所述第二纳米线1022侧壁上多余的功函数层106去除，使所述第二纳米线1022侧壁上剩余的所述功函数层106的顶面与所述第二金属栅电极层1072的顶面齐平。
在一个示例中，可首先形成图案化的光刻胶层覆盖第一晶体管区11，暴露第二晶体管区12，再通过蚀刻的方法将所述第二纳米线1022侧壁上多余的功函数层106去除，使所述第二纳米线1022侧壁上剩余的所述功函数层106的顶面与所述第二金属栅电极层1072的顶面齐平，该蚀刻的方法可以为任意适合的湿法蚀刻或者干法蚀刻或者两者的结合，该蚀刻具有对功函数层106高的蚀刻速率；接着，将光刻胶层去除；随后，再回蚀刻部分所述第二金属栅电极层1072，以使所述第一纳米线1021和所述第二纳米线1022中预定用于形成漏极的部分从所述第二金属栅电极层1072中露出。
在本发明的一具体实施例中，可以采用干法蚀刻执行回蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体蚀刻，蚀刻气体可以采用基于氧气(O2-based)的气体，干法蚀刻的蚀刻气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
通过以上步骤，在第一晶体管区11形成了第一金属栅极结构，在第二晶体管区12形成了第二金属栅极结构，其中，位于所述第一纳米线部分侧壁上的第一厚度t1的功函数层106，以及位于所述第一厚度的功函数层106上方的第二厚度t2的功函数层，所述第一厚度t1大于所述第二厚度t2，而第二金属栅极结构包括具有均一的第一厚度t1的功函数层。
而由于第一金属栅极结构包括第一栅极部分，其靠近源极区包括第一厚度t1的功函数层，以及第二栅极部分，其靠近漏极区包括第二厚度t2的功函数层，由于第一厚度大于第二厚度，因此第一栅极部分的功函数相应的大于第二部分的功函数，两部分栅极的功函数的差异使得电子从第一栅极部分到第二栅极部分的流速降低，在两部分栅极界面处的功函数感应电场还可以使得载流子速度降低，因此能够更有效的关闭GAA晶体管。
接着，如图1H所示，在所述半导体衬底100上形成图案化的第二光刻胶层110，所述图案化的第二光刻胶层110中形成有开口，所述开口暴露所述第一晶体管区11和所述第二晶体管区12相邻的区域。
利用光刻工艺(包括涂覆光刻胶，以及曝光显影等过程)形成该图案化的第二光刻胶层110。
通过所述开口依次蚀刻所述第二金属栅电极层1072、第一金属栅电极层1071、功函数层106和栅极介电层105，直到露出位于半导体衬底100中的浅沟槽隔离结构101，从而形成沟槽111，随后去除所述图案化的第二光刻胶层110，可以使用灰化的方法将第二光刻胶层110去除，如图1I所示。
在本发明的一具体实施例中，以所述图案化的第二光刻胶层110为掩膜，采用干法蚀刻工艺，在通入氯化硼和氯气的蚀刻条件下，对所述第二金属栅电极层1072、第一金属栅电极层1071、功函数层106和栅极介电层105进行蚀刻，反应室内压力可为5～20毫托(mTorr)；功率：300-800W；时间：5-15s；所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
接着，如图1J所示，在所述沟槽111中以及所述第二金属栅电极层1072和暴露的功函数层106的表面上沉积形成第二隔离层112，其中，所述第一纳米线1021和所述第二纳米线1022预定形成漏极的部分从所述第二隔离层112中露出。
第二隔离层112可通过使用诸如氧化硅层、氮化硅层、或氮氧化硅层的无机绝缘层，诸如包含聚乙烯苯酚、聚酰亚胺、或硅氧烷等的层的绝缘层等来形成。此外，聚乙烯苯酚、聚酰亚胺、或硅氧烷可有效地通过微滴排放法、印刷术或旋涂法形成。硅氧烷根据其结构可被分类成二氧化硅玻璃、烷基硅氧烷聚合物、烷基倍半硅氧烷(alkylsilsesquioxane)聚合物、倍半硅氧烷氢化物(silsesquioxane hydride)聚合物、烷基倍半硅氧烷氢化物(alkylsilsesquioxane hydride)聚合物等。此外，第二隔离层112可用包括具有Si-N键的聚合物(聚硅氨烷)的材料形成。此外，可层叠这些膜以形成第二隔离层112。
示例性地，第二隔离层112可以为使用原子层沉积方法形成的氧化硅层或氮化硅层或其他适合的材料，也可以使用其他的沉积方法，例如化学气相沉积或物理气相沉积等。
形成第二隔离层112的过程包括：沉积第二隔离层112、平坦化第二隔离层112至栅极介电层的表面上，再回蚀刻部分第二隔离层112，使所述第一纳米线1021和所述第二纳米线1022预定形成漏极的部分从所述第二隔离层112中露出。第二隔离层112用于隔离不同的晶体管，如第一晶体管和第二晶体管，以及隔离金属栅极结构和漏极，位于金属栅极结构表面上的第二隔离层112限定了沟道区的位置。
随后，还包括将露出的栅极介电层105以及第一纳米线1021和第二纳米线1022上的掩膜层和衬垫层去除的步骤。可以使用本领域技术人员熟知的任何适合的蚀刻方法实现对栅极介电层105、掩膜层和衬垫层的去除。
随后，如图1K所示，执行离子注入，以分别在所述第一纳米线1021和所述第二纳米线1022中形成漏极(未示出)。
当GAA晶体管为N型晶体管时，执行离子注入，在漏极区域中掺杂N型掺杂剂(例如磷或砷)，当GAA晶体管为P型晶体管时，执行离子注入，在漏极区域中掺杂P型掺杂剂(例如硼)。在一个示例中，离子注入后，还可进行退火处理步骤，以激活源极区中的掺杂剂，退火处理的工艺使用快速热退火(RTA)，或其他适合的退火方法。最终，在所述第一纳米线1021和所述第二纳米线1022的顶部形成漏极。
进一步地，还包括在所述露出的第一纳米线1021和所述第二纳米线1022上形成漏极接触(未示出)的步骤，该漏极接触可以为金属硅化物，金属硅化物的形成方法可以为：形成覆盖所述于半导体衬底表面溅镀金属层(图未示)，金属层其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料，然后进行快速升温退火(RTA)工艺，使金属层与纳米线中的漏极区域接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺(salicide)。
至此完成了对本发明的半导体器件的制造方法的主要步骤的介绍，对于完整的器件的制作还需其他的前序步骤、中间步骤或后续步骤，在此不再一一赘述。
根据本发明的制造方法，在所述第一晶体管区形成第一金属栅极结构，所述第一金属栅极结构包括位于所述第一纳米线部分侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层上方的具有第二厚度的功函数层，所述第一厚度大于所述第二厚度，不同厚度的功函数层所对应的栅极部分功函数也会相应存在差异，因此能够抑制晶体管的关断电流(off-current)，进而提高了器件的性能和良率。
实施例二
本发明还提供一种使用前述实施例一中方法制备获得的半导体器件，示例性地，该半导体器件为GAA晶体管。
具体地，如图1F所示，本发明的半导体器件包括半导体衬底100，形成于半导体衬底上的第一晶体管和第二晶体管。
具体地，半导体衬底100其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，半导体衬底1000内可以形成有各种阱区，根据具体的器件设计要求，可以为P型阱区或者N型阱区，其可以根据阱区的类型选择合适的掺杂剂，例如，可以使用P型或者N型掺杂剂进行掺杂，以形成P型阱区或者N型阱区，P型掺杂剂可以包括但不限于硼或BF2；N型掺杂剂可以包括但不限于磷或砷或者它们的组合。可以根据具体的器件的类型选择合适的阱区类型，例如N型GAA晶体管可以选择为P型阱区；P型GAA晶体管可以选择为N型阱区。
在一个示例中，在所述半导体衬底100中形成隔离所述第一晶体管和所述第二晶体管的浅沟槽隔离结构101，具体地，该浅沟槽隔离结构101形成于半导体衬底中用于隔离各个阱区。该浅沟槽隔离结构101包括隔离材料层，隔离材料层可以包括氧化物，例如氧化硅，也可包括诸如氮化硅、氮氧化硅等的介电材料。
在所述第一晶体管和第二晶体管内的半导体衬底上分别形成有第一纳米线1021和第二纳米线1022，所述第一纳米线1021和所述第二纳米线1022垂直于所述半导体衬底100的表面。本实施例中，主要以每个GAA晶体管包括一个纳米线的结构对本发明的器件的制造方法做详细说明，但是GAA晶体管还可以包括多个纳米线结构。
本实施中，第一纳米线1021和第二纳米线1022可以为垂直于半导体衬底100的近似圆柱形的形状，也可以为其他任意的形状例如横截面形状为椭圆形、矩形，以及任意的多边型的柱状结构。
在一个示例中，所述第一晶体管11包括：形成于所述半导体衬底100上的第一纳米线1021，设置于所述第一纳米线1021底部的第一源极1031和设置于所述第一纳米线1021顶部的第一漏极(未示出)。其中第一源极1031还进一步包括位于第一纳米线1021底部的半导体衬底100中的部分。
进一步，所述第一晶体管11还包括设置于所述第一源极1031和所述第一漏极之间的包围部分所述第一纳米线1021的第一金属栅极结构，所述第一金属栅极结构包括位于所述第一纳米线1021侧壁上的第一厚度t1的功函数层106，以及位于所述第一厚度的功函数层上方的第二厚度t2的功函数层106，以及位于所述第一厚度的功函数层106外侧的第一金属栅电极层1071，以及位于所述第二厚度的功函数层106外侧的第二金属栅电极层1072，其中，所述第一厚度t1大于所述第二厚度t2。
其中，第一金属栅极结构包围第一源极和第一漏极之间的第一纳米线1021中的沟道区。
在一个示例中，所述第二晶体管包括：形成于所述半导体衬底100上的第二纳米线1022，设置于所述第二纳米线1022底部的第二源极1032和设置于所述第二纳米线1022顶部的第二漏极(未示出)，设置于所述第二源极和所述第二漏极之间的包围部分所述第二纳米线1022的第二金属栅极结构，其中第二源极1032进一步延伸到第二纳米线底部的部分半导体衬底100中。
进一步地，所述第二金属栅极结构包括位于所述第二纳米线1022部分侧壁上的第一厚度t1的功函数层100，以及位于所述第一厚度的功函数层106外侧的第一金属栅电极层1071，以及位于所述第一金属栅电极层1071上的第二金属栅电极层1072。
其中，当第一晶体管和第二晶体管为N型晶体管时，其在各自的源极/漏极区域中掺杂有N型掺杂剂(例如磷或砷)，当第一晶体管和第二晶体管为P型晶体管时，执行离子注入，其在各自的源极/漏极区域中掺杂有P型掺杂剂(例如硼)。
在一个示例中，在所述第一纳米线1021和所述第二纳米线1022外侧的所述半导体衬底100上形成第一隔离层104，所述第一隔离层104顶面的低于所述第一纳米线1021和所述第二纳米线1022的顶面，用于限定所述第一源极和所述第二源极的区域。
具体地，第一隔离层104从所述半导体衬底100的表面向上延伸至第一高度，以完全包围第一纳米线1021和所述第二纳米线1022中的第一源极1031和第二源极1032。第一隔离层104可以用于使纳米线上的每一个晶体管的源极和栅极之间绝缘。
在一个示例中，在所述浅沟槽隔离结构101的上方相邻所述第一晶体管和所述第二晶体管之间还形成有第二隔离层112，所述第二隔离层112还进一步延伸到所述第二金属栅电极层1072的表面上。
第二隔离层112用于隔离不同的晶体管，如第一晶体管和第二晶体管，以及隔离金属栅极结构和漏极，位于金属栅极结构表面上的第二隔离层112限定了沟道区的位置。
第一隔离层104和第二隔离层112可通过使用诸如氧化硅层、氮化硅层、或氮氧化硅层的无机绝缘层，诸如包含聚乙烯苯酚、聚酰亚胺、或硅氧烷等的层的绝缘层等来形成。此外，聚乙烯苯酚、聚酰亚胺、或硅氧烷可有效地通过微滴排放法、印刷术或旋涂法形成。硅氧烷根据其结构可被分类成二氧化硅玻璃、烷基硅氧烷聚合物、烷基倍半硅氧烷(alkylsilsesquioxane)聚合物、倍半硅氧烷氢化物(silsesquioxane hydride)聚合物、烷基倍半硅氧烷氢化物(alkylsilsesquioxane hydride)聚合物等。此外，第一隔离层104和第二隔离层112可用包括具有Si-N键的聚合物(聚硅氨烷)的材料形成。此外，可层叠这些膜以形成第一隔离层104和第二隔离层112。
第一隔离层104和第二隔离层112可以使用不同的材料，也可以使用相同的材料。
在一个示例中，在所述功函数层106的下方，还形成有包围部分所述第一纳米线1021和所述第二纳米线1022的栅极介电层105，所述栅极介电层105并进一步延伸到所述半导体衬底100上，具体地，其延伸到第一隔离层104的表面上。
栅极介电层105可以为高k介电层，高k介电层的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成栅极介电层105。栅极介电层105的厚度范围可以为5至50埃。
其中，前述的第一金属栅电极层1071和第二金属栅电极层1072的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成第一金属栅电极层1071和第二金属栅电极层1072。
其中，第一金属栅电极层1071和第二金属栅电极层1072可以使用相同的材料，也可以使用不同的材料，例如第一金属栅电极层1071包括Al、第二金属栅电极层1072包括W，或者，第一金属栅电极层1071包括W、第二金属栅电极层1072包括Al。
在一个示例中，在第一源极1031和第二源极1032上设置金属硅化物。
在一个示例中，在露出的第一纳米线1021和所述第二纳米线1022上设置漏极接触(未示出)，该漏极接触可以为金属硅化物，金属硅化物的形成方法可以为：形成覆盖所述于半导体衬底表面溅镀金属层(图未示)，金属层其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料，然后进行快速升温退火(RTA)工艺，使金属层与纳米线中的漏极区域接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺(salicide)。
至此完成了对本发明的半导体器件的关键组成结构的描述，对于完整的器件还需包括其他的结构，在此不做赘述。
本发明的半导体器件包括第一晶体管，第一晶体管包括第一金属栅极结构，而第一金属栅极结构包括位于所述第一纳米线部分侧壁上的第一厚度t1的功函数层106，以及位于所述第一厚度的功函数层106上方的第二厚度t2的功函数层，所述第一厚度t1大于所述第二厚度t2，而第二金属栅极结构包括具有均一的第一厚度t1的功函数层。
而由于第一金属栅极结构包括第一栅极部分，其靠近源极区包括第一厚度t1的功函数层，以及第二栅极部分，其靠近漏极区包括第二厚度t2的功函数层，由于第一厚度大于第二厚度，因此第一栅极部分的功函数相应的大于第二部分的功函数，两部分栅极的功函数的差异使得电子从第一栅极部分到第二栅极部分的流速降低，在两部分栅极界面处的功函数感应电场还可以使得载流子速度降低，能够抑制晶体管的关断电流(off-current)，因此能够更有效的关闭GAA晶体管，进而使器件具有更高的性能。
实施例三
本发明还提供了一种电子装置，包括实施例二中所述的半导体器件，所述半导体器件根据实施例一中所述方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括实施例二所述的半导体器件，所述半导体器件主要包括：
半导体衬底，形成于半导体衬底上的第一晶体管，其中，所述第一晶体管包括：形成于所述半导体衬底上的第一纳米线，设置于所述第一纳米线底部的第一源极和设置于所述第一纳米线顶部的第一漏极，设置于所述第一源极和所述第一漏极之间的包围部分所述第一纳米线的第一金属栅极结构，所述第一金属栅极结构包括位于所述第一纳米线侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层上方的第二厚度的功函数层，以及位于所述第一厚度的功函数层外侧的第一金属栅电极层，位于所述第二厚度的功函数层外侧的第二金属栅电极层，其中，所述第一厚度大于所述第二厚度。
本发明的电子装置包括前述的半导体器件，因此也具有相同的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (17)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括第一晶体管区和第二晶体管区，在所述第一晶体管区和第二晶体管区内的半导体衬底上分别形成有第一纳米线和第二纳米线，所述第一纳米线和所述第二纳米线垂直于所述半导体衬底的表面；
在所述第一纳米线和所述第二纳米线上形成功函数层，并延伸到所述半导体衬底上；
在所述半导体衬底上形成第一金属栅电极层，其中，所述第一金属栅电极层的顶面低于所述第一纳米线和所述第二纳米线的顶面；
去除位于第一纳米线上的部分所述功函数层，使所述第一纳米线上剩余的所述功函数层的顶面与所述第一金属栅电极层的顶面齐平；
在从所述第一金属栅电极层中露出的所述第一纳米线的侧壁上形成硬掩膜层，其中，位于所述第一纳米线侧壁上的所述硬掩膜层的厚度小于所述功函数层的厚度；
以所述硬掩膜层为掩膜，回蚀刻去除位于所述第一纳米线上的部分高度的所述功函数层以及所述第一纳米线外侧的部分所述第一金属栅电极层；
在所述第一金属栅电极层形成第二金属栅电极层，以形成包围部分所述第一纳米线的第一金属栅极结构，其中，所述第一金属栅极结构包括位于所述第一纳米线部分侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层上方的第二厚度的功函数层，所述第一厚度大于所述第二厚度。
2.如权利要求1所述的制造方法，其特征在于，在形成所述功函数层之前，还包括以下步骤：
在所述第一纳米线和所述第二纳米线底部分别形成源极；
在所述第一纳米线和所述第二纳米线外侧的所述半导体衬底上形成第一隔离层，所述第一隔离层的顶面低于所述第一纳米线和所述第二纳米线的顶面，用于限定所述源极的区域。
3.如权利要求1所述的制造方法，其特征在于，形成所述硬掩膜层的步骤包括：
在从所述第一金属栅电极层中露出的所述第一纳米线和所述第二纳米线上形成所述硬掩膜层，并延伸到所述第一金属栅电极层的表面上，其中，位于所述第二纳米线侧壁上的所述硬掩膜层形成于所述第二纳米线上的所述功函数层的外侧，并覆盖部分的所述第一金属栅电极层。
4.如权利要求3所述的制造方法，其特征在于，在回蚀刻去除位于所述第一纳米线上的部分高度的所述功函数层以及所述第一纳米线外侧的部分所述第一金属栅电极层的步骤中，还包括同时以位于所述第二纳米线侧壁上的所述硬掩膜层为掩膜，回蚀刻去除所述第二纳米线外侧的部分所述第一金属栅电极层的步骤。
5.如权利要求1所述的制造方法，其特征在于，形成所述第二金属栅电极层的步骤包括：
沉积形成第二金属栅电极层覆盖所述半导体衬底；
平坦化所述第二金属栅电极层，停止于所述第一纳米线和所述第二纳米线的顶面上；
回蚀刻部分所述第二金属栅电极层，以使所述第一纳米线和所述第二纳米线中预定用于形成漏极的部分从所述第二金属栅电极层中露出，并将所述第二纳米线侧壁上多余的功函数层去除，使所述第二纳米线侧壁上剩余的所述功函数层的顶面与所述第二金属栅电极层的顶面齐平。
6.如权利要求1所述的制造方法，其特征在于，去除位于第一纳米线上的部分所述功函数层的步骤包括：
形成图案化的第一光刻胶层，以覆盖所述第二晶体管区，暴露所述第一晶体管区；
以所述图案化的第一光刻胶层为掩膜，蚀刻去除暴露的位于第一纳米线上的所述功函数层；
去除所述图案化的第一光刻胶层。
7.如权利要求1所述的制造方法，其特征在于，在形成所述第二金属栅电极层之后，还包括以下步骤：
在所述半导体衬底上形成图案化的第二光刻胶层，所述图案化的第二光刻胶层中形成有开口，所述开口暴露所述第一晶体管区和所述第二晶体管区相邻的区域；
通过所述开口依次蚀刻所述第二金属栅电极层、第一金属栅电极层、功函数层，从而形成沟槽，并去除所述图案化的第二光刻胶层；
在所述沟槽中以及所述第二金属栅电极层和暴露的功函数层的表面上沉积形成第二隔离层，其中，所述第一纳米线和所述第二纳米线预定形成漏极的部分从所述第二隔离层中露出；
执行离子注入，以分别在所述第一纳米线和所述第二纳米线中形成漏极。
8.如权利要求7所述的制造方法，其特征在于，在形成所述功函数层之前，还包括步骤：在所述半导体衬底中形成隔离所述第一晶体管区和所述第二晶体管区的浅沟槽隔离结构，且之后形成的所述第二隔离层位于所述沟槽中的部分连接所述浅沟槽隔离结构。
9.如权利要求1至8任一项所述的制造方法，其特征在于，在形成所述功函数层之前，还包括步骤：在所述第一纳米线和所述第二纳米线的底面和侧壁上形成栅极介电层，并延伸到所述半导体衬底上。
10.如权利要求1所述的制造方法，其特征在于，所述回蚀刻使用各向异性的干法蚀刻方法。
11.一种半导体器件，其特征在于，包括：
半导体衬底，形成于半导体衬底上的第一晶体管，其中，所述第一晶体管包括：形成于所述半导体衬底上的第一纳米线，设置于所述第一纳米线底部的第一源极和设置于所述第一纳米线顶部的第一漏极，设置于所述第一源极和所述第一漏极之间的包围部分所述第一纳米线的第一金属栅极结构，所述第一金属栅极结构包括位于所述第一纳米线侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层上方的第二厚度的功函数层，以及位于所述第一厚度的功函数层外侧的第一金属栅电极层，位于所述第二厚度的功函数层外侧的第二金属栅电极层，其中，所述第一厚度大于所述第二厚度。
12.如权利要求11所述的半导体器件，其特征在于，在所述半导体衬底上还形成有第二晶体管，所述第二晶体管包括：形成于所述半导体衬底上的第二纳米线，设置于所述第二纳米线底部的第二源极和设置于所述第二纳米线顶部的第二漏极，设置于所述第二源极和所述第二漏极之间的包围部分所述第二纳米线的第二金属栅极结构，所述第二金属栅极结构包括位于所述第二纳米线部分侧壁上的第一厚度的功函数层，以及位于所述第一厚度的功函数层外侧的第一金属栅电极层，以及位于所述第一金属栅电极层上的第二金属栅电极层。
13.如权利要求12所述的半导体器件，其特征在于，在所述第一纳米线和所述第二纳米线外侧的所述半导体衬底上形成第一隔离层，所述第一隔离层的顶面低于所述第一纳米线和所述第二纳米线的顶面，用于限定所述第一源极和所述第二源极的区域。
14.如权利要求12所述的半导体器件，其特征在于，在所述半导体衬底中形成有隔离所述第一晶体管和所述第二晶体管的浅沟槽隔离结构。
15.如权利要求14所述的半导体器件，其特征在于，在所述浅沟槽隔离结构的上方相邻所述第一晶体管和所述第二晶体管之间还形成有第二隔离层，所述第二隔离层还进一步延伸到所述第二金属栅电极层的表面上。
16.如权利要求12所述的半导体器件，其特征在于，在所述功函数层的下方，还形成有分别包围部分所述第一纳米线和部分所述第二纳米线的栅极介电层，所述栅极介电层进一步延伸到所述半导体衬底上。
17.一种电子装置，其特征在于，包括如权利要求11至16任一项所述的半导体器件。
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