CN104051511A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了半导体器件及其制造方法。在一些实施例中，制造半导体器件的方法包括提供工件，其包括n型场效应晶体管（N-FET）区、p型FET（P-FET）区以及设置在N-FET区和P-FET之上的绝缘材料。该方法包括对绝缘材料进行图案化以露出部分N-FET区和部分P-FET区，以及在N-FET区的露出部分和P-FET区的露出部分之上形成氧化物层。P-FET区上方的氧化物层被改变，并且金属层形成在部分N-FET区和P-FET区上方。工件被退火以在N-FET区上方形成金属-绝缘层-半导体（MIS）隧穿二极管以及在P-FET区上方形成硅化物或锗化物材料。
Description
相关申请的交叉引用
本申请要求2013年3月14日提交的标题为“Semiconductor DevicesIncluding MIS Tunnel Diodes and Methods of Manufacture Thereof”的美国临时申请第61/785,461号的优先权，其内容结合于此作为参考。
技术领域
本发明总的来说涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
背景技术
半导体器件被应用于各种电子应用，诸如个人计算机、手机、数码相机以及其他电子设备。通常通过在半导体衬底上方顺序沉积绝缘或介电层、导电层及半导体材料层，然后使用光刻技术对不同材料层进行图案化以在其上形成电路部件和元件来制造半导体器件。
晶体管是经常形成在半导体器件上的电路部件或元件。除电容器、电感器、电阻器、二极管、导线或其他元件之外，根据电路的设计，可以在半导体器件上形成多种晶体管。其中一种晶体管为场效应晶体管（FET）。
在一些应用中，半导体器件包含一个或多个P型FET（P-FET）以及一个或多个N型FET（N-FET）。例如，在一些应用中，P-FET和N-FET具有不同的特性，因此制造P-FET的工艺可不同于制造N-FET的工艺。
发明内容
根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：提供工件，工件包括N型场效应晶体管（N-FET）区、P型FET（P-FET）区以及设置在N-FET区和P-FET区上方的绝缘材料；对绝缘材料进行图案化以露出部分N-FET区和部分P-FET区；在N-FET区的露出部分和P-FET区的露出部分上方形成氧化物层；改变P-FET区的露出部分上方的氧化物层；在N-FET区和P-FET区的一部分上方形成金属层；以及对工件进行退火以在N-FET区上方形成金属-绝缘层-半导体（MIS）隧穿二极管以及在P-FET区上方形成硅化物或锗化物材料。
优选地，形成氧化物层包括形成TiO2。
优选地，形成氧化物层包括等离子氧化工艺、快速热氧化（RTO）工艺或原位水汽生成（ISSG）工艺。
优选地，形成氧化物层包括：形成厚度在约5埃至约100埃之间的氧化物。
优选地，改变P-FET区的露出部分上方的氧化物层包括利用清洁工艺破坏氧化物层。
优选地，破坏氧化物层包括在氧化物层中形成多个孔。
优选地，改变P-FET区的露出部分上方的氧化物层包括去除氧化物层。
优选地，该方法还包括：同时在N-FET区上方形成MIS隧穿二极管以及在P-FET区上方形成硅化物或锗化物材料。
优选地，N-FET区的源极或漏极区包括第一材料，P-FET区的源极或漏极区包括第二材料，第二材料不同于第一材料，其中，形成氧化物层包括在N-FET区的露出部分上方形成包括第一材料的氧化物的第一氧化物层，并且形成氧化物层包括在P-FET区的露出部分上方形成包括第二材料的氧化物的第二氧化物层。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：提供工件，工件包括N型场效应晶体管（N-FET）区、P型FET（P-FET）区以及设置在N-FET区和P-FET区上方的绝缘材料；对绝缘材料进行图案化以露出N-FET区的源极或漏极区以及P-FET区的源极或漏极区；在N-FET区的露出的源极或漏极区和P-FET区的露出的源极或漏极区上方形成TiO2层；从P-FET区的露出部分上去除TiO2层的一部分；在图案化的绝缘材料、N-FET区和P-FET区的一部分上方形成金属层；以及对工件进行退火，以在N-FET区的源极或漏极区上方形成金属-绝缘层-半导体（MIS）隧穿二极管以及在P-FET区的源极或漏极区上方形成硅化物或锗化物材料。
优选地，对工件进行退火包括以约300摄氏度至约1000摄氏度的温度在约0.01秒至约10秒的时间内进行的快速热退火（RTA），或者对工件进行退火包括以约500摄氏度至约1200摄氏度的温度在约1毫秒至约2.5毫秒的时间内进行的毫秒（ms）退火。
优选地，形成金属层包括形成第一Ti层以及位于第一Ti层上方的第二TiN层。
优选地，形成第一Ti层包括形成厚度在约5埃至约250埃之间的第一Ti层，并且形成第二TiN层包括形成厚度在约5埃至约100埃之间的第二TiN层。
优选地，形成TiO2层包括通过物理汽相沉积（PVD）形成TiO2层。
优选地，形成TiO2层包括在由真空破坏引起的氧化工艺中沉积Ti。
优选地，形成TiO2层还包括在绝缘材料的顶面以及图案化绝缘材料的侧壁上方形成TiO2层，方法还包括在TiO2层上方设置光刻胶层以及从P-FET区的TiO2层上方去除光刻胶层，其中，去除TiO2层的一部分包括将光刻胶层用作蚀刻掩模来蚀刻TiO2层，从P-FET区中的绝缘材料的顶面去除TiO2层，以及从P-FET区的源极或漏极区的上方去除TiO2层的一部分，并且方法还包括去除光刻胶层。
根据本发明的又一方面，提供了一种半导体器件，包括：n型场效应晶体管（N-FET），设置在工件上方，N-FET包括源极或漏极区以及设置在源极或漏极区之上的金属-绝缘层-半导体（MIS）隧穿二极管，MIS隧穿二极管具有包含Ti的金属以及包含TiO2的绝缘体；以及p型FET（P-FET），设置在工件上方且邻近N-FET，P-FET包括源极或漏极区，该源级或漏极区包括设置在其表面上方的Ti的硅化物或Ti的锗化物。
优选地，P-FET的源极或漏极区包括SiGe或Ge，或者N-FET的源极或漏极区包括SiP或III-V族材料。
优选地，该半导体器件还包括设置在工件上方邻近N-FET的源极或漏极区以及P-FET的源极或漏极区的绝缘材料，其中，第一接触件设置在绝缘材料内与MIS隧穿二极管连接，并且第二接触件设置在绝缘材料内与Ti的硅化物或Ti的锗化物连接。
优选地，TiO2对设置在绝缘材料内的第一接触件的侧壁进行加衬。
附图说明
为了更加全面地理解本发明及其优点，现在将结合附图进行以下描述作为参考，其中：
图1至图7示出了根据本发明一个实施例的处于各个制造阶段的半导体器件的截面图；
图8至图13示出了根据本发明其他实施例的处于各个制造阶段的半导体器件的截面图；以及
图14是根据一些实施例的制造半导体器件的方法的流程图。
除非特别说明，不同附图中相应的数字和符号通常指示相应的部分。绘制这些附图是为了清楚地示出实施例的相关方面，并且这些附图并不必要按照比例绘制。
具体实施方式
以下详细讨论本发明的实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的创造性概念。所讨论的具体实施例仅示出了制造和使用本发明的具体方式，而并不用于限制本发明的范围。
本发明的实施例与半导体器件的制造方法和结构相关。本文描述的示例性实施例提供了新型的形成Si、III-V族和Ge器件的方法，该器件具有金属-绝缘层-半导体（MIS）隧穿二极管以及在源极和漏极（S/D）区处具有硅化物或锗化物。MIS隧穿二极管形成在N-FET处以减小接触电阻（Rcsd）。形成在P-FET的源极/漏极区处的硅化物或锗化物包括SiGe或Ge。
图1至图7示出了根据一些实施例的处于各个制造阶段的半导体器件100的截面图。首先，参考图1，为了制造半导体器件100，提供工件102。例如，工件102可以包括含硅或其他半导体材料的半导体衬底，并且可以被绝缘层所覆盖。工件102也可以包括其他有源元件或电路（未示出）。例如，工件102可包括位于单晶硅上方的氧化硅。工件102可以包括其他导电层或其他半导体元件，例如，晶体管，二极管等。化合物半导体（例如GaAs、InP、Si/Ge或SiC）可代替硅。例如，工件102可以包括绝缘体上硅（SOI）或绝缘体上锗（GOI）衬底。
工件102包括具有N区104和P区106的衬底。例如，在一些实施例中，N区104中掺杂有N型（N+）掺杂材料，诸如As、P、Sb或V族元素，而P区106中掺杂有P型（P+）掺杂材料，诸如B、BF2、Al、In或III族元素。可选地，N区104和P区106可掺杂有其他材料。在一些实施例中，N区104包括含SiP的S/D区114，并且P区106包括含SiGe的S/D区116。在其他实施例中，P区106的S/D区116包含Ge。在其他实施例中，N区104的S/D区114包括III-V族材料，诸如GaAs、InGaAs或其他III-V族材料。例如，使用一个或多个注入工艺、沉积工艺、外延生长工艺或其他方法来形成S/D区114和116。
N区104包括其中将形成N-FET134（未在图1中示出，参见图7）的区域，并且P区106包括其中将形成P-FET136（参见图7）的区域。例如，N区104在本文也被称为N-FET区，并且P区106在本文也被称为P-FET。
再次参考图1，金属栅极（MG）108形成于S/D区114和116之间设置的工件102之上。在一些实施例中，金属栅极108包括自对准接触件（SAC）。例如，金属栅极108包括诸如Al、Cu、TiAl、TiN、W或它们的组合的导电材料或这些材料的多层。例如，金属栅极108的厚度或高度约为10埃至约100埃。可选地，金属栅极108可以包括其他材料和尺寸。例如，金属栅极108可包括设置在工件102的沟道区上方的晶体管的栅极。在一些实施例中，包括绝缘材料的栅极介电层（未示出）被设置在金属栅极108和工件102之间。
接触蚀刻停止层（CESL）110形成在金属栅极108和工件102之上。例如，CESL110包括绝缘材料，诸如氮化硅、氧化硅、其他绝缘体或它们的组合或它们的多层。例如，CESL110可包括约30埃至约200埃的厚度。可选地，CESL110可以包括其他材料及尺寸。在一些实施例中，CESL110未包含在半导体器件100上。
还如图1所示，层间电介质（ILD）112形成在CESL110之上。例如，在一些实施例中，ILD112包括绝缘材料，并且可以包括具有低介电常数（k）的材料，其介电常数低于二氧化硅的介电常数。例如，在一些实施例中，ILD112包括磷硅酸盐玻璃（PSG）氧化物、未掺杂硅玻璃（USG）氧化物、硼磷硅玻璃（PBSG）氧化物、高密度等离子（HDP）氧化物、等离子体增强（PE）氧化物、可流动化学汽相沉积（CVD）氧化物、或它们的组合或它们的多层。例如，ILD112包括约300埃至约3000埃的厚度。可选地，ILD112可以包括其他材料及尺寸。
如果包括CESL110，则使用光刻和蚀刻工艺来图案化ILD112和CESL110以暴露一部分N-FET区104及一部分P-FET区106。在一些实施例中，分别暴露N-FET区104和P-FET区106的S/D区114和116的一部分。例如，包括感光材料的光刻胶层（未示出）可沉积在ILD112上方，并且通过将光刻胶层暴露于从其上具有期望图案的光刻掩模（也未示出）反射或透过该光刻掩模的光或能量，使用光刻来以期望的图案对光刻胶层进行图案化。对光刻胶层进行显影，并且灰化或蚀刻掉光刻胶层的曝光部分（或未曝光部分，这取决于光刻胶层是正性光刻胶还是负性光刻胶）。然后，图案化的光刻胶层在蚀刻工艺期间被用作蚀刻掩模，同时蚀刻掉ILD112和CESL110的露出部分。然后去除光刻胶层，留下图1所示的结构。
ILD112和CESL110中的图案包括设置在半导体器件100的有源区上方的接触图案。从工件102的俯视图来看，图案可包括圆形、椭圆形、正方形、长方形或其它形状。在一些实施例中，湿法清洁工艺被用于清洁图案的底面，例如清洁S/D区114和116的顶面。清洁工艺去除了在用于形成ILD112和CESL110的接触图案的蚀刻工艺后残留的任何氧化物。
在一些实施例中，化学氧化物随后被形成在S/D区114和116上方（未示出）。该化学氧化物可使用去离子水和臭氧（DIO3）、NH4OH+H2O2+H2O（APM）或其他方法制成。化学氧化物包括的厚度约为10埃或其他尺寸。在其他实施例中没有形成化学氧化物。在一些实施例中，自然氧化物可驻留在S/D区114和116上。
然后，如图2所示，氧化物层120形成在图案化的ILD112和CESL110上方。氧化物层120至少形成在N-FET区104和P-FET区106的暴露部分上方。在一些实施例中，氧化物层120包括TiO2。可选地，氧化物层120可以包括其他绝缘材料。例如，在一些实施例中，氧化物层120包括约5埃至约100埃的厚度。可选地，氧化物层120可包括其他尺寸。在一些实施例中，例如使用物理汽相沉积（PVD）来形成氧化物层120。可选地，氧化物层120可通过原子层沉积（ALD）或其他方法来形成。
在一些实施例中，包括TiO2的氧化物层120通过沉积Ti并配合真空氧化来形成。例如，包括TiO2的氧化物层120可通过在真空破坏引发的氧化工艺期间沉积Ti来形成。例如，Ti的前体（诸如四（二甲氨基）钛（TDMAT））可以在氧化工艺期间被引入。在一些实施例中，包括TiO2的氧化物层120形成在S/D区114和116的自然氧化物或化学氧化物上方。可选地，在其他实施例中，氧化物层120可以使用其他方法来形成并且可以包括其他绝缘材料。
根据本发明的一些实施例，在P-FET区106的暴露部分上方改变氧化物层120。在图1至图7所示的实施例中，氧化物层120通过从P-FET区106的暴露部分的一部分去除氧化物层120来改变。在其他实施例中，氧化物层120以其他方式被改变，这将在本文进一步加以描述。
如图3所示，光刻胶层122形成在氧化物层120上方，并且使用光刻工艺从工件102的P区106去除光刻胶122。从P-FET的S/D区116的一部分上方去除光刻胶层122。在一些实施例中，干蚀刻工艺或其他蚀刻工艺被用于从P-FET的S/D区116去除氧化物层120，其中将光刻胶层122用作蚀刻掩模。如图3所示，部分氧化物层120可留在图案化的ILD112和CESL110的侧壁上。在一些实施例中，仅从S/D区116的顶面及P-FET区106中的ILD112的顶面去除氧化物层120。例如，在一些实施例中，去除部分氧化物层120的蚀刻工艺包括从ILD112和CESL110的图案的顶面去除比侧壁更多的氧化物层120的各向异性蚀刻工艺。
然后，如图4所示，使用灰化或蚀刻工艺去除光刻胶层122。在一些实施例中，半导体器件100随后进行底层（BL）和湿法清洁（例如，使用DI水）工艺。
下面参考图5，在一些实施例中，在预清洁步骤之后，诸如Ti/TiN的金属层（未在图5示出，参见图11所示金属层124）被沉积在氧化物层120及ILD112上方，并且半导体器件100被退火以在S/D区114和116上方分别形成金属层124和硅化物或锗化物层126。在一些实施例中，金属层124形成在N-FET区104和P-FET区106上方。在一些实施例中，金属层124包括Ti/TiN。例如，金属层124可以包括双层结构，其中，第一Ti层的厚度约为100埃，且第二TiN层的厚度约为15埃。例如，在一些实施例中，第一Ti层的厚度在约5埃至约250埃之间，且第二TiN层的厚度在约5埃至约100埃之间。例如，在一些实施例中，Ti包括垫层材料且TiN包括覆盖层。可选地，金属层124可以包括其他材料及尺寸。
在一些实施例中，退火工艺可包括以约600摄氏度进行的尖峰退火。例如，退火工艺可包括温度约在300摄氏度至1000摄氏度之间且持续约0.01秒至10秒的快速热退火（RTA）。作为另一个实例，退火工艺可包括温度约在500摄氏度至1200摄氏度之间且持续约1毫秒至2.5毫秒的毫秒（ms）退火。还可以使用其他类型的退火工艺、温度和退火持续时间。
退火工艺在P-FET区106的S/D区116上方形成硅化物或锗化物126，并在N-FET区104中的S/D区114上方形成包括MIS隧穿二极管125的金属层124的金属。例如，在一些实施例中，形成包括MIS隧穿二极管125的金属层124的金属包括完成MIS隧穿二极管125的制造。例如，在一些实施例中，MIS隧穿二极管125的金属层124包括Ti/TiN。可选地，金属层124可以包括其他材料。
在P-FET区106的S/D区116包括SiGe的实施例中，包括TiSiGe的硅化物126被形成在P-FET区106的S/D区116上方。在P-FET区106的S/D区116包括Ge的实施例中，包括TiGe的锗化物126被形成在P-FET区106的S/D区116上方。在一些实施例中，P-FET136包括布置在S/D区116上方的Ti硅化物或锗化物126。可选地，硅化物或锗化物126可以包括其他材料。
半导体器件100包括形成在N-FET区104中的N-FET134，其包括布置在S/D区114上方的MIS隧穿二极管125。金属-绝缘层-半导体（MIS）隧穿二极管125包括具有金属层124的金属、具有氧化物层120的绝缘体以及具有S/D区114的半导体。半导体器件100进一步包括形成在P-FET区106中的P-FET136，其包括布置在S/D区116上方的硅化物或锗化物126。在退火工艺期间，MIS隧穿二极管125形成在N-FET134处且同时硅化物或锗化物126形成在P-FET136处。硅化物或锗化物126有利地降低了P-FET136的S/D区116的接触电阻。在一些实施例中，如图5、图6和图7所示，硅化物或锗化物126消耗了P-FET136的S/D区116的顶部。
然后，如图6和图7所示，接触件128/130形成在图案化ILD112内以与S/D区114和116电连接。在图6中，衬垫128形成在金属层124、硅化物或锗化物126、氧化物层120及ILD112上方。在一些实施例中，衬垫128包括TiN胶层，其厚度在约5埃至约50埃之间。可选地，衬垫128可以包括其他材料及尺寸。导电材料130形成在衬垫128上方，填充ILD112中的图案。在一些实施例中，导电材料130包括W或W合金。可选地，还可以使用其他材料。如图7所示，化学机械抛光（CMP）工艺和/或蚀刻工艺用于从ILD112的顶面去除导电材料130和衬垫128，留下设置于N-FET134和P-FET136上方的接触件128/130。在一些实施例中，如图7所示，设置于N-FET区104上方的氧化物层120也在化学机械抛光或蚀刻工艺中被去除。可选地，接触件128/130可以包括其他材料或由其他方法形成。
N-FET134的接触件128/130设置在ILD112内并与设置在N-FET134的S/D区114上方的MIS隧穿二极管125的金属层124连接。P-FET136的接触件128/130设置在ILD112内并与设置在P-FET136的S/D区116上方的硅化物或锗化物126连接。在一些实施例中，如图7所示，氧化物层120对N-FET134的接触件128/130的侧壁进行加衬。例如，氧化物层120对ILD112和CESL110内的接触件128/130的图案进行加衬。
然后，继续半导体器件100的制造工艺流程以完成制造工艺。例如，一个或多个金属化层及绝缘材料层（未示出）可形成在半导体器件100上方，其可以包括为半导体器件100提供电连接的导线和通孔。沿着划线分割半导体器件100以形成包括本文所描述的包括新型N-FET134和P-FET136的多个集成电路。
附加光刻和蚀刻步骤用于在图1至图7所示的第一制造工艺流程中形成半导体器件100。图8至13示出了根据其他实施例的处于各个制造阶段的半导体器件100的截面图，其中不需要附加光刻和蚀刻步骤。MIS隧穿二极管125及硅化物或锗化物126分别在N-FET134和P-FET136处同时形成，并且有利的是，在该制造工艺流程中不需要附加光刻或蚀刻步骤。
接下来将描述图8至图13所示的制造工艺流程。在图8中，提供工件102，其具有分别包括S/D区114和116的N区104和P区106。如图1所示，金属栅极108设置在N区104和P区106之间的工件102上方，并且CESL110和ILD112形成在工件102及金属栅极108上方。利用用于接触件的期望图案来图案化ILD112和CESL110。图案包括布置在半导体器件100的有源区上方的接触图案。在一些实施例中，湿式清洁工艺用于清洁图案的底面，例如，S/D区114和116的顶面被清洁。清洁工艺去除了任何用于形成接触图案的蚀刻工艺之后残留的氧化物。
接下来参考图9，等离子体氧化工艺、快速热氧化（RTO）工艺、原位水汽生成（ISSG）工艺或其他氧化物形成工艺用于在N-FET和P-FET的S/D区114和116上生长厚度约为25埃的氧化物层120。在一些实施例中，氧化物层120的厚度在约5埃至约100埃之间。在一些实施例中，氧化物层120包括TiO2。在其他实施例中，氧化物层120分别包括S/D区114和116的材料的氧化物。例如，在S/D区114包括SiP的实施例中，S/D区114上方的氧化物层120包括SiPOx，并且在S/D区116包括SiGe的实施例中，S/D区116上方的氧化物层120包括SiGeOx。作为另一个实例，在S/D区116包括Ge的实施例中，S/D区116上方的氧化物层120包括GeOx。在一些实施例中，氧化物层120未形成在ILD112或CESL110上。
在一些实施例中，N-FET区104的S/D区114包括第一材料，并且P-FET区106的S/D区116包括第二材料，第二材料不同于第一材料。形成氧化物层120包括在N-FET区104的暴露部分上方形成包括第一材料的氧化物的第一氧化物层120，并且形成氧化物层120还包括在P-FET区106的暴露部分上方形成包括第二材料的氧化物的第二氧化物层120。
在一些实施例中，氧化物层120包括TiO2，其通过氧化物上Ti的热退火而形成。例如，在一些实施例中，氧化物层120可以通过约21埃的氧化物、约100埃的沉积Ti和热退火形成，其结果是形成包括TiO2的氧化物层120。
下面参考图10，执行湿法清洁或其他清洁工艺以改变P-FET136的S/D区116中的氧化物层120。例如，在一些实施例中，湿法清洁工艺改变或破坏P-FET区106中包括SiGeOx或GeOx的氧化物层120。湿法清洁工艺可以包括H2SO4+H2O2（SPM）、DIO3、APM、HCl+H2O2+H2O（HPM）或其他化学制剂或工艺。如图10所示，湿法清洁工艺破坏了P区106中的氧化物层120，在氧化物层120材料内生成多个孔140并形成被破坏的氧化物层120’。例如，在一些实施例中，孔140包括空隙缺陷。在一些实施例中，SiGeOx或GeOx包括在清洁工艺期间更易被破坏的材料，因此P-FET区106的氧化物层120’被破坏，但N-FET区104的氧化物层120未被破坏或者其破坏程度小于P-FET区106的氧化物层120的破坏程度。
如图11所示，沉积包括Ti/TiN或其他材料的金属层124。在一些实施例中，金属层124包括Ti垫层材料的第一层和TiN覆盖材料的第二层。然后，在一些实施例中，如图12所示，热退火工艺被用于同时在N-FET区104中形成MIS隧穿二极管125以及在P-FET区106中形成包括TiSiGe或TiGe的硅化物或锗化物。MIS隧穿二极管125包括具有金属层124的Ti垫的金属以及包括N-FET区140中的SiPOx、TiO2或其他氧化物材料120的绝缘体。例如，在一些实施例中，包括Ti/TiN的金属层124通过与参照图1至图7描述的制造工艺流程类似的沉积、退火工艺形成并具有类似的尺寸。在一些实施例中，例如，布置在S/D区116上方的P-FET136的层126包括具有TiSiGex的锗化物，其厚度约为30埃且在约400摄氏度的温度以约120秒的时间来形成。如图13所示，TiN胶层/W插塞以及W化学机械抛光（CMP）工艺或其他导体材料填充工艺用于填充ILD112中的图案并且如图6和图7所描述的分别在N-FET区104和P-FET区106的S/D区114和116上方形成导电接触件128/130。
图8至13所示的制造工艺流程有利地利用了SiGe或Ge容易被湿法清洁工艺所影响的性质，例如，在一些实施例中，在具有SiGe或Ge的S/D区116的P-FET136处形成硅化物或锗化物并且同时在N-FET134处形成MIS隧穿二极管125。
图14是根据一些实施例的制造半导体器件100的方法的流程图160。在步骤162中，提供工件102（参照图8），其包括N-FET区104、P-FET区106以及设置在N-FET区104和P-FET区106上方的绝缘材料112。在步骤164中，绝缘材料112被图案化以露出部分N-FET区104及部分P-FET区106。在步骤166中，氧化物层120形成在N-FET区104的露出部分和P-FET区106的露出部分上方（参见图9）。在步骤168中，改变P-FET区106的露出部分上方的氧化物层120（参见图10）。在步骤170中，金属层124形成在N-FET区104和P-FET区106的一部分上方。在步骤172中，工件102被退火以在N-FET区104上方形成金属-绝缘层-半导体（MIS）隧穿二极管125以及在P-FET区106上方形成硅化物或锗化物材料126（参见图12）。
本发明的实施例包括形成或制造半导体器件100的方法，并且还包括使用本文描述的方法制造的半导体器件100。
本发明实施例所具有的优势包括用于在N-FET134上形成MIS隧穿二极管125以及在P-FET136上形成硅化物或锗化物的新型制造工艺流程。该工艺流程提供了低成本、制造友好的方式，以在N-FET和P-FET的S/D区114和116实现低接触电阻，这也提高了产量。通过同时在N-FET134处形成MIS隧穿二极管125并在具有SiGe或Ge的S/D区116的P-FET136处形成硅化物或锗化物126，一些工艺流程包括简化的方式以在N-FET的S/D区114和P-FET的S/D区116实现低接触电阻Rcsd。这种新型工艺流程可被扩展或者还可以在Ge作为P-FET器件136的S/D区116且III-V族材料作为N-FET器件134的S/D区114的半导体器件中实施。例如，该工艺流程可被扩展到Ge/SiGe/III-V器件结构。MIS隧穿二极管125连接至N-FET134的S/D区114消除或减小了费米能级钉扎效应（FLP）并减小了肖特基势垒高度（SBH）。在一些实施例中，包括Ti垫层材料的金属层124以及包括通过PVD和Ti真空氧化形成的TiO2的氧化物层120使得增强了电流传导并实现良好的热稳定性。此外，新型半导体器件100的结构和设计容易在制造工艺流程中被实施。
根据本发明的一些实施例，一种制造半导体器件的方法包括：提供工件，其包括N-FET区、P-FET区以及设置在N-FET区和P-FET区上方的绝缘材料。绝缘材料被图案化以露出部分N-FET区和部分P-FET区。该方法包括在N-FET区的露出部分和P-FET区的露出部分上方形成氧化层；改变P-FET区上方的氧化层；以及在N-FET区和P-FET区的一部分上方形成金属层。工件被退火以在N-FET区上方形成MIS隧穿二极管以及在P-FET区上方形成硅化物或锗化物材料。
根据其他实施例，一种制造半导体器件的方法包括提供工件，其包括N-FET区、P-FET区以及设置在N-FET区和P-FET区上方的绝缘材料。该方法包括：对绝缘材料进行图案化以露出N-FET区的源极或漏极区以及P-FET区的源极或漏极区；以及在N-FET区的露出的源极或漏极区以及P-FET区的露出的源极和漏极上方形成TiO2层。从P-FET区的露出部分上方去除部分TiO2层，并且金属层形成在图案化绝缘材料、N-FET区和P-FET区的一部分上方。该方法包括对工件进行退火以在N-FET区的源极或漏极上方形成MIS隧穿二极管以及在P-FET区的源极或漏极上方形成硅化物或锗化物材料。
根据又一些实施例，一种半导体器件包括设置在工件上方的N-FET，该N-FET包括源极或漏极区以及设置在源极和漏极区上方的MIS隧穿二极管，其中，该MIS隧穿二极管具有包含Ti的金属和包含TiO2的绝缘体。该半导体器件包括设置在工件上方邻近N-FET的P型FET（P-FET），该P-FET包括源极或漏极，其包括设置在其表面上方的Ti硅化物或Ti锗化物。
尽管已经详细描述了本发明的实施例及优点，但是应该理解，在不背离所附权利要求限定的实施例的精神和范围的情况下，可以进行各种改变、替换和变更。而且，本申请的范围不旨在限于本说明书所述的工艺、机器装置、制造、物质组成、工具、方法和步骤的具体实施例。本领域的技术人员很容易理解，根据本发明可以利用与本文描述的对应实施例执行基本相同功能或实现基本相同结果的目前现有的或即将开发的工艺、机器装置、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器装置、制造、物质组成、工具、方法或步骤包括在它们的保护范围内。而且，每一个权利要求都构成一个独立的实施例且各个权利要求和实施例的组合都在本发明的范围内。
Claims (10)
1.一种制造半导体器件的方法，所述方法包括：
提供工件，所述工件包括N型场效应晶体管（N-FET）区、P型FET（P-FET）区以及设置在所述N-FET区和所述P-FET区上方的绝缘材料；
对所述绝缘材料进行图案化以露出部分所述N-FET区和部分所述P-FET区；
在所述N-FET区的露出部分和所述P-FET区的露出部分上方形成氧化物层；
改变所述P-FET区的露出部分上方的所述氧化物层；
在所述N-FET区和所述P-FET区的一部分上方形成金属层；以及
对所述工件进行退火以在所述N-FET区上方形成金属-绝缘层-半导体（MIS）隧穿二极管以及在所述P-FET区上方形成硅化物或锗化物材料。
2.根据权利要求1所述的方法，其中，形成所述氧化物层包括：形成厚度在约5埃至约100埃之间的氧化物。
3.根据权利要求1所述的方法，其中，改变所述P-FET区的露出部分上方的所述氧化物层包括利用清洁工艺破坏所述氧化物层。
4.根据权利要求3所述的方法，其中，破坏所述氧化物层包括在所述氧化物层中形成多个孔。
5.根据权利要求1所述的方法，其中，改变所述P-FET区的露出部分上方的所述氧化物层包括去除所述氧化物层。
6.根据权利要求1所述的方法，还包括：同时在所述N-FET区上方形成MIS隧穿二极管以及在所述P-FET区上方形成硅化物或锗化物材料。
7.根据权利要求1中所述方法，其中，所述N-FET区的源极或漏极区包括第一材料，所述P-FET区的源极或漏极区包括第二材料，所述第二材料不同于所述第一材料，其中，形成所述氧化物层包括在所述N-FET区的露出部分上方形成包括所述第一材料的氧化物的第一氧化物层，并且形成所述氧化物层包括在所述P-FET区的露出部分上方形成包括所述第二材料的氧化物的第二氧化物层。
8.一种制造半导体器件的方法，所述方法包括：
提供工件，所述工件包括N型场效应晶体管（N-FET）区、P型FET（P-FET）区以及设置在所述N-FET区和所述P-FET区上方的绝缘材料；
对所述绝缘材料进行图案化以露出所述N-FET区的源极或漏极区以及所述P-FET区的源极或漏极区；
在所述N-FET区的露出的源极或漏极区和所述P-FET区的露出的源极或漏极区上方形成TiO2层；
从所述P-FET区的露出部分上去除所述TiO2层的一部分；
在图案化的所述绝缘材料、所述N-FET区和所述P-FET区的一部分上方形成金属层；以及
对所述工件进行退火，以在所述N-FET区的源极或漏极区上方形成金属-绝缘层-半导体（MIS）隧穿二极管以及在所述P-FET区的源极或漏极区上方形成硅化物或锗化物材料。
9.根据权利要求8所述的方法，其中，形成所述TiO2层还包括在所述绝缘材料的顶面以及图案化绝缘材料的侧壁上方形成所述TiO2层，所述方法还包括在所述TiO2层上方设置光刻胶层以及从所述P-FET区的所述TiO2层上方去除所述光刻胶层，其中，去除所述TiO2层的一部分包括将所述光刻胶层用作蚀刻掩模来蚀刻所述TiO2层，从所述P-FET区中的所述绝缘材料的顶面去除所述TiO2层，以及从所述P-FET区的源极或漏极区的上方去除所述TiO2层的一部分，并且所述方法还包括去除所述光刻胶层。
10.一种半导体器件，包括：
n型场效应晶体管（N-FET），设置在工件上方，所述N-FET包括源极或漏极区以及设置在所述源极或漏极区之上的金属-绝缘层-半导体（MIS）隧穿二极管，所述MIS隧穿二极管具有包含Ti的金属以及包含TiO2的绝缘体；以及
p型FET（P-FET），设置在所述工件上方且邻近所述N-FET，所述P-FET包括源极或漏极区，该源级或漏极区包括设置在其表面上方的Ti的硅化物或Ti的锗化物。
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